JPH05259400A - Fabrication of complementary n-channel and p-channel integrate circuit useful for manufacturing of dynamic random access memory - Google Patents
Fabrication of complementary n-channel and p-channel integrate circuit useful for manufacturing of dynamic random access memoryInfo
- Publication number
- JPH05259400A JPH05259400A JP4303298A JP30329892A JPH05259400A JP H05259400 A JPH05259400 A JP H05259400A JP 4303298 A JP4303298 A JP 4303298A JP 30329892 A JP30329892 A JP 30329892A JP H05259400 A JPH05259400 A JP H05259400A
- Authority
- JP
- Japan
- Prior art keywords
- channel
- forming
- array portion
- layer
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000000295 complement effect Effects 0.000 title claims description 6
- 238000004519 manufacturing process Methods 0.000 title abstract description 7
- 230000002093 peripheral effect Effects 0.000 claims abstract description 48
- 238000000034 method Methods 0.000 claims abstract description 46
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 239000004065 semiconductor Substances 0.000 claims abstract description 33
- 238000005468 ion implantation Methods 0.000 claims abstract description 24
- 230000000873 masking effect Effects 0.000 claims abstract description 12
- 150000002500 ions Chemical class 0.000 claims abstract description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 36
- 239000003990 capacitor Substances 0.000 claims description 27
- 125000006850 spacer group Chemical group 0.000 claims description 25
- 235000012239 silicon dioxide Nutrition 0.000 claims description 20
- 239000000377 silicon dioxide Substances 0.000 claims description 20
- 238000005530 etching Methods 0.000 claims description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 19
- 238000000151 deposition Methods 0.000 claims description 13
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 13
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 13
- 239000002019 doping agent Substances 0.000 claims description 7
- 230000001351 cycling effect Effects 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 4
- 239000013307 optical fiber Substances 0.000 claims 1
- 239000004020 conductor Substances 0.000 abstract description 3
- 229910044991 metal oxide Inorganic materials 0.000 abstract description 2
- 150000004706 metal oxides Chemical class 0.000 abstract description 2
- 239000012811 non-conductive material Substances 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 72
- 230000008569 process Effects 0.000 description 21
- 239000007943 implant Substances 0.000 description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 12
- 229910052710 silicon Inorganic materials 0.000 description 12
- 239000010703 silicon Substances 0.000 description 12
- 229910052785 arsenic Inorganic materials 0.000 description 9
- 210000004027 cell Anatomy 0.000 description 9
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 8
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 8
- 238000012545 processing Methods 0.000 description 8
- 238000003860 storage Methods 0.000 description 8
- 108091006146 Channels Proteins 0.000 description 7
- 229910004298 SiO 2 Inorganic materials 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 7
- 239000002131 composite material Substances 0.000 description 7
- 230000008021 deposition Effects 0.000 description 7
- 238000002955 isolation Methods 0.000 description 7
- 238000002513 implantation Methods 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 5
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 238000003491 array Methods 0.000 description 4
- 230000003287 optical effect Effects 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 125000004429 atom Chemical group 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 239000011247 coating layer Substances 0.000 description 2
- 238000013500 data storage Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- -1 phosphorus Chemical class 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 101100269850 Caenorhabditis elegans mask-1 gene Proteins 0.000 description 1
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical class [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 125000005843 halogen group Chemical group 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000013011 mating Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 239000011253 protective coating Substances 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
- 210000000352 storage cell Anatomy 0.000 description 1
- 238000005382 thermal cycling Methods 0.000 description 1
- 238000005019 vapor deposition process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はＶＬＳＩ半導体ＣＭＯＳ
過程に関するもので、更に詳細にはｎ−チャンネル及び
ｐ−チャンネル・メモリー・アレイ及び関連ある周辺回
路を作成するｐウエル及びｎウエル内へのドーパントの
注入に関するものである。本発明は特にダイナミック・
ランダム・アクセス・メモリー・デバイス（ＤＲＡＭ
Ｓ）に適用可能である。BACKGROUND OF THE INVENTION The present invention relates to a VLSI semiconductor CMOS.
It relates to processes, and more particularly to implanting dopants into p-wells and n-wells to create n-channel and p-channel memory arrays and associated peripheral circuits. The invention is particularly dynamic
Random access memory device (DRAM
It is applicable to S).
【０００２】[0002]
【従来の技術】電子回路は基板内の領域をパターニング
し且つ基板上の層をパターニングすることでシリコン・
ウエハーの如き基板内に化学的及び物理的に集積され
る。これらの領域及び層は導電体と抵抗の作成のため導
電性にすることが出来る。これらの領域は又、トランジ
スターとダイオードの作成にとって必須である導電率の
異なる形式のものに出来る。パターン化された領域と層
の物理的寸法と位置は回路の集積化を可能にすることか
ら、抵抗、キャパシタンス又は導電率の度合いは制御可
能である。BACKGROUND OF THE INVENTION Electronic circuits use silicon by patterning regions within a substrate and patterning layers on the substrate.
It is chemically and physically integrated in a substrate such as a wafer. These regions and layers can be made conductive to create conductors and resistors. These regions can also be of different types of conductivity, which is essential for transistor and diode fabrication. The degree of resistance, capacitance or conductivity is controllable because the physical dimensions and locations of the patterned areas and layers allow for circuit integration.
【０００３】本実施態様においては、「ｎ」は負に帯電
された大部分のキヤリアーをシリコン内に導入するヒ素
又はリンといった４個以上の価電子（Ｖ族以上）を有す
る原子で導通処理されたシリコンを表し、「ｐ」は正に
帯電された大部分のキヤリアーを導入するホウ素等の４
以下の価電子（ＩＩＩ族以下）を有する原子でドープ処
理されたシリコンを表す。大部分の帯電されたキヤリア
ー形式は又、導電性形式と称する。ｎ又はｐの＋又は−
の添字はそれぞれドーピングの軽重を示す。In this embodiment, "n" is continually treated with an atom having four or more valence electrons (group V or higher) such as arsenic or phosphorus that introduces most of the negatively charged carriers into silicon. Represents silicon, and "p" is 4 such as boron that introduces most of the positively charged carriers.
Represents silicon doped with atoms having the following valence electrons (group III and below). Most charged carrier types are also referred to as conductive types. n or p + or-
The subscripts indicate the weight of doping.
【０００４】電気的機能と電気的接続の説明が行われる
場合は、その説明される機能を実施する目的上、高価な
回路を使用することが本発明の範囲内で可能であること
が理解される。一例として、トランジスターはダイオー
ド又は抵抗として使用可能である。同様に、接続される
２つの電気部品は物理的に２つの構成要素を分離する媒
介構成要素を有することが出来る。従って、「接続され
た」という表現はその介在する構成要素とは無関係に電
気的連通状態にある構成要素を含む意図がある。Where the description of electrical functions and electrical connections is made, it is understood that expensive circuitry may be used within the scope of the invention for the purpose of carrying out the functions described. It As an example, a transistor can be used as a diode or a resistor. Similarly, two electrical components that are connected can have an intermediary component that physically separates the two components. Thus, the expression "connected" is intended to include components that are in electrical communication independent of their intervening components.
【０００５】ｎ−チャンネルとｐ−チャンネル・トラン
ジスターの両者及びその組み合っているビット・ライン
又は桁ラインを利用しているダイナミック・ランダム・
アクセス・メモリー（ＤＲＡＭ）セルは一般に当技術に
おいて良く知られており、当技術状態でのフォトリソグ
ラフィック・マスキング技術とエッチング技術並びにイ
オン注入ドーピング方法を使用して作成されている。こ
れらのＤＲＡＭセルの多くは集積回路格納コンデンサー
が光学的に形成され、ＤＲＡＭセルのビット・ラインの
上部に形成され且つメモリー回路動作中に電荷を受け取
り格納し且つワード・ライン・トランジスターを通じて
ビット・ラインに対して授受すべく転送するよう動作す
る。こうした積層コンデンサー形式のＤＲＡＭ集積回路
については参考例として本明細書に導入してあるＩＥＤ
Ｍ会報の５９６−５９９頁に記載された１９８８年の国
際電子デバイス会議（ＩＥＤＭ）の「ビット・ライン構
造上の蓄電コンデンサーを特徴とする新型の積層コンデ
ンサーＤＲＡＭセル」と題する論文中に木村等が開示し
ている。Dynamic random random access memory utilizing both n-channel and p-channel transistors and their associated bit or digit lines.
Access memory (DRAM) cells are generally well known in the art and have been made using photolithographic masking and etching techniques as well as ion implantation doping techniques in the state of the art. In many of these DRAM cells, integrated circuit storage capacitors are optically formed, formed above the bit lines of the DRAM cells and receive and store charge during memory circuit operation and through the word line transistors to the bit lines. To transfer to and from. Regarding such a multilayer capacitor type DRAM integrated circuit, the IED introduced in this specification as a reference example.
Kimura et al. In a paper entitled "New Type Multilayer Capacitor DRAM Cell Featuring Storage Capacitor on Bit Line Structure" of 1988 International Electronic Device Conference (IEDM), described in M Bulletin, pages 596-599. Disclosure.
【０００６】[0006]
【発明が解決しようとする課題】木村等による前掲の刊
行物内に開示された形式のこれら積層型コンデンサーＤ
ＲＡＭセルを作成する従来の方法は最初に光学的に形成
し、次にｎ−チャンネル及びｐ−チャンネル・トランジ
スター・ゲートは簡単な光学的段階で半導体基板の表面
上に形成し、次にＮＭＯＳ及びＰＭＯＳトランジスター
・ゲートに対するフォト・マスクされたイオン注入ドー
ピングを行う。この方法を使用すると、メモリー・デー
タ格納領域と半導体基板の周辺相互接続回路領域両者に
おけるｎ−チャンネル・トランジスターとｐ−チャンネ
ル・トランジスターに対するイオン注入段階の形成が並
行に処理される。単一マスク段階においてＮＭＯＳトラ
ンジスターとＰＭＯＳトランジスター両者を形成するこ
の従来の処理の場合、要求されるＮＭＯＳイオン注入が
完了した時点に又、同様に要求されるＰＭＯＳ注入の場
合もＰＭＯＳデバイスをフォト・マスクすることが要求
される。これは例えばｎ−チャンネル・トランジスター
とｐ−チャンネル・トランジスターの形成中に他方のト
ランジスター導電率型のイオン注入ドーピングに対して
ｐ−チャンネル・トランジスターとｎ−チャンネル・ト
ランジスターを交互にマスク処理しなければならなかっ
たことを意味していた。各形式のトランジスター（ＮＭ
ＯＳ及びＰＭＯＳ）は少なくとも２段階のイオン注入ド
ーピング工程を要求するのでこれは逆に前述したｎ−チ
ャンネル及びｐ−チャンネルＤＲＡＭメモリー・アレイ
及びそのための周辺ドライバー回路の形成に個々のマス
キング構成のみが要求されることを意味していた。These laminated capacitors D of the type disclosed in the above-mentioned publication by Kimura et al.
The conventional method of making a RAM cell is to first optically form, then the n-channel and p-channel transistor gates are formed on the surface of the semiconductor substrate by simple optical steps, then the NMOS and Perform photomasked ion implantation doping on the PMOS transistor gate. Using this method, the formation of ion implantation steps for n-channel and p-channel transistors in both the memory data storage area and the peripheral interconnect circuitry area of the semiconductor substrate is processed in parallel. In this conventional process of forming both NMOS and PMOS transistors in a single mask step, the PMOS device is photomasked at the time the required NMOS ion implantation is completed and also for the required PMOS implantation. Required to do so. This means that, for example, during the formation of the n-channel transistor and the p-channel transistor, the p-channel transistor and the n-channel transistor are alternately masked for ion implantation doping of the other transistor conductivity type. I mean it didn't. Transistor of each type (NM
OS and PMOS require at least two steps of ion implantation doping process, which in turn requires only individual masking structures to form the n-channel and p-channel DRAM memory arrays and peripheral driver circuits therefor. Was meant to be done.
【０００７】半導体基板内への前掲の必要とされる選択
的イオン注入を提供する目的から、この多数のマスキン
グ工程を必要とすることはウエハーの処理コストを高め
ると共に工程上の歩留りを低くし、又、デバイスの信頼
性を低減化するものである。その上、前述の如く、ｐ−
チャンネル・トランジスターとｎ−チャンネル・トラン
ジスターが並行処理される前掲の先行技術の方法は周辺
ＰＭＯＳ回路をメモリー・アレイ・データ格納回路の構
成に使用される温度サイクリング全てに露光することに
なる。この事実は逆に周辺アレイ回路におけるｐ−チャ
ンネル・デバイスの信頼性と性能にマイナスの効果を持
つことがあり得、又、ＰＭＯＳデバイスの寸法を最小に
する。追加された温度サイクリングは（ＮＭＯＳ Ｓ／
Ｄに対して使用される）ヒ素と対比的に（ＰＭＯＳ Ｓ
／Ｄに対して使用される）ホウ素の拡散性が高いことか
らＰＭＯＳデバイスにとって一層致命的である。これら
の周辺デバイスには例えば典型的には内部のメモリー・
アレイ領域に直ぐ隣接している半導体基板の周辺領域上
に作成される論理アレイ、検出増幅器、デコーダー及び
ドライバー回路等が含まれる。一例として、前掲の並行
処理中における周辺アレイ回路の前掲の温度サイクリン
グ露光は、全体の過程において最初に周辺アレイ回路内
に形成されたＰＭＯＳ Ｐ＋Ｓ／Ｄ接合部が次に全体の
過程の温度サイクリングに露光されることを意味してい
る。これは逆に周辺アレイ回路のＰＭＯＳＰ＋Ｓ／Ｄ接
合部を更に深く半導体基板内に駆動し、これがＰＭＯＳ
トランジスターの寸法を低減化させる傾向がある。従っ
て、この処理特性は他の点で短いチャンネルＰＭＯＳト
ランジスターが好適な場合のこれらの回路形式の高周波
数性能を低減化させる傾向がある。The need for this large number of masking steps, in order to provide the aforementioned required selective ion implantation into the semiconductor substrate, increases wafer processing costs and reduces process yields, It also reduces the reliability of the device. In addition, p-
The prior art method described above in which the channel transistor and the n-channel transistor are processed in parallel results in exposing the peripheral PMOS circuit to all of the thermal cycling used in the construction of the memory array data storage circuit. This fact, conversely, can have a negative effect on the reliability and performance of p-channel devices in peripheral array circuits, and also minimizes the size of PMOS devices. The added temperature cycling is (NMOS S /
In contrast to arsenic (used for D) (PMOS S
Higher diffusivity of boron (used for / D) is more critical for PMOS devices. These peripheral devices typically include internal memory
Included are logic arrays, sense amplifiers, decoders, driver circuits, etc., created on the peripheral region of the semiconductor substrate immediately adjacent to the array region. As an example, the above-mentioned temperature cycling exposure of the peripheral array circuit during the parallel processing described above is performed by the PMOS P + S / D junction formed in the peripheral array circuit first in the whole process and then the temperature cycling in the whole process. Means being exposed. On the contrary, this drives the PMOS P + S / D junction of the peripheral array circuit deeper into the semiconductor substrate.
It tends to reduce the size of transistors. Therefore, this processing characteristic tends to reduce the high frequency performance of these circuit types where otherwise short channel PMOS transistors are preferred.
【０００８】分割型多ＤＲＡＭ工程は製品のコスト、信
頼性及び製造可能性に直接的影響のあるマスキング工程
を含めた処理工程の工程数を画期的に低減化する。最新
の世代のＤＲＡＭ製品は幾何形状を更に小さくするダウ
ン・サイジングを要求している。これはフォトリソグラ
フィック工程を実施するコストに対して多大な影響をも
たらす。このコスト増の原因は多くの原因で生じる。
「当技術状態での」フォトリソグラフィック機器と関連
した投資コストは高い。幾何形状が細かくなるとレベル
当たりの光学的処理工程が増加し、更に要求される機器
が増加し、コスト増加及び高価な極めて清浄な室床空間
の使用を必要とする。各追加されるフォトマスキング層
で欠陥密度が不可避的に増加し、この欠陥密度はライン
歩留り、探り針歩留り及び信頼性を補償する。光学的層
は全て注入又はエッチング処理といった後続の工程を必
要とする。これらの工程はコスト高につながる追加され
る工程である。The division type multi-DRAM process dramatically reduces the number of processing steps including a masking step which directly affects the cost, reliability and manufacturability of products. The latest generation DRAM products require downsizing to further reduce geometry. This has a great impact on the cost of performing the photolithographic process. There are many causes for this increase in cost.
The investment costs associated with "as-is" photolithographic equipment are high. The finer geometries result in more optical processing steps per level, more equipment required, higher costs and the use of expensive and extremely clean room floor spaces. The defect density inevitably increases with each additional photomasking layer, which compensates for line yield, probe yield and reliability. All optical layers require subsequent steps such as implantation or etching processes. These steps are additional steps leading to higher costs.
【０００９】マスク工程を低減化し、ＤＲＡＭ工程の多
マスキング工程で形成される回路構成要素の改善された
整合状態を提供する目的から最初はＮＭＯＳ工程を対象
に逆多工程が開発された。２つの多結晶シリコン層を使
用したこの処理方法の実施態様については米国特許第
４、８７１、６８８号に説明が行われている。An inverse multi-step process was initially developed for the NMOS process with the goal of reducing the mask process and providing an improved alignment of circuit components formed in the multi-masking process of the DRAM process. An embodiment of this processing method using two layers of polycrystalline silicon is described in US Pat. No. 4,871,688.
【００１０】本発明はＤＲＡＭに関連して説明される
が、これは発明技術が開発された好適実施態様に過ぎな
い。ＤＲＡＭ工程技術は又、ビデオ・ランダム・アクセ
ス・メモリー（ＶＲＡＭ）と他のマルチ・ポートＲＡＭ
Ｓを含む関連ある半導体回路デバイス並びに光学的検出
アレイといったＤＲＡＭ設計技術を使用する他のデバイ
スにも適用可能である。特に、ＤＲＡＭ処理技術は通常
他の形式の半導体デバイスにも適用可能である。この点
に関してＤＲＡＭ技術は他の集積回路技術に対する「先
駆的技術」として考えられ、従って、この発明的技術は
他の形式の集積回路にも適用可能なものと期待される。Although the present invention is described in the context of DRAM, this is merely the preferred embodiment in which the inventive technique was developed. DRAM process technology is also used for video random access memory (VRAM) and other multi-port RAM.
It is applicable to related semiconductor circuit devices including S as well as other devices using DRAM design techniques such as optical detection arrays. In particular, DRAM processing techniques are usually applicable to other types of semiconductor devices. In this regard, DRAM technology is considered as a "pioneering technology" for other integrated circuit technologies, and thus the inventive technology is expected to be applicable to other types of integrated circuits.
【００１１】[0011]
【課題を解決するための手段】本発明の全般的な目的と
主たる目的は製造コストの低減化とデバイスの性能増加
を同時的に図る間に工程歩留りを高めるという効果を備
えた前掲の先行技術による並行処理方法に関する新規な
代替的方法を提供することにある。DISCLOSURE OF THE INVENTION The general purpose and the main purpose of the present invention are to reduce the manufacturing cost and increase the device performance at the same time, while increasing the process yield. To provide a new alternative method for parallel processing.
【００１２】本発明の他の目的は主要メモリー・アレイ
周辺の回路内におけるｐ−チャンネル・デバイスがトラ
ンジスターとビット・ライン処理工程及び主要メモリー
・アレイの製造に使用される関連ある温度サイクリング
全てに露光されないような連続的様式にて実施可能なｎ
−チャンネルとｐ−チャンネル相補型集積回路構造を形
成する新規にして改善された方法を提供することにあ
る。この特徴は逆にこうして生産される集積回路の全体
のデバイスの信頼性と動作性能を改善する。Another object of the present invention is to expose the p-channel device in circuitry around the main memory array to transistors and bit line processing steps and all associated temperature cycling used in the manufacture of the main memory array. N can be carried out in a continuous manner that is not
It is an object of the invention to provide a new and improved method of forming complementary integrated circuit structures of -channel and p-channel. This feature, in turn, improves the overall device reliability and operational performance of the integrated circuit thus produced.
【００１３】この目的及び関連ある他の目的を達成する
ため、導電性材料のマルチ・レベル層と絶縁トランジス
ター・ゲート材料のマルチ・レベル層が形成され且つ半
導体基板の主メモリー・アレイ部分と周辺アレイ部分両
者を横切って延在する、新規にして改善された相補型ｎ
−チャンネル及びｐ−チャンネル金属酸化物半導体（Ｍ
ＯＳ）方法の開発がなされたことが判明した。次に、ｎ
−チャンネル・トランジスター・ゲートは光学的に形成
され且つ作成され半導体基板の主メモリー・アレイ部分
内のゲートを含む一方、ｐ−チャンネル・トランジスタ
ー上のゲート電極層を所定位置に残す。To achieve this and other related purposes, a multi-level layer of conductive material and a multi-level layer of isolated transistor gate material are formed and the main memory array portion of the semiconductor substrate and the peripheral array. New and improved complementary n extending across both parts
-Channel and p-channel metal oxide semiconductor (M
It was found that the OS) method was developed. Then n
The channel transistor gate is optically formed and created to include the gate in the main memory array portion of the semiconductor substrate, while leaving the gate electrode layer on the p-channel transistor in place.
【００１４】本発明の好適実施態様においては、デバイ
スのメモリー・アレイ部分内のビット・ライン又は桁ラ
インに、集積回路メモリーに対する荷電格納能力を提供
すべく内部のトランジスターにアクセスすべく隣接して
形成された積層コンデンサー構造が備えられる。更に、
デバイスのメモリー部分と周辺部分両者内のｐ−チャン
ネル・トランジスター・ゲート電極とｎ−チャンネル・
トランジスター・ゲート電極の両方の側壁上及びメモリ
ー・アレイ部分内の桁／ビット・ライン構造に隣接して
分離酸化物スペーサーが設けられる。これらの分離スペ
ーサーは作成中の集積回路デバイスの各種構成要素の間
に必要とされる電気的分離を提供するよう作用し、これ
らのデバイスの全体的増加性能と高周波数性能を最適化
するのに有用である。In the preferred embodiment of the invention, the bit or digit lines within the memory array portion of the device are formed adjacent to access the internal transistors to provide charge storage capability for the integrated circuit memory. A laminated capacitor structure is provided. Furthermore,
P-channel transistor gate electrode and n-channel in both memory and peripheral parts of the device
Isolation oxide spacers are provided on both sidewalls of the transistor gate electrode and adjacent the digit / bit line structure in the memory array portion. These isolation spacers act to provide the required electrical isolation between the various components of the integrated circuit device being fabricated, optimizing the overall increased performance and high frequency performance of these devices. It is useful.
【００１５】本発明の前掲の諸目的、諸利点及び他の新
規な諸特徴については添付図面に関する以下の説明から
一層容易に明らかとなろう。The above objects, advantages and other novel features of the present invention will become more readily apparent from the following description of the accompanying drawings.
【００１６】[0016]
【実施例】ここで図１を参照すると、この図には開始材
料の半導体基板１０が示され、この例においては半導体
基板はｐ型シリコンであり、慣用的なイオン注入法又は
拡散ドーピング法を使用してｎ型ウエル１２が形成され
ている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT Referring now to FIG. 1, there is shown a starting material semiconductor substrate 10 which, in this example, is p-type silicon and which may be subjected to conventional ion implantation or diffusion doping techniques. The n-type well 12 is formed by using it.
【００１７】このｐ型のシリコン基板たる半導体基板１
０の上面は公知の酸化物蒸着の使用及び薄い表面ゲート
誘電体１４を形成するマスキング法及びエッチング法を
使用して従来の様式で処理される。好適には、表面ゲー
ト誘電体１４は半導体基板１０の全体の上面を横方向に
横切って延在する且つ図示の如く複数個の厚いフィール
ド酸化物部分１６、１８及び２０に合流するＳｉＯ2 の
酸化物層である。この厚いフィールド酸化物部分１６、
１８及び２０は以下に説明する様式でこれら厚いフィー
ルド酸化物部分１６、１８及び２０の各側に作成される
トランジスターと他の電気的デバイスの電気的分離を提
供すべく公知の如く使用される。The semiconductor substrate 1 which is the p-type silicon substrate
The top surface of the 0 is processed in a conventional manner using known oxide deposition and masking and etching methods to form a thin surface gate dielectric 14. Preferably, the surface gate dielectric 14 extends laterally across the entire top surface of the semiconductor substrate 10 and oxidizes SiO 2 which merges into a plurality of thick field oxide portions 16, 18 and 20 as shown. It is a physical layer. This thick field oxide portion 16,
18 and 20 are used in a known manner to provide electrical isolation of transistors and other electrical devices made on either side of these thick field oxide portions 16, 18 and 20 in the manner described below.
【００１８】図１の集積回路構造はこの構造の表面を完
全に横切る３個の連続する一致した層２２、２４及び２
６を形成するよう最初に処理され且つ当技術においてそ
れぞれ良く知られている以下に更に詳細に説明する半導
体と絶縁層形成方法を使用して連続的に蒸着される。第
１の層２２は多結晶シリコンであり、これは本明細書で
は多１とも称し、第２の層２４はケイ化タングステンで
あり、これも本明細書ではＷＳｉｘ−１と称する。第３
の層２６は二酸化ケイ素、ＳｉＯ2 の層であり、これも
本明細書では酸化物１と称する。The integrated circuit structure of FIG. 1 has three consecutive conforming layers 22, 24 and 2 completely across the surface of this structure.
6 are first processed and sequentially deposited using the semiconductor and insulating layer forming methods described in further detail below, each well known in the art. The first layer 22 is polycrystalline silicon, which is also referred to herein as poly1, and the second layer 24 is tungsten silicide, which is also referred to herein as WSix-1. Third
Layer 26 is a layer of silicon dioxide, SiO 2 , also referred to herein as oxide 1.
【００１９】多シリコンの３個の層２２、２４及び２６
の後で、ケイ化タングステンと二酸化ケイ素がそれぞれ
先に示した如くｎ型ウエル１２を含むｐ型シリコン基板
たる半導体基板１０の表面全体を横切って蒸着され、先
に説明した３個の一致する層２２、２４及び２６を通じ
て完全に複数個の開口部２８、３０、３２及び３４を形
成する目的から従来の当技術状態でのフォトリソグラフ
ィック・マスキング法とエッチング法が使用される。図
示の如く、これらの開口部２８、３０、３２及び３４が
形成された後、図１に示された集積回路構造が従来のイ
オン注入ステーションに転送され、リン等のｎ型イオン
が注入され、かくして作成されている集積回路のトラン
ジスターと他のデバイスに対する対応する複数個のｎ型
表面チャンネル領域３６、３８、４０、４２及び４４を
形成する。Three layers of polysilicon 22, 24 and 26
Afterwards, tungsten silicide and silicon dioxide, respectively, are deposited across the entire surface of the semiconductor substrate 10, which is the p-type silicon substrate including the n-type well 12, as previously indicated, and the three matching layers described above are used. Conventional photolithographic masking and etching techniques are used to form a plurality of openings 28, 30, 32 and 34 through 22, 24 and 26. After these openings 28, 30, 32, and 34 have been formed, as shown, the integrated circuit structure shown in FIG. 1 is transferred to a conventional ion implantation station and implanted with n-type ions such as phosphorus, The corresponding plurality of n-type surface channel regions 36, 38, 40, 42 and 44 are formed for the transistors and other devices of the integrated circuit thus produced.
【００２０】図１に示された領域４６は将来のビット・
ライン又は桁ライン接点を収容する目的から作成されて
おり、一方、図１に示された領域４８は集積回路の格納
コンデンサーに対する将来の格納ノード接点を収納する
目的で作成されている。図１に示される如く、左から右
へ続くと、図１に示されている領域５０は将来のスペー
サー絶縁領域を収容する目的から作成されており、図１
に示された集積回路構造のエリア５２及び５４は将来の
ヘッジ分離バリヤーと将来のｐ−チャンネル・トランジ
スターを左から右へ受け入れる目的で処理される。The area 46 shown in FIG.
It is created for the purpose of accommodating line or girder line contacts, while the area 48 shown in FIG. 1 is created for the purpose of accommodating future storage node contacts for storage capacitors of integrated circuits. Continuing from left to right, as shown in FIG. 1, the region 50 shown in FIG. 1 is created for the purpose of accommodating future spacer insulation regions.
Areas 52 and 54 of the integrated circuit structure shown in Figure 1 are processed for the purpose of accepting future hedge isolation barriers and future p-channel transistors from left to right.
【００２１】各種のｎ型表面チャンネル領域３６、３
８、４０、４２及び４４を形成する目的で使用された前
述のリン・イオン注入工程はシリコン基板たる半導体基
板１０の表面上に形成されるトランジスターのゲート電
圧をセットするか又は電圧Ｖを入れる目的で使用される
軽くドーピング処理されたドレン（ＬＤＤ）注入と称し
ている。この注入工程の完了後に、図１に示された構造
は最初にスペーサー酸化物蒸着、異方性エッチング・ス
テーションに転送され、そこで図示の如く多シリコン層
２２、ケイ化タングステン層２４及び二酸化ケイ素層２
６内で従前に作成されたアイランド又はパターンの４個
全ての縁部の周りに二酸化ケイ素の複数個のスペーサー
酸化物領域が形成される。Various n-type surface channel regions 36, 3
The above-mentioned phosphorus ion implantation process used for forming 8, 40, 42 and 44 is for setting the gate voltage of the transistor formed on the surface of the semiconductor substrate 10, which is a silicon substrate, or for inputting the voltage V. Is used as a lightly doped drain (LDD) implant. After completion of this implant step, the structure shown in FIG. 1 is first transferred to a spacer oxide deposition, anisotropic etching station, where the polysilicon layer 22, tungsten silicide layer 24 and silicon dioxide layer are shown as shown. Two
A plurality of spacer oxide regions of silicon dioxide are formed around all four edges of the previously created island or pattern in 6.
【００２２】ここで図２を参照すると、これら二酸化ケ
イ素のスペーサーはこの図２においては各種側壁領域５
６、５８、６０、６２、６４、６６、６８、７０及び７
２として表され、これらの領域は多ケイ素、ケイ化タン
グステン及び二酸化ケイ素の４個の複合アイランド７
４、７６、７８及び８０の側部に示された一致する幾何
形状にてエッチング処理される。これらのスペーサーは
又、同時にフィールド酸化物領域部分１８上方で且つ図
２の右側に示されたｐ型トランジスター５４のエリアを
包囲する将来のヘッジ部分５２の側部に形成される。当
技術で良く知られている如く、スペーサー酸化物領域た
る側壁領域５６、５８、６０、６２、６４、６６、６
８、７０及び７２はシリコン・チップ上に形成された各
種デバイスを電気的に分離するよう作用し、これらの側
壁領域は最初に図１に示された全体構造の露光されてい
る上面全ての上方に（図示せざる）連続した酸化物層を
蒸着し、次に、複合アイランド７４、７６、７８及び８
０の層の上部を従前に被覆しているスペーサー酸化物が
除去されるよう異方性エッチング剤をその蒸着されたＳ
ｉＯ2 層に適用することで形成される。この工程は異方
性乾燥エッチングを使用して実施され、かくして酸化物
スペーサーたる側壁領域５６、５８等を図２に示された
一致する幾何形状に残す。従って、例えば、側壁領域５
８及び６０の如きエリア内のスペーサー酸化物は現時点
ではアクセス・トランジスター構造たる複合アイランド
７６に対する軽くエッチング処理されたドレン注入部た
るｎ型表面チャンネル領域３８の中央領域８２内及びこ
の領域を通じて深いヒ素イオン注入を形成すべく使用さ
れるイオン注入工程に対するイオン注入マスクとして作
用出来る。Referring now to FIG. 2, these silicon dioxide spacers are shown in FIG.
6, 58, 60, 62, 64, 66, 68, 70 and 7
2 and these regions are composed of four composite islands of poly-silicon, tungsten silicide and silicon dioxide.
Etched with matching geometry shown on sides 4, 76, 78 and 80. These spacers are also simultaneously formed above field oxide region portion 18 and on the side of future hedging portion 52 surrounding the area of p-type transistor 54 shown on the right side of FIG. Sidewall regions 56, 58, 60, 62, 64, 66, 6 that are spacer oxide regions, as is well known in the art.
8, 70 and 72 act to electrically isolate the various devices formed on the silicon chip, their sidewall regions being initially above all exposed top surfaces of the overall structure shown in FIG. A continuous oxide layer (not shown) onto the composite islands 74, 76, 78 and 8
An anisotropic etchant is deposited on the deposited S so that the spacer oxide previously covering the top of the 0 layer is removed.
It is formed by applying it to the i02 layer. This step is performed using an anisotropic dry etch, thus leaving the oxide spacer sidewall regions 56, 58, etc. in the conforming geometry shown in FIG. Therefore, for example, the sidewall region 5
Spacer oxides in areas such as 8 and 60 are deep arsenic ions in and through the central region 82 of the n-type surface channel region 38, which is now a lightly drained drain implant to the access transistor structure composite island 76. It can act as an ion implantation mask for the ion implantation process used to form the implant.
【００２３】このヒ素イオン注入工程は又、図２で見て
左から右へ示される如く、より深いヒ素注入領域８４、
８６及び８８を形成し、又、フィールド酸化物領域９０
の左側にあるヒ素注入領域８４上方に形成されている積
層されたコンデンサー構造に対するｎ＋収納ノードも形
成される。このフィールド酸化物領域９０は複合アイラ
ンド７８の層の片側における開いた領域９２内で作成さ
れる積層されたコンデンサー・セルを複合アイランド７
８の右側に形成される他のデバイスから電気的に分離さ
せるよう作用する。従って、５８及び６０の如き酸化物
スペーサーたる側壁領域は、図２に示された７４及び７
６の如き隣接する複合アイランドを電気的に分離し、
又、電荷をアクセス・トランジスターから前後に転送す
るより深いヒ素注入領域たる中央領域８２を出すイオン
注入マスクとして機能する２重目的のため作用する。こ
のアクセス・トランジスターは図２に示された複合アイ
ランド７６内に作成され、電荷はこのトランジスターに
転送され、このトランジスターから図２に示される如く
引き続き領域９４内で形成される将来のビット又は桁ラ
イン接点に転送される。This arsenic ion implantation process also includes deeper arsenic implant regions 84, as shown from left to right in FIG.
Forming 86 and 88, and also a field oxide region 90.
An n + storage node for the stacked capacitor structure formed above the arsenic implant region 84 on the left side of is also formed. This field oxide region 90 forms a stacked capacitor cell formed in an open region 92 on one side of the layer of composite island 78 to form composite island 7.
8 acts to electrically isolate it from other devices formed to the right of 8. Therefore, sidewall regions that are oxide spacers, such as 58 and 60, are shown at 74 and 7 in FIG.
Electrically separate adjacent complex islands such as 6,
It also serves the dual purpose of functioning as an ion implantation mask that exposes a central region 82 which is a deeper arsenic implantation region that transfers charge back and forth from the access transistor. This access transistor is created in the composite island 76 shown in FIG. 2 and charge is transferred to this transistor, from which future bit or digit lines are subsequently formed in region 94 as shown in FIG. Transferred to the contact.
【００２４】ここで図３を参照すると、この図に示され
た模式的横断面の省略図は最初に図２に示された集積回
路構造の露光されている上面上に約１５００Åの厚みに
蒸着された且つ標準的なテトラエチルオルソケイ酸塩
（ＴＥＯＳ）酸化物蒸着法を使用して二酸化ケイ素の薄
層９６を最初に形成することを図解する意図がある。Ｔ
ＥＯＳ二酸化ケイ素層たる薄層９６の形成完了後に、多
結晶シリコン（又は多２）の後続の層９８が図示の如く
ＳｉＯ2 層９６の上面上に形成され、しかる後ケイ化タ
ングステンＷＳｉｘの第２層１００が図示の如く多結晶
シリコンの第２層９８の上面に形成される。Referring now to FIG. 3, the schematic cross-sectional schematic view shown in this figure is initially deposited to a thickness of about 1500Å on the exposed upper surface of the integrated circuit structure shown in FIG. It is intended to illustrate the initial formation of a thin layer of silicon dioxide 96 using a standard and standard tetraethylorthosilicate (TEOS) oxide deposition method. T
After the formation of the thin layer 96 of EOS silicon dioxide, a subsequent layer 98 of polycrystalline silicon (or poly 2) is formed on the top surface of the SiO 2 layer 96 as shown, followed by a second layer of tungsten silicide WSix. Layer 100 is formed on top of a second layer 98 of polycrystalline silicon as shown.
【００２５】前述の如く、３個の付加的に一致する層９
６、９８及び１００の完了後に、その処理されている中
間構造が酸化物蒸着ステーションに転送され、そこで大
略４５００Åの二酸化ケイ素の第３被覆層１０２が図示
の如く第２ケイ化タングステン層１００の全体の露光さ
れた表面を被覆するようテトラエチルオルソケイ酸塩又
はＴＥＯＳ酸化物蒸着過程で蒸着される。As previously mentioned, three additional matching layers 9
After completion of 6, 98 and 100, the intermediate structure being processed is transferred to an oxide deposition station where a third coating layer 102 of approximately 4500Å silicon dioxide is deposited over the entire second tungsten silicide layer 100 as shown. Of the tetraethyl orthosilicate or TEOS oxide vapor deposition process to coat the exposed surface of.
【００２６】ここで図４を参照すると、図３を参照して
先に説明した先に形成されている厚いＴＥＯＳ二酸化ケ
イ素層１０２が図４の左側に示される如く図示の如くフ
ォトレジストの片体１０６を使用して領域１０４内での
み選択的にマスク処理される。フォトレジスト・マスク
１０６はＴＥＯＳ ＳｉＯ2 酸化物片体１０４を保護す
るよう作用し、この片体１０４は逆に図１及び図２を参
照して最初に先に説明した複合アイランド７４及び７６
の間の領域９４内に延在するビット・ライン又は桁ライ
ンを保護する目的で使用される（図２参照）。厚いＴＥ
ＯＳ ＳｉＯ2層１０２をエッチング処理して除去し、
かくして厚い酸化物の片体１０４を領域９４内に形成さ
れたビット・ライン上に残すエッチング工程が続行し
て、図４の左側で最も良く理解される如く、ケイ化タン
グステン１０８と多シリコン（多２）１１０の下側に存
在する層を通じてエッチング処置し続ける。Referring now to FIG. 4, a thick piece of TEOS silicon dioxide layer 102 previously formed as described above with reference to FIG. 3 is shown on the left side of FIG. Masked selectively within region 104 using 106. The photoresist mask 106 acts to protect the TEOS SiO 2 oxide strip 104, which in turn is the composite islands 74 and 76 previously described with reference to FIGS. 1 and 2.
It is used to protect the bit or digit lines extending in the area 94 between (see FIG. 2). Thick TE
The OS SiO 2 layer 102 is removed by etching.
Thus, the etching process continues, leaving the thick oxide strip 104 on the bit lines formed in the regions 94, as best seen on the left side of FIG. 2) Continue etching treatment through the underlying layers of 110.
【００２７】図示の如く、積層された層１０４、１０
６、１０８及び１１０内に前述の幾何形状を定める目的
で使用されるエッチング処理工程は先に形成されたＴＥ
ＯＳ層たる薄層９６の表面迄下側へ続行し、次に或る程
度ＴＥＯＳ酸化物層たる薄い層９６の表面内へ或る程度
エッチング処理し続ける。かくして、このエッチング工
程はＳｉＯ2 層９６の厚さをその大略１５００Åの元の
厚さから約１０００Åの値の新たな厚さへ低減化する。As shown, the laminated layers 104, 10
The etching process used to define the aforementioned geometry in 6, 108 and 110 is based on the previously formed TE.
Continue down to the surface of thin layer 96, the OS layer, and then continue etching to some extent, into the surface of thin layer 96, the TEOS oxide layer. Thus, this etching step reduces the thickness of the SiO 2 layer 96 from its original thickness of approximately 1500Å to a new thickness of approximately 1000Å.
【００２８】図４に示された中間の集積回路構造は再び
従来のフォトレジスト蒸着、マスキング・ステーション
に転送され、そこでフォトレジストの厚いパターン１１
２、１１４が蒸着され、図５に示された幾何形状に形成
される。このマスキング方法を使用して、桁ライン又は
ビット・ライン、アクセス・トランジスター及び図２に
おける先に定められた領域９４、７６、９２、７８内に
作成されている収納コンデンサーは全て現時点で図５の
下方部分に示されている如く集積回路の周辺デバイスに
対するｐ−チャンネル・トランジスター又はｎ−型ウエ
ル１２内のｎ−チャンネル・トランジスターのいずれか
を作成する目的で使用される後続のイオン注入段階に対
してフォトレジスト・パターン１１２により完全にマス
キング処理される。The intermediate integrated circuit structure shown in FIG. 4 is again transferred to a conventional photoresist deposition and masking station, where a thick pattern of photoresist 11 is formed.
2, 114 are deposited and formed into the geometry shown in FIG. Using this masking method, the digit or bit lines, access transistors, and storage capacitors created in previously defined areas 94, 76, 92, 78 in FIG. 2 are all currently shown in FIG. For subsequent ion implantation steps used to make either p-channel transistors for integrated circuit peripheral devices or n-channel transistors in n-type well 12 as shown in the lower portion. Completely masked by the photoresist pattern 112.
【００２９】従って、現時点で図５の左側に示されたフ
ォトレジスト・パターン１１２は集積回路のこの部分内
のデバイス及び集積回路チップの主メモリー・エリア内
のシリコン・チップを完全にカバーするが、図５の右側
に示された如きフォトレジスト・パターン１１４はこの
図面の周辺デバイス下方構造内に引き続きｐ型ＢＦ2イ
オン注入の準備のため開口部１１８、１２０を提供する
よう図解された幾何形状の構成にされている。このＢＦ
2 ｐ型イオン注入段階は先に形成されたｎ型ウエル領域
１２内の中央に位置付けてある如く示されているｐ−チ
ャンネル・トランジスターのｐ＋ソース領域１２６及び
ドレン領域１２８を形成する目的で使用されるｐ型イオ
ンで示されている。これは短いチャンネルのＰＭＯＳデ
バイス性能を改善するｎ型リン「ハロ（ｈａｌｏ）」注
入を形成する。Thus, although the photoresist pattern 112, shown at the left side of FIG. 5 at this time, completely covers the devices within this portion of the integrated circuit and the silicon chip within the main memory area of the integrated circuit chip, Photoresist pattern 114, as shown on the right side of FIG. 5, has the geometry illustrated to provide openings 118, 120 in the peripheral device substructure of this figure for subsequent preparation for p-type BF 2 ion implantation. Is configured. This BF
2 p-type ion implantation step is used to form the p + source region 126 and drain region 128 of the p-channel transistor shown as centered within the previously formed n-type well region 12. P-type ion. This forms an n-type phosphorus "halo" implant that improves short channel PMOS device performance.
【００３０】ここで、図６を参照すると、先の図５を参
照して先に説明した厚いフォトレジスト・マスク１１
２、１１４が除去されている。フォトレジスト・マスク
の除去後に複数個の第２の二酸化ケイ素スペーサー１３
１乃至１４１が形成される。図６に示される如く、これ
らの二酸化ケイ素スペーサー１３１乃至１４１は図２に
関連して説明した最初のＳｉＯ2 スペーサーを形成すべ
く先に使用された様式と同じ様な様式で形成される。こ
の方法には、二酸化ケイ素層の蒸着とその後続の異方性
エッチングの組み合わせが含まれ、図６に示されたスペ
ーサーの一致する領域１３１乃至１４１を形成する目的
からマスキングは何ら要求しない。これらのスペーサー
は形成されている各種回路デバイスの間に電気的分離を
提供する目的で使用される。特に、これらのスペーサー
は桁ラインと将来の多３収納ノードの間の分離をもたら
す目的で使用される。Referring now to FIG. 6, the thick photoresist mask 11 previously described with reference to FIG. 5 above.
2, 114 have been removed. A plurality of second silicon dioxide spacers 13 after removal of the photoresist mask
1 to 141 are formed. As shown in FIG. 6, these silicon dioxide spacers 131-141 are formed in a manner similar to that previously used to form the original SiO 2 spacers described in connection with FIG. This method involves a combination of deposition of a silicon dioxide layer followed by anisotropic etching, and does not require any masking for the purpose of forming the matching regions 131-141 of the spacer shown in FIG. These spacers are used to provide electrical isolation between the various circuit devices being formed. In particular, these spacers are used to provide isolation between the girder line and future multi-three storage nodes.
【００３１】この時点で、ｐ−チャンネル・トランジス
ターに対するソース／ドレン注入を提供するＢＦ2 注入
を提供することが出来る。ＢＦ2 はｐ型注入であるが、
酸化物の薄層９６又はフォトレジスト層１１２（図５）
はｐ型シリコン基板たる半導体基板１０内への著しい注
入を防止する。ＢＦ2 はｐ型シリコン基板たる半導体基
板１０内に注入される程度迄この半導体基板１０は付加
的フォトマスクの必要性を回避する目的から他の注入の
補償を成すものである。代替的に、図９に関連して説明
した如く、ＢＦ2 注入を後の段階で提供することが出来
る。At this point, a BF 2 implant can be provided that provides a source / drain implant for the p-channel transistor. BF 2 is a p-type implant,
Thin oxide layer 96 or photoresist layer 112 (FIG. 5)
Prevents significant implantation into the semiconductor substrate 10, which is a p-type silicon substrate. To the extent that BF 2 is implanted into the semiconductor substrate 10, which is a p-type silicon substrate, the semiconductor substrate 10 provides compensation for other implants in order to avoid the need for an additional photomask. Alternatively, a BF 2 implant can be provided at a later stage, as described in connection with FIG.
【００３２】ここで図７を参照すると、図６を参照して
先に説明した構造が最初に蒸着ステーションに転送さ
れ、そこで酸化物の薄層１４５が図２に示された集積回
路構造の露光面上に蒸着される。酸化物の薄層１４５は
好適にはＴＥＯＳ酸化物として蒸着される。Referring now to FIG. 7, the structure previously described with reference to FIG. 6 is first transferred to a deposition station where a thin layer of oxide 145 is exposed to the integrated circuit structure shown in FIG. It is vapor-deposited on the surface. Thin oxide layer 145 is preferably deposited as TEOS oxide.
【００３３】この構造は次にエッチング処理されて図７
に示される如く開口部１５２を提供する。ＩＣ構造の領
域１５４内に位置付けられた多シリコンの第３層１１３
は図２に関連して先に説明した厚いフィールド酸化物領
域９０上に形成されている積層されたコンデンサーの一
つの層を形成する。The structure is then etched to obtain the structure of FIG.
An opening 152 is provided as shown in FIG. Polysilicon third layer 113 located within region 154 of the IC structure
Forms one layer of the stacked capacitor formed on the thick field oxide region 90 described above in connection with FIG.
【００３４】次に、窒化ケイ素（Ｓｉ3 Ｎ4 ）の薄いコ
ンデンサー・セル誘電層１５６が第３多シリコン層１５
３の露光面上に大略１００Åの厚さに蒸着され、かくし
てコンデンサー誘電層に対する所望の高い誘電定数と薄
い厚さをもたらし、かくして形成されているその積層さ
れたコンデンサーに対する単位面積あたりのキヤパシタ
ンスを最大にする。次に、多結晶シリコン（多４）のダ
イオード１５８が図７に示された薄い窒化ケイ素Ｓｉ3
Ｎ4 １５６の上面上に蒸着され、厚いフィールド酸化物
領域９０上での全般的領域１５４内に作成されている積
層されたコンデンサー・セルの第２上方プレートを形成
する。集積回路のこの部分に対する保護コーテイングを
残すよう、この図面に示される如く集積回路の右側又は
周辺部分の露光面上にＳｉ3 Ｎ4 の薄い層１５６も形成
される。Next, a thin capacitor cell dielectric layer 156 of silicon nitride (Si 3 N 4 ) is applied to the third polysilicon layer 15.
It is deposited to a thickness of about 100Å on the exposed surface of 3 and thus provides the desired high dielectric constant and thin thickness for the capacitor dielectric layer, thus maximizing the capacitance per unit area for the laminated capacitor thus formed. To Next, a polycrystalline silicon (poly 4) diode 158 is formed on the thin silicon nitride Si 3 shown in FIG.
It forms a second upper plate of stacked capacitor cells deposited on the top surface of N 4 156 and made in general area 154 over thick field oxide area 90. A thin layer 156 of Si 3 N 4 is also formed on the exposed surface of the right or peripheral portion of the integrated circuit, as shown in this figure, to leave a protective coating for this portion of the integrated circuit.
【００３５】図８に示される如く、上部多４層はＰＭＯ
Ｓトランジスターを含むウエハーの周辺部から除去され
る。これにより、周辺部分内の回路の後続の金属マスク
接続が可能とされ、更に、任意のＢＦ2 注入を周辺のＰ
ＭＯＳトランジスターに適用可能とする。図９に示され
る如く、ＢＦ2 のブランケット注入を回避する目的から
マスクを使用可能である。As shown in FIG. 8, the upper four layers are PMO.
It is removed from the peripheral portion of the wafer including the S transistor. This allows for subsequent metal mask connections of the circuitry in the peripheral portion, and also allows any BF 2 implantation to occur in the peripheral P
Applicable to MOS transistors. As shown in FIG. 9, a mask can be used to avoid blanket injection of BF 2 .
【００３６】本発明の技術思想と範囲から逸脱せずに前
述した実施態様に対して各種改変を成すことが出来る。
更に、単一ビット又は桁ライン、単一アクセス・トラン
ジスター、単一の積層コンデンサー収納セル及び各側に
ある組み合っているワード・ライン及び集積回路構造の
周辺エリアにおける単一のｐ−チャンネル・トランジス
ターのみの形成について先に省略した図解内容は多くの
数百の代表的なものに過ぎず、又、大規模な集積回路一
括製造過程中に同時的に形成可能とされるこれらのデバ
イスの数千の代表的なものに過ぎないことが当技術の熟
知者には理解されよう。Various modifications can be made to the above-described embodiments without departing from the technical idea and scope of the present invention.
Moreover, only single bit or digit lines, single access transistors, single stacked capacitor storage cells and mating word lines on each side and only single p-channel transistors in the peripheral area of the integrated circuit structure. The illustrations omitted earlier in the description of the formation of many are only representative of many hundreds, and there are thousands of these devices that can be simultaneously formed during a large-scale integrated circuit manufacturing process. Those of skill in the art will understand that this is only representative.
【図１】多シリコンＷＳｉｘの第１層及び誘電層を上に
備えた、形成済みのｎウエル、ゲート酸化物（「ゲート
ｏｘ」）、フィールド酸化物（「フィールド ｏ
ｘ」）を有するウエハーを示し、ウエハーはエッチング
処理されている模式的横断面図である。FIG. 1 is a formed n-well, gate oxide (“gate ox”), field oxide (“field o”) with a first layer of polysilicon WSix and a dielectric layer thereon.
x ") is a schematic cross-sectional view of the wafer having been etched.
【図２】絶縁側壁の形成及びウエハーのｐウエル部分の
他のドーピングを示す模式的横断面図である。FIG. 2 is a schematic cross-sectional view showing the formation of insulating sidewalls and other doping of the p-well portion of the wafer.
【図３】ケイ化層と誘電層が重ねられている蒸着された
誘電層を示す模式的横断面図である。FIG. 3 is a schematic cross-sectional view showing a vapor deposited dielectric layer having a silicide layer and a dielectric layer overlaid.
【図４】ケイ化層のエッチングを示す模式的横断面図で
ある。FIG. 4 is a schematic cross-sectional view showing etching of a silicide layer.
【図５】トランジスター・ゲートを形成すべくｎウエル
上でのウエハーのエッチングとドーピングを示す模式的
横断面図である。FIG. 5 is a schematic cross-sectional view showing etching and doping of a wafer on an n-well to form a transistor gate.
【図６】側壁形成及びブランケットＢＦ2 注入の使用を
示す模式的横断面図である。FIG. 6 is a schematic cross-sectional view showing the use of sidewall formation and blanket BF 2 implantation.
【図７】コンデンサー・プレートを形成する多４層の蒸
着を示す模式的横断面図である。FIG. 7 is a schematic cross-sectional view showing the deposition of multiple quad layers to form a capacitor plate.
【図８】周辺部からの多４のエッチングを示す模式的横
断面図である。FIG. 8 is a schematic cross-sectional view showing multiple etchings from the peripheral portion.
【図９】周辺部で使用される任意の注入段階を示す模式
的横断面図である。FIG. 9 is a schematic cross-sectional view showing an optional injection step used at the periphery.
１０ 半導体基材 １２ ｎ型ウエル １４ 表面ゲート誘電体 １６ フィールド酸化物部分 １８ フィールド酸化物部分 ２０ フィールド酸化物部分 ２２ 層 ２４ 層 ２６ 層 ２８ 開口部 ３０ 開口部 ３２ 開口部 ３４ 開口部 ３６ ｎ型チャンネル表面領域 ３８ ｎ型チャンネル表面領域 ４０ ｎ型チャンネル表面領域 ４２ ｎ型チャンネル表面領域 ４４ ｎ型チャンネル表面領域 ４６ 領域 ４８ 領域 ５０ 領域 ５２ エリア ５４ エリア ５６ 側壁領域 ５８ 側壁領域 ６０ 側壁領域 ６２ 側壁領域 ６４ 側壁領域 ６６ 側壁領域 ６８ 側壁領域 ７０ 側壁領域 ７２ 側壁領域 ７４ 複合アイランド ７６ 複合アイランド ７８ 複合アイランド ８０ 複合アイランド ８２ 中央領域 ８４ ヒ素注入領域 ８６ ヒ素注入領域 ８８ ヒ素注入領域 ９０ フィールド酸化物領域 ９２ 開いた領域 ９４ 領域 ９６ 薄層 ９８ 層 １００ 第２層 １０２ 第３被覆層 １０４ 領域 １０６ 片体 １０８ ケイ化タングステン １１０ 多シリコン １１２ パターン １１４ パターン １１８ 開口部 １２０ 開口部 １２６ ｐ＋ソース領域 １２８ ｐ＋ドレン領域 １３１〜１４１ 二酸化ケイ素スペーサー １４５ 薄層 １５２ 開口部 １５３ 第３層 １５４ 領域 １５６ コンデンサー・セル誘電層 １５８ 第４層 10 semiconductor base material 12 n-type well 14 surface gate dielectric 16 field oxide part 18 field oxide part 20 field oxide part 22 layer 24 layer 26 layer 28 opening 30 opening 32 opening 34 opening 36 n-type channel Surface area 38 n-type channel surface area 40 n-type channel surface area 42 n-type channel surface area 44 n-type channel surface area 46 area 48 area 50 area 52 area 54 area 56 sidewall area 58 sidewall area 60 sidewall area 62 sidewall area 64 sidewall Region 66 Sidewall region 68 Sidewall region 70 Sidewall region 72 Sidewall region 74 Complex island 76 Complex island 78 Complex island 80 Complex island 82 Central region 84 Arsenic implant region 86 Arsenic implant region 88 Arsenic implant region 90 Field oxide Area 92 Open area 94 Area 96 Thin layer 98 Layer 100 Second layer 102 Third coating layer 104 Area 106 Piece 108 108 Tungsten silicide 110 Polysilicon 112 Pattern 114 Pattern 118 Opening 120 Opening 126 p + Source area 128 p + drain Region 131-141 Silicon dioxide spacer 145 Thin layer 152 Opening 153 Third layer 154 Region 156 Capacitor cell dielectric layer 158 Fourth layer
───────────────────────────────────────────────────── フロントページの続き (72)発明者 タイラー・エイ・ロウリー アメリカ合衆国、83712 アイダホ州、ボ イーズ、イースト・プラトー 2599 ─────────────────────────────────────────────────── ─── Continued Front Page (72) Inventor Tyler A. Lowry East Plateau 2599, Boyes, Idaho, 83712, USA 2599
Claims (10)
ャンネル・デバイスを有し、以下の方法で作成される集
積回路であって、 ａ）ＰＭＯＳとＮＭＯＳ領域（１０、１２）を形成し、
半導体デバイスを形成すべく処理されている半導体基板
のメモリー・アレイ部分と隣接する周辺アレイ部分を横
切って延在する導電性（２２、２４）及び非導電性（１
４、２６）トランジスター・ゲート材料の多レベル層
（１４、２２、２４、２６）を形成する段階、 ｂ）前記メモリー・アレイ部分内及び前記周辺アレイ部
分内のＮＭＯＳ領域内にｎ−チャンネル・トランジスタ
ー・ゲートを光学的に形成し、一方、前記周辺アレイ部
分内のＰＭＯＳ領域内の将来のトランジスター領域上に
前記ゲート電極層を所定位置に残す段階、 ｃ）前記ｎ−チャンネル・トランジスターに対するビッ
ト・ライン又は桁ラインに対する前記ｎ−チャンネル・
トランジスター・ゲートに隣接する前記メモリー・アレ
イ部分の領域内及び前記周縁アレイ部分内の前記ＮＭＯ
Ｓ領域内にｎ型ドーパント・イオンを注入する段階、 ｄ）前記メモリー・アレイ部分内及び前記周辺アレイ部
分の前記ＮＭＯＳ領域内に同時的に誘電スペーサーを蒸
着し、エッチング処理する段階、 ｅ）前記周辺アレイ部分内の前記ＮＭＯＳ領域内に前記
メモリー・アレイ部分内にソース／ドレン領域（１２
６、１２８）を注入する段階、 ｆ）ｐ−チャンネル・トランジスター（１１６）を形成
する段階、 ｇ）桁ラインとＰＭＯＳトランジスターに対して同時的
に誘電スペーサーを形成する段階、 ｈ）前記ｎ−チャンネル・トランジスターに対する前記
ビット・ライン又は桁ラインの上部に（１０６におけ
る）積層コンデンサー構造を形成する段階、 ｉ）前記半導体基板の前記周辺アレイ部分内にｐ−チャ
ンネル・トランジスター・ゲートを光学的に形成し、一
方、イオン注入に対してマスク処理された（１１６）前
記メモリー・アレイ部分を残す段階、及び、 ｊ）桁ラインとＰＭＯＳトランジスターに対する誘電ス
ペーサーの同時的形成に引続き、ｐ型又はｎ型ドーパン
ト・イオンをそれぞれｐ−チャンネル又はｎ−チャンネ
ル・トランジスター・ゲートに隣接する前記周辺アレイ
部分の領域内に注入し、前記周辺アレイ部分内にビット
・ライン又は桁ラインを形成し、かくして高性能及び高
周波数ｐ−ｎ接合デバイスが最低の温度サイクリング及
びイオン注入マスキング段階に露光されつつ形成される
段階から成る集積回路。1. An integrated circuit having complementary n-channel and p-channel devices therein, made by the following method, comprising: a) forming PMOS and NMOS regions (10, 12);
Conductive (22, 24) and non-conductive (1) extending across a peripheral array portion adjacent a memory array portion of a semiconductor substrate being processed to form a semiconductor device.
4, 26) forming multi-level layers (14, 22, 24, 26) of transistor gate material, b) n-channel transistors in NMOS regions in the memory array portion and in the peripheral array portion. Optically forming a gate while leaving the gate electrode layer in place over a future transistor area in a PMOS area in the peripheral array portion, c) a bit line for the n-channel transistor Or the n-channel for the digit line
The NMO in the area of the memory array portion adjacent to the transistor gate and in the peripheral array portion.
Implanting n-type dopant ions into the S region, d) simultaneously depositing and etching a dielectric spacer in the memory array portion and in the NMOS region of the peripheral array portion, e) the Source / drain regions (12) in the memory array portion in the NMOS region in the peripheral array portion
6, 128), f) forming p-channel transistors (116), g) forming dielectric spacers simultaneously for the digit lines and the PMOS transistors, and h) the n-channel. Forming a multilayer capacitor structure (at 106) on top of the bit or digit lines for transistors, i) Optically forming p-channel transistor gates in the peripheral array portion of the semiconductor substrate. , While leaving the memory array portion masked (116) for ion implantation, and j) simultaneously forming a dielectric spacer for the digit line and the PMOS transistor, followed by a p-type or n-type dopant. P-channel or n-channel transistor A region within the region of the peripheral array adjacent to the gate, forming a bit line or a digit line in the region of the peripheral array, thus providing a high performance and high frequency pn junction device with minimum temperature cycling and An integrated circuit comprising the steps formed during exposure to an ion implantation masking step.
とｐ−チャンネル・デバイスを有し、以下の方法で作成
される集積回路であって： ａ）ＰＭＯＳ及びＮＭＯＳ領域（１０、１２）を形成
し、半導体デバイスを形成すべく処理されている半導体
基板のメモリー・アレイ部分と隣接する周辺アレイ部分
を横切って延在する導電性（２２、２４）及び非導電性
（１４、２６）トランジスター・ゲートの多レベル層
（１４、２２、２４、２６）を形成する段階、 ｂ）前記メモリー・アレイ部分内及び前記周辺アレイ部
分内のＮＭＯＳ領域内にｎ−チャンネル・トランジスタ
ー・ゲートを光学的に形成し、一方、前記周辺アレイ部
分内のＰＭＯＳ領域内の将来のトランジスター領域上に
前記ゲート電極層を所定位置に残す段階、 ｃ）前記ｎ−チャンネル・トランジスターに対するビッ
ト・ライン又は桁ラインに対する前記ｎ−チャンネル・
トランジスター・ゲートに隣接する前記メモリー・アレ
イ部分の領域内及び前記周辺アレイ部分内の前記ＮＭＯ
Ｓ領域内にｎ−型ドーパント・イオンを注入する段階、 ｄ）前記メモリー・アレイ部分の桁ライン内及び前記周
辺アレイ部分内の前記ＮＭＯＳ領域内に同時的に誘電ス
ペーサーを蒸着し、エッチング処理する段階、 ｅ）前記周辺アレイ部分内の前記ＮＭＯＳ領域内にいた
る前記メモリー・アレイ部分内にソース／ドレン領域
（１２６、１２８）を注入する段階、 ｆ）誘電層を蒸着する段階、 ｇ）ビット接触開口部を形成する目的から蒸着誘電層を
通じてエッチング処理する段階、 ｈ）別の導電性層を蒸着する段階、 ｉ）ｐ−チャンネル・トランジスター（１１６）を形成
する段階、 ｊ）桁ラインとＰＭＯＳトランジスターに同時的に誘電
スペーサーを形成する段階、 ｋ）（１０６における）前記メモリー・アレイ内にコン
デンサー構造を形成する段階、 ｌ）前記半導体基板の前記周縁アレイ部分内にｐ−チャ
ンネル・トランジスター・ゲートを光学的に形成し、一
方、イオン注入に対して前記メモリー・アレイ部分をマ
スク状態（１１６）に残す段階、及び、 ｍ）桁ラインとＰＭＯＳトランジスターに対して同時的
に誘電スペーサーを形成する段階に続き、トランジスタ
ー・ゲートに隣接して前記周縁アレイ部分の領域内にド
ーパント・イオンを注入する段階から成る集積回路。2. An integrated circuit having a complementary n-channel device and a p-channel device therein and made by the following method: a) forming PMOS and NMOS regions (10, 12). And conductive (22,24) and non-conductive (14,26) transistor gates extending across a peripheral array portion adjacent a memory array portion of a semiconductor substrate being processed to form a semiconductor device. Forming multi-level layers (14, 22, 24, 26) of the optical fiber, b) optically forming an n-channel transistor gate in the NMOS region in the memory array portion and in the peripheral array portion. , While leaving the gate electrode layer in place over future transistor regions in the PMOS region in the peripheral array portion, c) the n-ch The n-channel to bit line or digit line to a channel transistor
The NMO in the area of the memory array portion adjacent to the transistor gate and in the peripheral array portion.
Implanting n-type dopant ions into the S region, d) Simultaneously depositing and etching a dielectric spacer in the digit line of the memory array portion and in the NMOS region in the peripheral array portion. E) implanting source / drain regions (126, 128) in the memory array portion down to the NMOS region in the peripheral array portion, f) depositing a dielectric layer, g) bit contact Etching through a deposited dielectric layer for the purpose of forming openings; h) depositing another conductive layer; i) forming a p-channel transistor (116); j) digit lines and PMOS transistors. Simultaneously forming a dielectric spacer in the substrate, k) a capacitor structure in the memory array (at 106) Forming, l) optically forming a p-channel transistor gate in the peripheral array portion of the semiconductor substrate, while leaving the memory array portion in a masked state (116) for ion implantation. And m) simultaneously forming a dielectric spacer for the digit line and the PMOS transistor, followed by implanting dopant ions into the region of the peripheral array portion adjacent the transistor gate. Integrated circuit.
て、更に、 ｐ−チャンネルとｎ−チャンネル・トランジスターの短
いチャンネル特性とビット・ラインを改善すべく前記ｎ
−チャンネル・ゲートとｐ−チャンネル・ゲートの側壁
に形成された絶縁スペーサーを含み、更に隣接する積層
されたコンデンサー構造の間及び前記ｎ−チャンネル・
トランジスター・ゲートの上部に位置付けられた絶縁ス
ペーサーを形成することを含む集積回路。3. The integrated circuit according to claim 1, further comprising: n for improving short channel characteristics and bit lines of p-channel and n-channel transistors.
Between the adjacent stacked capacitor structures including insulating spacers formed on sidewalls of the channel gate and the p-channel gate, and between the n-channel
An integrated circuit including forming an insulating spacer positioned on top of a transistor gate.
て、更に、 二酸化ケイ素の第３層が続くケイ化タングステンの第２
層が続く多結晶ケイ素の第１レベルを形成することで前
記ｎ−チャンネルとｐ−チャンネル・ゲートが構成され
ることを含む集積回路。4. The integrated circuit of claim 1 or claim 2, further comprising a second tungsten silicide layer followed by a third layer of silicon dioxide.
An integrated circuit comprising forming the n-channel and p-channel gates by forming a first level of polycrystalline silicon followed by layers.
て、更に、 重なるコンデンサー・プレート層が続く二酸化ケイ素の
第３層が続くケイ化タングステンの第２層が続く多結晶
ケイ素の第１レベルを形成することにより前記積層コン
デンサー構造が構成されることを含む集積回路。5. The integrated circuit of claim 1 or claim 2, further comprising a third layer of polycrystalline silicon followed by a third layer of silicon dioxide followed by an overlying capacitor plate layer. An integrated circuit including forming the multilayer capacitor structure by forming one level.
て、更に、 二酸化ケイ素の第３層に続くケイ化タングステンの第２
層が続く多結晶ケイ素の第１レベルを形成することによ
り前記ｎ−チャンネル・トランジスター・ゲートとｐ−
チャンネル・トランジスター・ゲートが構成される集積
回路。6. The integrated circuit of claim 1 or claim 2, further comprising a second layer of tungsten silicide followed by a third layer of silicon dioxide.
The n-channel transistor gate and p- by forming a first level of polycrystalline silicon followed by layers.
An integrated circuit consisting of a channel transistor gate.
て、更に、 前記ケイ化タングステン層の上部に形成された二酸化ケ
イ素の第３層に続く前記多結晶ケイ素層の上部に形成さ
れたケイ化タングステンの第２層に続く前記半導体基板
の表面に隣接して多結晶ケイ素の第１層を形成すること
により前記ｎ−チャンネル・ゲートとｐ−チャンネル・
ゲート及び前記積層されたコンデンサー構造が構成され
ることを含む集積回路。7. The integrated circuit of claim 1 or claim 2, further comprising: a third layer of silicon dioxide formed on top of the tungsten silicide layer and formed on top of the polycrystalline silicon layer. An n-channel gate and a p-channel gate by forming a first layer of polycrystalline silicon adjacent to a surface of the semiconductor substrate subsequent to a second layer of tungsten silicide.
An integrated circuit comprising a gate and the stacked capacitor structure being constructed.
とｐ−チャンネル・デバイスを有する集積回路を形成す
る方法であって、 ａ）ＰＭＯＳ領域とＮＭＯＳ領域（１０、１２）を形成
し、半導体デバイスを形成すべく処理されている半導体
基板のメモリー・アレイ部分と隣接する周縁アレイ部分
を横切って延在する導電性（２２、２４）及び非導電性
（１４、２６）トランジスター・ゲート材料の多レベル
層（１４、２２、２４、２６）を形成する段階、 ｂ）前記メモリー・アレイ部分内及び前記周辺アレイ部
分内のＮＭＯＳ領域内にｎ−チャンネル・トランジスタ
ー・ゲートを光学的に形成し、一方、前記周辺アレイ部
分内のＰＭＯＳ領域内の将来のトランジスター領域上に
前記ゲート電極層を所定位置に残す段階、 ｃ）前記ｎ−チャンネル・トランジスターに対するビッ
ト・ライン又は桁ラインに対する前記ｎ−チャンネル・
トランジスター・ゲートに隣接する前記メモリー・アレ
イ部分の領域内及び前記周辺アレイ部分内の前記ＮＭＯ
Ｓ領域内にｎ型ドーパント・イオンを注入する段階、 ｄ）誘電スペーサーを同時的に前記周辺アレイ部分内の
前記ＮＭＯＳ領域内への前記メモリー・アレイ部分内に
蒸着し、エッチング処理する段階、 ｅ）前記周辺アレイ部分内の前記ＮＭＯＳ領域内に前記
メモリー・アレイ部分内へソース／ドレン領域（１２
６、１２８）を注入する段階、 ｆ）ｐ−チャンネル・トランジスター（１１６）を形成
する段階、 ｇ）誘電層を同時的に桁ラインとＰＭＯＳトランジスタ
ーに形成する段階、 ｈ）前記ｎ−チャンネル・トランジスターに対する前記
ビット・ライン又は桁ラインの上部に積層コンデンサー
構造（１０６）を形成する段階、 ｉ）前記半導体基板の前記周辺アレイ部分内にｐ−チャ
ンネル・トランジスター・ゲートを光学的に形成し、一
方、その前記メモリー・アレイ部分をイオン注入に対し
てマスク状態（１１６）に残す段階、及び ｊ）誘電スペーサーを同時的に桁ラインとＰＭＯＳトタ
ンジスターに形成する段階に引き続き、それぞれｐ−チ
ャンネル又はｎ−チャンネル・トランジスター・ゲート
に隣接する前記周辺アレイ部分の領域内にｐ型又はｎ型
ドーパント・イオンを注入して前記周辺アレイ部分内に
ビット・ライン又は桁ラインを形成し、かくして高性能
及び高周波数ｐ−ｎ接合デバイスが最低の温度サイクル
及びイオン注入マスキング段階に露光されつつ形成され
ることから成る集積回路形成方法。8. A method of forming an integrated circuit having a complementary n-channel device and a p-channel device therein, comprising: a) forming a PMOS region and an NMOS region (10, 12), and forming a semiconductor device. Of conductive (22,24) and non-conductive (14,26) transistor gate material extending across a peripheral array portion adjacent a memory array portion of a semiconductor substrate being processed to form Forming layers (14, 22, 24, 26), b) optically forming an n-channel transistor gate in the NMOS region in the memory array portion and in the peripheral array portion, while Leaving the gate electrode layer in place over future transistor regions in the PMOS region in the peripheral array portion, c) the n-chan The n-channel to bit line or digit line to a channel transistor
The NMO in the area of the memory array portion adjacent to the transistor gate and in the peripheral array portion.
Implanting n-type dopant ions in the S region, d) simultaneously depositing and etching a dielectric spacer in the memory array portion into the NMOS region in the peripheral array portion, and e. ) Source / drain regions (12) into the memory array portion within the NMOS region within the peripheral array portion
6, 128), f) forming a p-channel transistor (116), g) simultaneously forming a dielectric layer on the digit line and the PMOS transistor, and h) the n-channel transistor. Forming a multilayer capacitor structure (106) on top of the bit line or girder line for, i) optically forming a p-channel transistor gate in the peripheral array portion of the semiconductor substrate, while: Subsequent to leaving said memory array portion in a masked state (116) for ion implantation, and j) forming dielectric spacers simultaneously on the girder line and PMOS transistor, respectively, p-channel or n-channel. .In the area of the peripheral array portion adjacent to the transistor gate -Type or n-type dopant ions are implanted to form bit or digit lines in the peripheral array portion, thus exposing high performance and high frequency pn junction devices to minimum temperature cycling and ion implantation masking steps. Integrated circuit forming method comprising:
素の第３レベルに引き続くケイ化タングステンの第２レ
ベルに引き続く多結晶ケイ素の第１レベルを形成するこ
とにより前記積層されたコンデンサー構造が構成される
ことを含む集積回路形成方法。9. The method for forming an integrated circuit according to claim 8, wherein a third level of silicon dioxide following the overlying capacitor plate layers is formed, followed by a second level of tungsten silicide followed by a first level of polycrystalline silicon. A method for forming an integrated circuit, which comprises forming the laminated capacitor structure by performing the above.
て、更に、 二酸化ケイ素の第３層に続くケイ化タングステンの第２
層に続く多結晶ケイ素の第１レベルを形成することによ
り前記ｎ−チャンネル・トランジスター・ゲートとｎ−
チャンネル・トランジスター・ゲートが構成されること
を含む集積回路形成方法。10. The method of forming an integrated circuit of claim 8 further comprising a second layer of tungsten silicide followed by a third layer of silicon dioxide.
Forming an n-channel transistor gate and an n-channel by forming a first level of polycrystalline silicon following the layer.
A method of forming an integrated circuit including: configuring a channel transistor gate.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US77922291A | 1991-10-18 | 1991-10-18 | |
| US07/779222 | 1991-10-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05259400A true JPH05259400A (en) | 1993-10-08 |
| JP3258095B2 JP3258095B2 (en) | 2002-02-18 |
Family
ID=25115714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30329892A Expired - Fee Related JP3258095B2 (en) | 1991-10-18 | 1992-10-16 | Method of manufacturing and forming integrated circuits with complementary n-channel and p-channel devices |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3258095B2 (en) |
| DE (1) | DE4234992B4 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6537882B1 (en) | 1996-08-15 | 2003-03-25 | Nec Corporation | Method of fabricating a semiconductor device in which no side walls are formed adjacent the gates of the MOSFETs of the memory cell |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5494841A (en) * | 1993-10-15 | 1996-02-27 | Micron Semiconductor, Inc. | Split-polysilicon CMOS process for multi-megabit dynamic memories incorporating stacked container capacitor cells |
| KR100214524B1 (en) * | 1996-11-27 | 1999-08-02 | 구본준 | Manufacture of semiconductor device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4034169C2 (en) * | 1989-10-26 | 1994-05-19 | Mitsubishi Electric Corp | DRAM with a memory cell array and manufacturing method therefor |
| US5026657A (en) * | 1990-03-12 | 1991-06-25 | Micron Technology, Inc. | Split-polysilicon CMOS DRAM process incorporating self-aligned silicidation of the cell plate, transistor gates, and N+ regions |
-
1992
- 1992-10-16 DE DE4234992A patent/DE4234992B4/en not_active Expired - Fee Related
- 1992-10-16 JP JP30329892A patent/JP3258095B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6537882B1 (en) | 1996-08-15 | 2003-03-25 | Nec Corporation | Method of fabricating a semiconductor device in which no side walls are formed adjacent the gates of the MOSFETs of the memory cell |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3258095B2 (en) | 2002-02-18 |
| DE4234992A1 (en) | 1993-04-22 |
| DE4234992B4 (en) | 2004-11-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5272367A (en) | Fabrication of complementary n-channel and p-channel circuits (ICs) useful in the manufacture of dynamic random access memories (drams) | |
| US6635526B1 (en) | Structure and method for dual work function logic devices in vertical DRAM process | |
| US6235574B1 (en) | High performance DRAM and method of manufacture | |
| EP0563879B1 (en) | Semiconductor memory device and method of fabricating the same | |
| EP0562207B1 (en) | Method of forming thin film pseudo-planar PFET devices and structures resulting therefrom | |
| US6376304B1 (en) | Semiconductor memory device and a method for fabricating the same | |
| US6413821B1 (en) | Method of fabricating semiconductor device including nonvolatile memory and peripheral circuit | |
| US5547893A (en) | method for fabricating an embedded vertical bipolar transistor and a memory cell | |
| US6100128A (en) | Process for making six-transistor SRAM cell local interconnect structure | |
| US4727045A (en) | Plugged poly silicon resistor load for static random access memory cells | |
| US5252504A (en) | Reverse polysilicon CMOS fabrication | |
| US5258096A (en) | Method of forming local etch stop landing pads for simultaneous, self-aligned dry etching of contact vias with various depths | |
| US5510287A (en) | Method of making vertical channel mask ROM | |
| JPH05259407A (en) | Cmos process for decreasing number of masks and dividing polysilicon including multi-layer capacitor cell being employed in fabrication of several mega bit class dynamic random access memory | |
| US6214676B1 (en) | Embedded memory logic device using self-aligned silicide and manufacturing method therefor | |
| US6657265B2 (en) | Semiconductor device and its manufacturing method | |
| US5327378A (en) | Easily manufacturable compact EPROM | |
| US20060281302A1 (en) | Semiconductor damascene trench and methods thereof | |
| GB2315159A (en) | Semiconductor device | |
| US6787857B2 (en) | Contact structure a semiconductor device and manufacturing method thereof | |
| US5275962A (en) | Mask programmable gate array base cell | |
| US6066525A (en) | Method of forming DRAM capacitor by forming separate dielectric layers in a CMOS process | |
| KR20000022778A (en) | Method of Fabricating Semiconductor Device | |
| JP3258095B2 (en) | Method of manufacturing and forming integrated circuits with complementary n-channel and p-channel devices | |
| US6495899B2 (en) | Semiconductor device capable of surely fixing voltage at well |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071207 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081207 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091207 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101207 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |