JPH05258847A - 誘導加熱調理器 - Google Patents
誘導加熱調理器Info
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- JPH05258847A JPH05258847A JP5334992A JP5334992A JPH05258847A JP H05258847 A JPH05258847 A JP H05258847A JP 5334992 A JP5334992 A JP 5334992A JP 5334992 A JP5334992 A JP 5334992A JP H05258847 A JPH05258847 A JP H05258847A
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- turning
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Abstract
(57)【要約】
【目的】 インバータ回路のスイッチング素子の損失お
よびノイズを低減する。 【構成】 加熱コイル１６と、加熱コイル１６を含み直
流を高周波電流に変換するインバータ回路１１と、イン
バータ回路１１を制御する制御回路２０とからなり、イ
ンバータ回路１１は、第１および第２のスイッチング素
子１２、１４と、第１および第２の共振コンデンサ１
７、１８と、第１のスイッチング素子１２に電流が流れ
ているときにはこの電流を阻止する方向に接続した第３
のダイオード１９とを備え、制御回路２０は、第１およ
び第２のスイッチング素子１２、１４を交互に導通させ
るとともにその導通比を変化させる駆動部２０ａと、第
１のおよび第２の遅延回路２０ｂ、２０ｃとを備え、イ
ンバータ回路１１の各部電圧または電流に応じて第１の
遅延回路２０ｂまたは第２の遅延回路２０ｃの遅延時間
を可変とする第１および第２の比較回路２０ｄ、２０ｅ
を設ける。
よびノイズを低減する。 【構成】 加熱コイル１６と、加熱コイル１６を含み直
流を高周波電流に変換するインバータ回路１１と、イン
バータ回路１１を制御する制御回路２０とからなり、イ
ンバータ回路１１は、第１および第２のスイッチング素
子１２、１４と、第１および第２の共振コンデンサ１
７、１８と、第１のスイッチング素子１２に電流が流れ
ているときにはこの電流を阻止する方向に接続した第３
のダイオード１９とを備え、制御回路２０は、第１およ
び第２のスイッチング素子１２、１４を交互に導通させ
るとともにその導通比を変化させる駆動部２０ａと、第
１のおよび第２の遅延回路２０ｂ、２０ｃとを備え、イ
ンバータ回路１１の各部電圧または電流に応じて第１の
遅延回路２０ｂまたは第２の遅延回路２０ｃの遅延時間
を可変とする第１および第２の比較回路２０ｄ、２０ｅ
を設ける。
Description
【０００１】
【産業上の利用分野】本発明はインバータ回路およびそ
の制御手段に特徴を有する発振周波数一定制御の誘導加
熱調理器に関する。
の制御手段に特徴を有する発振周波数一定制御の誘導加
熱調理器に関する。
【０００２】
【従来の技術】従来、誘導加熱調理器は発振周波数可変
制御により出力制御を行うのが一般的であった。しかし
ながら多バーナの誘導加熱調理器で発振周波数可変制御
を行うと発振周波数の違いによって負荷の干渉音が発生
するという問題を有していた。
制御により出力制御を行うのが一般的であった。しかし
ながら多バーナの誘導加熱調理器で発振周波数可変制御
を行うと発振周波数の違いによって負荷の干渉音が発生
するという問題を有していた。
【０００３】そこで、この問題を解決するために発振周
波数一定で出力制御する方法を検討し、特開平１−２６
０７８５号公報に示すような構成を用いていた。以下、
その構成について図１２を参照しながら説明する。
波数一定で出力制御する方法を検討し、特開平１−２６
０７８５号公報に示すような構成を用いていた。以下、
その構成について図１２を参照しながら説明する。
【０００４】図に示すように、直流電源１をインバータ
回路２に接続し、インバータ回路２により直流電流を高
周波電流に変換する。インバータ回路２は、逆導通形の
第１のスイッチング素子３、第２のスイッチング素子
４、加熱コイル５、共振コンデンサ６などで構成されて
いる。制御回路７は、インバータ回路２を制御するもの
で、第１のスイッチング素子３と第２のスイッチング素
子４を同一周波数でオン時間比を変えて交互に駆動する
駆動部７ａなどで構成されている。
回路２に接続し、インバータ回路２により直流電流を高
周波電流に変換する。インバータ回路２は、逆導通形の
第１のスイッチング素子３、第２のスイッチング素子
４、加熱コイル５、共振コンデンサ６などで構成されて
いる。制御回路７は、インバータ回路２を制御するもの
で、第１のスイッチング素子３と第２のスイッチング素
子４を同一周波数でオン時間比を変えて交互に駆動する
駆動部７ａなどで構成されている。
【０００５】上記構成において図１３および図１４を参
照しながら動作を説明すると、制御回路７内の駆動部７
ａが一定周期Ｔ1で第１のスイッチング素子３と第２の
スイッチング素子４を交互に駆動し、第１のスイッチン
グ素子３のオン時間Ｔ2と第２のスイッチング素子４の
オン時間Ｔ3の時間比率を変化させることで出力Ｐinを
変化させていた。当然のことながら、Ｔ1＝Ｔ2＋Ｔ3と
なる。図１３に第１のスイッチング素子３および第２の
スイッチング素子４の両端電圧（ＶCE），電流（ＩC）
波形を示し、図１４に第１のスイッチング素子３のオン
時間Ｔ2と周期Ｔ 1 との比Ｔ2／Ｔ1（以下、これを導通
比という）と出力Ｐinの関係を示している。図１３(a)
は一出力における２周期（２×Ｔ1）分の動作波形で、
図１３(b)はターンオン（ＶCE＞０でスイッチング素子
をオンさせること）およびターンオフ（ＩC＞０でスイ
ッチング素子をオフさせること）の時の動作の拡大波形
である。以上のように従来のインバータ構成および制御
方式では、発振周波数一定（Ｔ 1 一定）のままで出力
（Ｐin）制御を行えるものであった。
照しながら動作を説明すると、制御回路７内の駆動部７
ａが一定周期Ｔ1で第１のスイッチング素子３と第２の
スイッチング素子４を交互に駆動し、第１のスイッチン
グ素子３のオン時間Ｔ2と第２のスイッチング素子４の
オン時間Ｔ3の時間比率を変化させることで出力Ｐinを
変化させていた。当然のことながら、Ｔ1＝Ｔ2＋Ｔ3と
なる。図１３に第１のスイッチング素子３および第２の
スイッチング素子４の両端電圧（ＶCE），電流（ＩC）
波形を示し、図１４に第１のスイッチング素子３のオン
時間Ｔ2と周期Ｔ 1 との比Ｔ2／Ｔ1（以下、これを導通
比という）と出力Ｐinの関係を示している。図１３(a)
は一出力における２周期（２×Ｔ1）分の動作波形で、
図１３(b)はターンオン（ＶCE＞０でスイッチング素子
をオンさせること）およびターンオフ（ＩC＞０でスイ
ッチング素子をオフさせること）の時の動作の拡大波形
である。以上のように従来のインバータ構成および制御
方式では、発振周波数一定（Ｔ 1 一定）のままで出力
（Ｐin）制御を行えるものであった。
【０００６】
【発明が解決しようとする課題】このような従来の誘導
加熱調理器では、図１３の動作波形から判るように、ス
イッチング動作にターンオンおよびターンオフが現れる
モードがあるため、スイッチング素子に高速半導体を用
いたとしても、ターンオンおよびターンオフ時のスイッ
チング損失（スイッチング素子の両端電圧ＶCE×電流Ｉ
C）が大きくなって、スイッチング素子の冷却コストが
高く、小型化が難しいという課題を有していた。また、
スイッチング素子の両端電圧の変化（ｄＶCE／ｄｔ）が
非常に急峻であるために、ノイズが大きくテレビの画像
等に悪影響を及ぼすと言う課題を有していた。
加熱調理器では、図１３の動作波形から判るように、ス
イッチング動作にターンオンおよびターンオフが現れる
モードがあるため、スイッチング素子に高速半導体を用
いたとしても、ターンオンおよびターンオフ時のスイッ
チング損失（スイッチング素子の両端電圧ＶCE×電流Ｉ
C）が大きくなって、スイッチング素子の冷却コストが
高く、小型化が難しいという課題を有していた。また、
スイッチング素子の両端電圧の変化（ｄＶCE／ｄｔ）が
非常に急峻であるために、ノイズが大きくテレビの画像
等に悪影響を及ぼすと言う課題を有していた。
【０００７】本発明は上記課題を解決するもので、スイ
ッチング素子の損失およびノイズを低減することを第１
の目的としている。
ッチング素子の損失およびノイズを低減することを第１
の目的としている。
【０００８】また、上記第１の目的に加えてさらに、低
コストな回路でスイッチング素子の損失を低減すること
を第２の目的としている。
コストな回路でスイッチング素子の損失を低減すること
を第２の目的としている。
【０００９】
【課題を解決するための手段】本発明は上記第１の目的
を達成するために、加熱コイルと、前記加熱コイルを含
み直流を高周波電流に変換するインバータ回路と、前記
インバータ回路の動作を制御する制御回路とからなり、
前記インバータ回路は、前記直流の高電位側と低電位側
間に接続された第１のスイッチング素子と前記第１のス
イッチング素子の逆電流を阻止する第１のダイオードと
第２のスイッチング素子からなる直列回路と、前記第２
のスイッチング素子に逆並列に接続した第２のダイオー
ドと、前記第１のスイッチング素子と前記第１のダイオ
ードの直列回路または前記第２のスイッチング素子に並
列に接続された第２の共振コンデンサと、前記第１のス
イッチング素子と前記第１のダイオードの直列回路と前
記第２のスイッチング素子の接続点と前記直流の高電位
側または低電位側間に接続された第１の共振コンデンサ
と前記加熱コイルの直列回路と、前記第１の共振コンデ
ンサと前記加熱コイルの接続点と前記第１のスイッチン
グ素子と前記第１のダイオードからなる直列回路と前記
第２のスイッチング素子の接続点または前記直流の高電
位側または前記直流の低電位側との間に接続し前記第１
のスイッチング素子に電流が流れているときには前記電
流を阻止する方向に接続した第３のダイオードとを備
え、前記制御回路は、前記第１のスイッチング素子と前
記第２のスイッチング素子を交互に導通させるとともに
その導通比を変化させる駆動部と、前記第１のスイッチ
ング素子のオフから前記第２のスイッチング素子のオン
に遅延時間を設ける第１の遅延回路と、前記第２のスイ
ッチング素子のオフから前記第１のスイッチング素子の
オンに遅延時間を設ける第２の遅延回路と、前記インバ
ータ回路の各部電圧または電流に応じて前記第１の遅延
回路または前記第２の遅延回路の遅延時間を可変とする
遅延時間可変手段と備えたことを第１の課題解決手段と
している。
を達成するために、加熱コイルと、前記加熱コイルを含
み直流を高周波電流に変換するインバータ回路と、前記
インバータ回路の動作を制御する制御回路とからなり、
前記インバータ回路は、前記直流の高電位側と低電位側
間に接続された第１のスイッチング素子と前記第１のス
イッチング素子の逆電流を阻止する第１のダイオードと
第２のスイッチング素子からなる直列回路と、前記第２
のスイッチング素子に逆並列に接続した第２のダイオー
ドと、前記第１のスイッチング素子と前記第１のダイオ
ードの直列回路または前記第２のスイッチング素子に並
列に接続された第２の共振コンデンサと、前記第１のス
イッチング素子と前記第１のダイオードの直列回路と前
記第２のスイッチング素子の接続点と前記直流の高電位
側または低電位側間に接続された第１の共振コンデンサ
と前記加熱コイルの直列回路と、前記第１の共振コンデ
ンサと前記加熱コイルの接続点と前記第１のスイッチン
グ素子と前記第１のダイオードからなる直列回路と前記
第２のスイッチング素子の接続点または前記直流の高電
位側または前記直流の低電位側との間に接続し前記第１
のスイッチング素子に電流が流れているときには前記電
流を阻止する方向に接続した第３のダイオードとを備
え、前記制御回路は、前記第１のスイッチング素子と前
記第２のスイッチング素子を交互に導通させるとともに
その導通比を変化させる駆動部と、前記第１のスイッチ
ング素子のオフから前記第２のスイッチング素子のオン
に遅延時間を設ける第１の遅延回路と、前記第２のスイ
ッチング素子のオフから前記第１のスイッチング素子の
オンに遅延時間を設ける第２の遅延回路と、前記インバ
ータ回路の各部電圧または電流に応じて前記第１の遅延
回路または前記第２の遅延回路の遅延時間を可変とする
遅延時間可変手段と備えたことを第１の課題解決手段と
している。
【００１０】また、インバータ回路の動作を制御する制
御回路は、第１のスイッチング素子と第２のスイッチン
グ素子を交互に導通させるとともにその導通比を変化さ
せる駆動部と、前記第１のスイッチング素子のオフから
前記第２のスイッチング素子のオンに遅延時間を設ける
第１の遅延回路と、前記第２のスイッチング素子のオフ
から前記第１のスイッチング素子のオンに遅延時間を設
ける第２の遅延回路と、前記第２のスイッチング素子の
両端電圧を微分する微分回路とを備え、前記第２の遅延
回路の遅延時間を前記微分回路の出力にて決定する構成
としたことを第２の課題解決手段としている。
御回路は、第１のスイッチング素子と第２のスイッチン
グ素子を交互に導通させるとともにその導通比を変化さ
せる駆動部と、前記第１のスイッチング素子のオフから
前記第２のスイッチング素子のオンに遅延時間を設ける
第１の遅延回路と、前記第２のスイッチング素子のオフ
から前記第１のスイッチング素子のオンに遅延時間を設
ける第２の遅延回路と、前記第２のスイッチング素子の
両端電圧を微分する微分回路とを備え、前記第２の遅延
回路の遅延時間を前記微分回路の出力にて決定する構成
としたことを第２の課題解決手段としている。
【００１１】さらに、第２の目的を達成するために、イ
ンバータ回路の動作を制御する制御回路は、第１のスイ
ッチング素子と第２のスイッチング素子を交互に導通さ
せるとともにその導通比を変化させる駆動部と、前記第
１のスイッチング素子のオフから前記第２のスイッチン
グ素子のオンに一定の遅延時間を設ける第１の一定時間
遅延回路と、前記第２のスイッチング素子のオフから前
記第１のスイッチング素子のオンに一定の遅延時間を設
ける第２の一定時間遅延回路とを備えたことを第３の課
題解決手段としている。
ンバータ回路の動作を制御する制御回路は、第１のスイ
ッチング素子と第２のスイッチング素子を交互に導通さ
せるとともにその導通比を変化させる駆動部と、前記第
１のスイッチング素子のオフから前記第２のスイッチン
グ素子のオンに一定の遅延時間を設ける第１の一定時間
遅延回路と、前記第２のスイッチング素子のオフから前
記第１のスイッチング素子のオンに一定の遅延時間を設
ける第２の一定時間遅延回路とを備えたことを第３の課
題解決手段としている。
【００１２】
【作用】本発明は上記した第１の課題解決手段により、
第１のスイッチング素子と第１のダイオードの直列回路
または第２のスイッチング素子に並列に第２の共振コン
デンサを有したことで、第１および第２のスイッチング
素子のターンオフ時の電圧の立ち上がりを共振形にで
き、電圧変化（ｄＶ／ｄｔ）を小さくでき第１および第
２のスイッチング素子のスイッチング損失およびノイズ
を小さくできる。また、第３のダイオードを有したこと
で必ず第２のスイッチング素子にターンオフが発生し共
振動作を行えるとともに、第１の遅延回路と第２の遅延
回路と遅延時間可変手段を制御回路に設けたことで、第
１および第２のスイッチング素子を負荷に応じて最適な
タイミングでオンさせることができ、第１および第２の
スイッチング素子をターンオンの発生しないモードで動
作させることができる。
第１のスイッチング素子と第１のダイオードの直列回路
または第２のスイッチング素子に並列に第２の共振コン
デンサを有したことで、第１および第２のスイッチング
素子のターンオフ時の電圧の立ち上がりを共振形にで
き、電圧変化（ｄＶ／ｄｔ）を小さくでき第１および第
２のスイッチング素子のスイッチング損失およびノイズ
を小さくできる。また、第３のダイオードを有したこと
で必ず第２のスイッチング素子にターンオフが発生し共
振動作を行えるとともに、第１の遅延回路と第２の遅延
回路と遅延時間可変手段を制御回路に設けたことで、第
１および第２のスイッチング素子を負荷に応じて最適な
タイミングでオンさせることができ、第１および第２の
スイッチング素子をターンオンの発生しないモードで動
作させることができる。
【００１３】また、第２の課題解決手段により、第２の
遅延回路の遅延時間を微分回路の出力にて決定する構成
としたことで、微弱出力時での動作において負荷によら
ず第２のスイッチング素子の両端電圧が極大値となるタ
イミングで第１のスイッチング素子をオンさせることが
でき、第２の共振コンデンサの短絡電圧を精度よく最も
小さくできる。
遅延回路の遅延時間を微分回路の出力にて決定する構成
としたことで、微弱出力時での動作において負荷によら
ず第２のスイッチング素子の両端電圧が極大値となるタ
イミングで第１のスイッチング素子をオンさせることが
でき、第２の共振コンデンサの短絡電圧を精度よく最も
小さくできる。
【００１４】さらに、第３の課題解決手段により、第１
の一定時間遅延回路と第２の一定時間遅延回路を制御回
路に設けたことで、微弱出力時での動作において特定負
荷にて第２のスイッチング素子の両端電圧が極大値とな
るタイミングで第１のスイッチング素子をオンさせるこ
とができ、第２の共振コンデンサの短絡電圧を最も小さ
くできる。当然ながら、第１および第２の一定時間遅延
回路はインバータ回路の電圧または電流を検知する帰還
回路や検知回路等を必要とせず、ＣＲタイマーやデジタ
ルタイマーなどのきわめて簡単な回路で構成できるもの
である。
の一定時間遅延回路と第２の一定時間遅延回路を制御回
路に設けたことで、微弱出力時での動作において特定負
荷にて第２のスイッチング素子の両端電圧が極大値とな
るタイミングで第１のスイッチング素子をオンさせるこ
とができ、第２の共振コンデンサの短絡電圧を最も小さ
くできる。当然ながら、第１および第２の一定時間遅延
回路はインバータ回路の電圧または電流を検知する帰還
回路や検知回路等を必要とせず、ＣＲタイマーやデジタ
ルタイマーなどのきわめて簡単な回路で構成できるもの
である。
【００１５】
【実施例】以下、本発明の第１の実施例を図１を参照し
ながら説明する。
ながら説明する。
【００１６】図に示すように、直流電源１０をインバー
タ回路１１に接続し、インバータ回路１１により直流電
流を高周波電流に変換する。インバータ回路１１は、第
１のスイッチング素子１２（本実施例では第１のダイオ
ード１３を内蔵している）と、第２のスイッチング素子
１４（本実施例では第２のダイオード１５を内蔵してい
る）と、加熱コイル１６と、第１の共振コンデンサ１７
と、第２の共振コンデンサ１８と、第３のダイオード１
９とで構成している。制御回路２０は、２個のスイッチ
ング素子１２、１４を一定周波数で交互に駆動する駆動
部２０ａと、第１のスイッチング素子１２のオフから第
２のスイッチング素子１４のオンに遅延時間を設ける第
１の遅延回路２０ｂと、第２のスイッチング素子１４の
オフから第１のスイッチング素子１２のオンに遅延時間
を設ける第２の遅延回路２０ｃと、第１の遅延回路２０
ｂで遅延させる遅延時間（以降、第１の遅延時間とい
う）のタイミングを検知する第１の遅延時間可変手段
（本実施例では電圧比較回路なので、以降、第１の比較
回路という）２０ｄと、第２の遅延回路２０ｃで遅延さ
せる遅延時間（以降、第２の遅延時間という）のタイミ
ングを検知する第２の遅延時間可変手段（本実施例では
電圧比較回路なので、以降、第２の比較回路という）２
０ｅで構成している。
タ回路１１に接続し、インバータ回路１１により直流電
流を高周波電流に変換する。インバータ回路１１は、第
１のスイッチング素子１２（本実施例では第１のダイオ
ード１３を内蔵している）と、第２のスイッチング素子
１４（本実施例では第２のダイオード１５を内蔵してい
る）と、加熱コイル１６と、第１の共振コンデンサ１７
と、第２の共振コンデンサ１８と、第３のダイオード１
９とで構成している。制御回路２０は、２個のスイッチ
ング素子１２、１４を一定周波数で交互に駆動する駆動
部２０ａと、第１のスイッチング素子１２のオフから第
２のスイッチング素子１４のオンに遅延時間を設ける第
１の遅延回路２０ｂと、第２のスイッチング素子１４の
オフから第１のスイッチング素子１２のオンに遅延時間
を設ける第２の遅延回路２０ｃと、第１の遅延回路２０
ｂで遅延させる遅延時間（以降、第１の遅延時間とい
う）のタイミングを検知する第１の遅延時間可変手段
（本実施例では電圧比較回路なので、以降、第１の比較
回路という）２０ｄと、第２の遅延回路２０ｃで遅延さ
せる遅延時間（以降、第２の遅延時間という）のタイミ
ングを検知する第２の遅延時間可変手段（本実施例では
電圧比較回路なので、以降、第２の比較回路という）２
０ｅで構成している。
【００１７】上記構成において、図２および図３を参照
しながら動作を説明すると、図２には、第１のスイッチ
ング素子１２および第２のスイッチング素子１４の両端
電圧（ＶCE），電流（ＩC）などの動作波形を示し、図
３には、第１のスイッチング素 子１２のオン時間Ｔ2と
周期Ｔ1との比Ｔ2／Ｔ1（以下、これを導通比という）
と入力Ｐinの関係を示している。
しながら動作を説明すると、図２には、第１のスイッチ
ング素子１２および第２のスイッチング素子１４の両端
電圧（ＶCE），電流（ＩC）などの動作波形を示し、図
３には、第１のスイッチング素 子１２のオン時間Ｔ2と
周期Ｔ1との比Ｔ2／Ｔ1（以下、これを導通比という）
と入力Ｐinの関係を示している。
【００１８】図２の特性を用いて、駆動部２０ａが第１
のスイッチング素子１２と第２のスイッチング素子１４
を交互に駆動し、その導通比Ｔ2／Ｔ1を変えることによ
って入力Ｐinを制御している。本実施例のインバータ回
路１１は、加熱コイル１６と第１の共振コンデンサ１７
との共振モード、加熱コイル１６と第２の共振コンデン
サ１８の共振モードなど、複数の共振モードを有してい
る。第１のスイッチング素子１２または第２のスイッチ
ング素子１４に電流が流れているときには、加熱コイル
１６と第１の共振コンデンサ１７との共振モードとなり
（ただし、第３のダイオード１９が導通している期間は
第３のダイオード１９−加熱コイル１６−第２のスイッ
チング素子１４−第３のダイオード１９の循環電流であ
る）、第１のスイッチング素子１２または第２のスイッ
チング素子１４がオフしてから他方のスイッチング素子
に電流が流れ始めるまでが、加熱コイル１６と第２の共
振コンデンサ１８または第１の共振コンデンサ１７と加
熱コイル１５と第２の共振コンデンサ１８との共振モー
ドとなる。
のスイッチング素子１２と第２のスイッチング素子１４
を交互に駆動し、その導通比Ｔ2／Ｔ1を変えることによ
って入力Ｐinを制御している。本実施例のインバータ回
路１１は、加熱コイル１６と第１の共振コンデンサ１７
との共振モード、加熱コイル１６と第２の共振コンデン
サ１８の共振モードなど、複数の共振モードを有してい
る。第１のスイッチング素子１２または第２のスイッチ
ング素子１４に電流が流れているときには、加熱コイル
１６と第１の共振コンデンサ１７との共振モードとなり
（ただし、第３のダイオード１９が導通している期間は
第３のダイオード１９−加熱コイル１６−第２のスイッ
チング素子１４−第３のダイオード１９の循環電流であ
る）、第１のスイッチング素子１２または第２のスイッ
チング素子１４がオフしてから他方のスイッチング素子
に電流が流れ始めるまでが、加熱コイル１６と第２の共
振コンデンサ１８または第１の共振コンデンサ１７と加
熱コイル１５と第２の共振コンデンサ１８との共振モー
ドとなる。
【００１９】図２に示す動作波形からわかるように、第
１のスイッチング素子１２と並列に第２の共振コンデン
サ１８を設けたことによって、第１および第２のスイッ
チング素子１２、１４のターンオフ時の電圧変化（ｄＶ
CE／ｄｔ）が小さく、ターンオフ時の損失つまり電圧電
流積（ＶCE×ＩC） を大幅に小さくしている。また、第
１のスイッチング素子１２の両端電圧ＶCE1 を第２の比
較回路２０ｅで検知して、ＶCE1＝０Ｖとなるタイミン
グで第２の遅延回路２０ｃに信号を送っていて、第２の
遅延回路２０ｃにて、駆動部２０ａからのオン信号（図
２のＡ信号）を受けた後、第２の比較回路２０ｅからの
信号がくるまでの間を第２の遅延時間として第１のスイ
ッチング素子１２のオンを遅延させている（図２のＣ信
号）。同様に、第２のスイッチング素子１４の両端電圧
ＶCE2 を第１の比較回路２０ｄで検知して、ＶCE2＝０
Ｖとなるタイミングで第１の遅延回路２０ｂに信号を送
っていて、第１の遅延回路２０ｂにて、駆動部２０ａか
らのオン信号（図２のＢ信号）を受けた後、第１の比較
回路２０ｄからの信号がくるまでの間を第１の遅延時間
として第２のスイッチング素子１４のオンを遅延させて
いる（図２のＤ信号）。したがって、第１および第２の
スイッチング素子１２、１４はＶCE1≦０Ｖの間にオン
状態としているためターンオンは現れない。以上の動作
は、第３のダイオード１９を接続したことでＩC2に必ず
ターンオフが発生する（図２のＩC2波形参照）→加熱コ
イル１６と第２の共振コンデンサ１８が共振する→Ｖ
CE2が上昇し、ＶCE1（＝ＥーＶCE2）≦０Ｖとなる状態
ができる→ＩC1にターンオンが発生しない、という動作
で可能となっている。
１のスイッチング素子１２と並列に第２の共振コンデン
サ１８を設けたことによって、第１および第２のスイッ
チング素子１２、１４のターンオフ時の電圧変化（ｄＶ
CE／ｄｔ）が小さく、ターンオフ時の損失つまり電圧電
流積（ＶCE×ＩC） を大幅に小さくしている。また、第
１のスイッチング素子１２の両端電圧ＶCE1 を第２の比
較回路２０ｅで検知して、ＶCE1＝０Ｖとなるタイミン
グで第２の遅延回路２０ｃに信号を送っていて、第２の
遅延回路２０ｃにて、駆動部２０ａからのオン信号（図
２のＡ信号）を受けた後、第２の比較回路２０ｅからの
信号がくるまでの間を第２の遅延時間として第１のスイ
ッチング素子１２のオンを遅延させている（図２のＣ信
号）。同様に、第２のスイッチング素子１４の両端電圧
ＶCE2 を第１の比較回路２０ｄで検知して、ＶCE2＝０
Ｖとなるタイミングで第１の遅延回路２０ｂに信号を送
っていて、第１の遅延回路２０ｂにて、駆動部２０ａか
らのオン信号（図２のＢ信号）を受けた後、第１の比較
回路２０ｄからの信号がくるまでの間を第１の遅延時間
として第２のスイッチング素子１４のオンを遅延させて
いる（図２のＤ信号）。したがって、第１および第２の
スイッチング素子１２、１４はＶCE1≦０Ｖの間にオン
状態としているためターンオンは現れない。以上の動作
は、第３のダイオード１９を接続したことでＩC2に必ず
ターンオフが発生する（図２のＩC2波形参照）→加熱コ
イル１６と第２の共振コンデンサ１８が共振する→Ｖ
CE2が上昇し、ＶCE1（＝ＥーＶCE2）≦０Ｖとなる状態
ができる→ＩC1にターンオンが発生しない、という動作
で可能となっている。
【００２０】このように本実施例によれば、第１のスイ
ッチング素子１２と並列に第２の共振コンデンサ１８を
設けたことによって、第１および第２のスイッチング素
子１２、１４のターンオフ時の電圧変化（ｄＶCE／ｄ
ｔ）を小さくでき、ターンオフ時の損失つまり電圧電流
積（ＶCE×ＩC）とノイズを大幅に低減することができ
る。また、第３のダイオード１９を接続し、第１および
第２の遅延回路２０ｂ、２０ｃを設けたことで、第１お
よび第２のスイッチング素子１２、１４のスイッチング
動作にターンオンが発生せず、大幅な損失低減が図れる
（ターンオン損失＝０Ｗ）。
ッチング素子１２と並列に第２の共振コンデンサ１８を
設けたことによって、第１および第２のスイッチング素
子１２、１４のターンオフ時の電圧変化（ｄＶCE／ｄ
ｔ）を小さくでき、ターンオフ時の損失つまり電圧電流
積（ＶCE×ＩC）とノイズを大幅に低減することができ
る。また、第３のダイオード１９を接続し、第１および
第２の遅延回路２０ｂ、２０ｃを設けたことで、第１お
よび第２のスイッチング素子１２、１４のスイッチング
動作にターンオンが発生せず、大幅な損失低減が図れる
（ターンオン損失＝０Ｗ）。
【００２１】なお、本実施例では第１および第２のスイ
ッチング素子１２、１４は、第１および第２のダイオー
ド１３、１５を内蔵しているが、当然分離して接続して
もよい。また、本実施例では第１および第２の遅延時間
可変手段を第１および第２の比較回路２０ｄ、２０ｅと
し、第１および第２のスイッチング素子１２、１４の両
端電圧を比較する構成としたが、その他インバータ回路
部品の電圧もしくは電流または電圧変化もしくは電流変
化などを検出する構成でもよい。
ッチング素子１２、１４は、第１および第２のダイオー
ド１３、１５を内蔵しているが、当然分離して接続して
もよい。また、本実施例では第１および第２の遅延時間
可変手段を第１および第２の比較回路２０ｄ、２０ｅと
し、第１および第２のスイッチング素子１２、１４の両
端電圧を比較する構成としたが、その他インバータ回路
部品の電圧もしくは電流または電圧変化もしくは電流変
化などを検出する構成でもよい。
【００２２】つぎに、本発明の第２の実施例を図４を参
照しながら説明する。なお、上記実施例と同じ構成のも
のは同一符号を付して説明を省略する。
照しながら説明する。なお、上記実施例と同じ構成のも
のは同一符号を付して説明を省略する。
【００２３】図に示すように、制御回路２１は、２個の
スイッチング素子１２、１４を一定周波数で交互に駆動
する駆動部２１ａと、第１のスイッチング素子１２のオ
フから第２のスイッチング素子のオン１４に遅延時間を
設ける第１の遅延回路２１ｂと、第２のスイッチング素
子１４のオフから第１のスイッチング素子のオン１２に
遅延時間を設ける第２の遅延回路２１ｃと、第１の遅延
回路２１ｂで遅延させる遅延時間（以降、第１の遅延時
間という）のタイミングを検知する第１の比較回路２１
ｄと、第２の遅延回路２１ｃで遅延させる遅延時間（以
降、第２の遅延時間という）のタイミングを検知する微
分回路２１ｆで構成している。
スイッチング素子１２、１４を一定周波数で交互に駆動
する駆動部２１ａと、第１のスイッチング素子１２のオ
フから第２のスイッチング素子のオン１４に遅延時間を
設ける第１の遅延回路２１ｂと、第２のスイッチング素
子１４のオフから第１のスイッチング素子のオン１２に
遅延時間を設ける第２の遅延回路２１ｃと、第１の遅延
回路２１ｂで遅延させる遅延時間（以降、第１の遅延時
間という）のタイミングを検知する第１の比較回路２１
ｄと、第２の遅延回路２１ｃで遅延させる遅延時間（以
降、第２の遅延時間という）のタイミングを検知する微
分回路２１ｆで構成している。
【００２４】上記構成において、図５および図６を参照
しながら動作を説明すると、図５には第１のスイッチン
グ素子１２および第２のスイッチング素子１４の両端電
圧（ＶCE），電流（ＩC）などの中出力（本実施例では
約４００Ｗ以上）での動作波形を示し、図６には微弱出
力（３００Ｗ以下）での動作波形を示している。
しながら動作を説明すると、図５には第１のスイッチン
グ素子１２および第２のスイッチング素子１４の両端電
圧（ＶCE），電流（ＩC）などの中出力（本実施例では
約４００Ｗ以上）での動作波形を示し、図６には微弱出
力（３００Ｗ以下）での動作波形を示している。
【００２５】まず、中出力での動作を図５を用いて説明
する。微分回路２１ｆ以外は上記第１の実施例と同様の
動作を行うもので、図５に示す動作波形からわかるよう
に第１のスイッチング素子１２と並列に第２の共振コン
デンサ１８を設けたことによって第１および第２のスイ
ッチング素子１２、１４のターンオフ時の電圧変化（ｄ
ＶCE／ｄｔ）が小さく、ターンオフ時の損失つまり電圧
電流積（ＶCE×ＩC）を大幅に小さくしている。また、
第２のスイッチング素子１４の両端電圧ＶCE2を第１の
比較回路２１ｄで検知してＶCE2＝０Ｖとなるタイミン
グで第１の遅延回路２１ｂに信号を送っていて、第１の
遅延回路２１ｂにて、駆動部２１ａからのオン信号（図
５のＢ信号）を受けた後、第１の比較回路２１ｄからの
信号がくるまでの間を第１の遅延時間として第２のスイ
ッチング素子１４のオンを遅延させている（図５のＤ信
号）。
する。微分回路２１ｆ以外は上記第１の実施例と同様の
動作を行うもので、図５に示す動作波形からわかるよう
に第１のスイッチング素子１２と並列に第２の共振コン
デンサ１８を設けたことによって第１および第２のスイ
ッチング素子１２、１４のターンオフ時の電圧変化（ｄ
ＶCE／ｄｔ）が小さく、ターンオフ時の損失つまり電圧
電流積（ＶCE×ＩC）を大幅に小さくしている。また、
第２のスイッチング素子１４の両端電圧ＶCE2を第１の
比較回路２１ｄで検知してＶCE2＝０Ｖとなるタイミン
グで第１の遅延回路２１ｂに信号を送っていて、第１の
遅延回路２１ｂにて、駆動部２１ａからのオン信号（図
５のＢ信号）を受けた後、第１の比較回路２１ｄからの
信号がくるまでの間を第１の遅延時間として第２のスイ
ッチング素子１４のオンを遅延させている（図５のＤ信
号）。
【００２６】つぎに、第２のスイッチング素子１４の両
端電圧ＶCE2の微分値（ｄＶCE2／ｄｔ）を微分回路２１
ｆで検知して、ｄＶCE2／ｄｔ＝０となるタイミングで
第２の遅延回路２１ｃに信号を送っていて、第２の遅延
回路２１ｃにて、駆動部２１ａからのオン信号（図５の
Ａ信号）を受けた後、微分回路２１ｆからの信号がくる
までの間を第２の遅延時間として第１のスイッチング素
子１２のオンを遅延させている（図５のＥ信号）。した
がって、第１および第２のスイッチング素子１２、１４
は、ＶCE1≦０Ｖの間にオン状態としているためターン
オンは現れない。以上の動作は、第３のダイオード１９
を接続したことでＩC2に必ずターンオフが発生する（図
５のＩC2波形参照）→加熱コイル１６と第２の共振コン
デンサ１８が共振する→ＶCE2が上昇し、ＶCE1（＝Ｅー
ＶCE2）≦０Ｖとなる状態ができる→ＩC1にターンオン
が発生しない、という動作で可能となっている。以上が
中出力での動作で上記第１の実施例と同様の効果が得ら
れる。
端電圧ＶCE2の微分値（ｄＶCE2／ｄｔ）を微分回路２１
ｆで検知して、ｄＶCE2／ｄｔ＝０となるタイミングで
第２の遅延回路２１ｃに信号を送っていて、第２の遅延
回路２１ｃにて、駆動部２１ａからのオン信号（図５の
Ａ信号）を受けた後、微分回路２１ｆからの信号がくる
までの間を第２の遅延時間として第１のスイッチング素
子１２のオンを遅延させている（図５のＥ信号）。した
がって、第１および第２のスイッチング素子１２、１４
は、ＶCE1≦０Ｖの間にオン状態としているためターン
オンは現れない。以上の動作は、第３のダイオード１９
を接続したことでＩC2に必ずターンオフが発生する（図
５のＩC2波形参照）→加熱コイル１６と第２の共振コン
デンサ１８が共振する→ＶCE2が上昇し、ＶCE1（＝Ｅー
ＶCE2）≦０Ｖとなる状態ができる→ＩC1にターンオン
が発生しない、という動作で可能となっている。以上が
中出力での動作で上記第１の実施例と同様の効果が得ら
れる。
【００２７】つぎに、微弱出力での動作を説明すると、
図６に示すように、微弱出力ではＩ C2のターンオフ時の
電流が小さいために、ＶCE2の上昇が小さく電源電圧Ｅ
を越えなくなって、第２の共振コンデンサ１８に電圧Ｖ
Aが残った状態で第１のスイッチング素子１２をオンさ
せなくてはならなくなる。この動作は、第２の共振コン
デンサ１８を第１のスイッチング素子１２で短絡した動
作となる。したがって、第２の共振コンデンサ１８に残
っている電圧ＶAのエネルギー（第２の共振コンデンサ
１８の容量×ＶA 2）／２が第１のスイッチング素子１２
の損失として消費されることになる。よって、第１のス
イッチング素子１２の損失を最低限に抑制するために
は、ＶAを最低限に抑制すればよい。本実施例では微分
回路２１ｆによってｄＶCE2／ｄｔ＝０となるタイミン
グ、つまりＶCE2の極大値＝ＶAの極小値のタイミングで
第２の遅延回路２１ｃに信号を送って第１のスイッチン
グ素子１２をオンさせているので、第２の共振コンデン
サ１８を短絡したときのエネルギーが最も小さく、第１
のスイッチング素子１２の損失を最も小さくできる。
図６に示すように、微弱出力ではＩ C2のターンオフ時の
電流が小さいために、ＶCE2の上昇が小さく電源電圧Ｅ
を越えなくなって、第２の共振コンデンサ１８に電圧Ｖ
Aが残った状態で第１のスイッチング素子１２をオンさ
せなくてはならなくなる。この動作は、第２の共振コン
デンサ１８を第１のスイッチング素子１２で短絡した動
作となる。したがって、第２の共振コンデンサ１８に残
っている電圧ＶAのエネルギー（第２の共振コンデンサ
１８の容量×ＶA 2）／２が第１のスイッチング素子１２
の損失として消費されることになる。よって、第１のス
イッチング素子１２の損失を最低限に抑制するために
は、ＶAを最低限に抑制すればよい。本実施例では微分
回路２１ｆによってｄＶCE2／ｄｔ＝０となるタイミン
グ、つまりＶCE2の極大値＝ＶAの極小値のタイミングで
第２の遅延回路２１ｃに信号を送って第１のスイッチン
グ素子１２をオンさせているので、第２の共振コンデン
サ１８を短絡したときのエネルギーが最も小さく、第１
のスイッチング素子１２の損失を最も小さくできる。
【００２８】このように本実施例によれば、上記第１の
実施例と同様に、ターンオフ時の損失つまり電圧電流積
（ＶCE×ＩC）とノイズを大幅に低減することができ
る。また、第３のダイオード１９を接続し、第１および
第２の遅延回路２１ｂ、２１ｃを設けたことで、中出力
では第１および第２のスイッチング素子１２、１４のス
イッチング動作にターンオンが発生せず、大幅な損失低
減が図れる（ターンオン損失＝０）。さらには、微分回
路２１ｆを設けたことで、微弱出力においても第１のス
イッチング素子１２の損失を最低限に抑制できる。
実施例と同様に、ターンオフ時の損失つまり電圧電流積
（ＶCE×ＩC）とノイズを大幅に低減することができ
る。また、第３のダイオード１９を接続し、第１および
第２の遅延回路２１ｂ、２１ｃを設けたことで、中出力
では第１および第２のスイッチング素子１２、１４のス
イッチング動作にターンオンが発生せず、大幅な損失低
減が図れる（ターンオン損失＝０）。さらには、微分回
路２１ｆを設けたことで、微弱出力においても第１のス
イッチング素子１２の損失を最低限に抑制できる。
【００２９】つぎに、本発明の第３の実施例を図７を参
照しながら説明する。なお、上記実施例と同じ構成のも
のは同一符号を付して説明を省略する。
照しながら説明する。なお、上記実施例と同じ構成のも
のは同一符号を付して説明を省略する。
【００３０】図に示すように、制御回路２２は、２個の
スイッチング素子１２、１４を一定周波数で交互に駆動
する駆動部２２ａと、第１のスイッチング素子１２のオ
フから第２のスイッチング素子のオン１４に一定の遅延
時間（以降、第１の遅延時間という）を設ける第１の一
定時間遅延回路２２ｇと、第２のスイッチング素子１４
のオフから第１のスイッチング素子１２のオンに一定の
遅延時間（以降、第２の遅延時間という）を設ける第２
の一定時間遅延回路２２ｈで構成している。
スイッチング素子１２、１４を一定周波数で交互に駆動
する駆動部２２ａと、第１のスイッチング素子１２のオ
フから第２のスイッチング素子のオン１４に一定の遅延
時間（以降、第１の遅延時間という）を設ける第１の一
定時間遅延回路２２ｇと、第２のスイッチング素子１４
のオフから第１のスイッチング素子１２のオンに一定の
遅延時間（以降、第２の遅延時間という）を設ける第２
の一定時間遅延回路２２ｈで構成している。
【００３１】上記構成において、図８〜図１１を参照し
ながら動作を説明すると、図８には第１のスイッチング
素子１２および第２のスイッチング素子１４の両端電圧
（Ｖ CE），電流（ＩC）などの中出力（本実施例では約
４００Ｗ以上）での動作波形を示し、図９〜１１には微
弱出力（３００Ｗ以下）での動作波形を示している。
ながら動作を説明すると、図８には第１のスイッチング
素子１２および第２のスイッチング素子１４の両端電圧
（Ｖ CE），電流（ＩC）などの中出力（本実施例では約
４００Ｗ以上）での動作波形を示し、図９〜１１には微
弱出力（３００Ｗ以下）での動作波形を示している。
【００３２】まず、中出力での動作を図８を用いて説明
する。第１の一定時間遅延回路２２ｇと第２の一定時間
遅延回路２２ｈ以外は、上記第１の実施例と同様の動作
を行うもので、図８に示す動作波形からわかるように、
第１のスイッチング素子１２と並列に第２の共振コンデ
ンサ１８を設けたことによって、第１および第２のスイ
ッチング素子１２、１４のターンオフ時の電圧変化（ｄ
ＶCE／ｄｔ）が小さく、ターンオフ時の損失つまり電圧
電流積（ＶCE×ＩC） を大幅に小さくしている。また、
特性（磁性、非磁性など）の異なる鍋などの負荷を用い
ても、かならずＶCE2≦０Ｖで第２のスイッチング素子
１４がオンするように第１の一定時間遅延回路２２ｇに
て第１の遅延時間を設定し、ＶCE1≦０Ｖで第１の スイ
ッチング素子１２がオンするように第２の一定時間遅延
回路２２ｈにて第２の遅延時間を設定している（中出力
では、ＶCE2≦０ＶおよびＶCE1≦０Ｖの期間が長く、特
性の異なる負荷を用いても一定の遅延時間で上述の設定
が可能となる。特に、第２の遅延時間は微弱出力での動
作で決定される）。したがって、第１および第２のスイ
ッチング素子１２、１４はＶCE1≦０Ｖの間にオン状態
としているためターンオンは現れない。以上の動作は、
第３のダイオード１９を接続したことでＩC2に必ずター
ンオフが発生する（図８のＩC2波形参照）→加熱コイル
１６と第２の共振コンデンサ１８が共振する→ＶCE2が
上昇し、ＶCE1（＝ＥーＶCE2）≦０Ｖとなる状態ができ
る→ＩC1にターンオンが発生しない、という動作で可能
となっている。以上が中出力での動作で第１の実施例と
同様の効果が得られる。
する。第１の一定時間遅延回路２２ｇと第２の一定時間
遅延回路２２ｈ以外は、上記第１の実施例と同様の動作
を行うもので、図８に示す動作波形からわかるように、
第１のスイッチング素子１２と並列に第２の共振コンデ
ンサ１８を設けたことによって、第１および第２のスイ
ッチング素子１２、１４のターンオフ時の電圧変化（ｄ
ＶCE／ｄｔ）が小さく、ターンオフ時の損失つまり電圧
電流積（ＶCE×ＩC） を大幅に小さくしている。また、
特性（磁性、非磁性など）の異なる鍋などの負荷を用い
ても、かならずＶCE2≦０Ｖで第２のスイッチング素子
１４がオンするように第１の一定時間遅延回路２２ｇに
て第１の遅延時間を設定し、ＶCE1≦０Ｖで第１の スイ
ッチング素子１２がオンするように第２の一定時間遅延
回路２２ｈにて第２の遅延時間を設定している（中出力
では、ＶCE2≦０ＶおよびＶCE1≦０Ｖの期間が長く、特
性の異なる負荷を用いても一定の遅延時間で上述の設定
が可能となる。特に、第２の遅延時間は微弱出力での動
作で決定される）。したがって、第１および第２のスイ
ッチング素子１２、１４はＶCE1≦０Ｖの間にオン状態
としているためターンオンは現れない。以上の動作は、
第３のダイオード１９を接続したことでＩC2に必ずター
ンオフが発生する（図８のＩC2波形参照）→加熱コイル
１６と第２の共振コンデンサ１８が共振する→ＶCE2が
上昇し、ＶCE1（＝ＥーＶCE2）≦０Ｖとなる状態ができ
る→ＩC1にターンオンが発生しない、という動作で可能
となっている。以上が中出力での動作で第１の実施例と
同様の効果が得られる。
【００３３】つぎに、微弱出力での動作を説明する。図
９に示すように、微弱出力ではＩC2のターンオフ時の電
流が小さいために、ＶCE2の上昇が小さく電源電圧Ｅを
越えなくなって、第２の共振コンデンサ１８に電圧ＶA
が残った状態で第１のスイッチン グ素子１２をオンさ
せなくてはならなくなる。この動作は、第２の共振コン
デンサ１８を第１のスイッチング素子１２で短絡した動
作となる。したがって、第２の共振コンデンサ１８に残
っている電圧ＶAのエネルギー（第２の共振コンデンサ
１８の容量×ＶA 2）／２が第１のスイッチング素子１２
の損失として消費されることになる。よって、第１のス
イッチング素子１２の損失を最低限に抑制するために
は、ＶAを最低限に抑制すればよい。本実施例では第２
の一定時間遅延回路２２ｈで遅延させる第２の遅延時間
を、ＶCE2の極大値が最も小さくなる負荷（最も結合の
よい負荷、以降、負荷Ａとする）でのＶCE2の極大値の
タイミングとしているため、負荷ＡのＶAが他の負荷の
ＶAよりも大きくなる。つまり、他の負荷ではＶCE2の極
大値と第１のスイッチング素子１２のオンするタイミン
グがずれてはいるが（たとえば、ＶCE2の極大値が第１
のスイッチング素子１２のオン信号より早い負荷では図
１０のように、ＶCE2の極大値が第１のスイッチング素
子１２のオン信号より遅い負荷では図１１のように）、
それぞれのＶAは負荷ＡのＶAよりも小さくなる。したが
って、第２の共振コンデンサ１８を短絡したときのエネ
ルギーを負荷Ａで最も小さくでき、第１のスイッチング
素子１２の損失を最も小さくできる。つまり、負荷Ａで
のＶAを最小にしたことで、第１のスイッチング素子１
２の損失最大値（ ＝負荷Ａでの損失最大値）を最小と
できる。当然ながら、第１の一定時間遅延回路２２ｇと
第２の一定時間遅延回路２２ｈは、インバータ回路１１
からの帰還信号なしで構成できるため、簡単かつ低コス
トな回路で構成できる。
９に示すように、微弱出力ではＩC2のターンオフ時の電
流が小さいために、ＶCE2の上昇が小さく電源電圧Ｅを
越えなくなって、第２の共振コンデンサ１８に電圧ＶA
が残った状態で第１のスイッチン グ素子１２をオンさ
せなくてはならなくなる。この動作は、第２の共振コン
デンサ１８を第１のスイッチング素子１２で短絡した動
作となる。したがって、第２の共振コンデンサ１８に残
っている電圧ＶAのエネルギー（第２の共振コンデンサ
１８の容量×ＶA 2）／２が第１のスイッチング素子１２
の損失として消費されることになる。よって、第１のス
イッチング素子１２の損失を最低限に抑制するために
は、ＶAを最低限に抑制すればよい。本実施例では第２
の一定時間遅延回路２２ｈで遅延させる第２の遅延時間
を、ＶCE2の極大値が最も小さくなる負荷（最も結合の
よい負荷、以降、負荷Ａとする）でのＶCE2の極大値の
タイミングとしているため、負荷ＡのＶAが他の負荷の
ＶAよりも大きくなる。つまり、他の負荷ではＶCE2の極
大値と第１のスイッチング素子１２のオンするタイミン
グがずれてはいるが（たとえば、ＶCE2の極大値が第１
のスイッチング素子１２のオン信号より早い負荷では図
１０のように、ＶCE2の極大値が第１のスイッチング素
子１２のオン信号より遅い負荷では図１１のように）、
それぞれのＶAは負荷ＡのＶAよりも小さくなる。したが
って、第２の共振コンデンサ１８を短絡したときのエネ
ルギーを負荷Ａで最も小さくでき、第１のスイッチング
素子１２の損失を最も小さくできる。つまり、負荷Ａで
のＶAを最小にしたことで、第１のスイッチング素子１
２の損失最大値（ ＝負荷Ａでの損失最大値）を最小と
できる。当然ながら、第１の一定時間遅延回路２２ｇと
第２の一定時間遅延回路２２ｈは、インバータ回路１１
からの帰還信号なしで構成できるため、簡単かつ低コス
トな回路で構成できる。
【００３４】このように本実施例によれば、上記第１の
実施例と同様に、ターンオフ時の損失つまり電圧電流積
（ＶCE×ＩC）とノイズを大幅に低減することができ
る。また、第３のダイオード１９を接続し、第１および
第２の一定時間遅延回路２２ｇ、２２ｈを設けたこと
で、中出力では第１および第２のスイッチング素子１
２、１４のスイッチング動作にターンオンが発生せず、
大幅な損失低減が図れる（ターンオン損失＝０Ｗ）。さ
らには、第２の一定時間遅延回路２２ｇで遅延させる第
２の遅延時間をＶCE2の極大値が最も小さくなる負荷に
合わせたことによって、微弱出力においても第１のスイ
ッチング素子１２の損失最大値を最低限に抑制できる。
実施例と同様に、ターンオフ時の損失つまり電圧電流積
（ＶCE×ＩC）とノイズを大幅に低減することができ
る。また、第３のダイオード１９を接続し、第１および
第２の一定時間遅延回路２２ｇ、２２ｈを設けたこと
で、中出力では第１および第２のスイッチング素子１
２、１４のスイッチング動作にターンオンが発生せず、
大幅な損失低減が図れる（ターンオン損失＝０Ｗ）。さ
らには、第２の一定時間遅延回路２２ｇで遅延させる第
２の遅延時間をＶCE2の極大値が最も小さくなる負荷に
合わせたことによって、微弱出力においても第１のスイ
ッチング素子１２の損失最大値を最低限に抑制できる。
【００３５】なお、本実施例に上記第１の実施例を組み
合わせて、第１および第２の遅延時間の一方を可変と
し、他方を一定としても効果が得られることはいうまで
もない。 また、インバータ回路１１は上記各実施例に
限らず、高周波的に等価なインバータ回路構成であれば
よいことはいうまでもない。たとえば、図１において第
１の共振コンデンサ１７は第３のダイオード１９に並列
接続してもよく、第２の共振コンデンサ１８は第２のス
イッチング素子１４に並列に接続してもよく、それらの
組合せでもよい。さらには、第３のダイオード１９を第
１の共振コンデンサ１７に並列接続し（カソードを高電
位側）、第１のスイッチング素子１２と第２のスイッチ
ング素子１４を入れ換えるなどの構成でも高周波的に等
価であるので同様の効果が得られる。
合わせて、第１および第２の遅延時間の一方を可変と
し、他方を一定としても効果が得られることはいうまで
もない。 また、インバータ回路１１は上記各実施例に
限らず、高周波的に等価なインバータ回路構成であれば
よいことはいうまでもない。たとえば、図１において第
１の共振コンデンサ１７は第３のダイオード１９に並列
接続してもよく、第２の共振コンデンサ１８は第２のス
イッチング素子１４に並列に接続してもよく、それらの
組合せでもよい。さらには、第３のダイオード１９を第
１の共振コンデンサ１７に並列接続し（カソードを高電
位側）、第１のスイッチング素子１２と第２のスイッチ
ング素子１４を入れ換えるなどの構成でも高周波的に等
価であるので同様の効果が得られる。
【００３６】
【発明の効果】以上の実施例から明らかなように本発明
によれば、第１のスイッチング素子と第２のスイッチン
グ素子の導通比を変化させる駆動部を有しているので、
周波数一定で出力を連続可変でき、また第１のスイッチ
ング素子と第１のダイオードの直列回路または第２のス
イッチング素子に並列に第２の共振コンデンサを有した
ことで、第１および第２のスイッチング素子のターンオ
フ時の電圧の立ち上がりを共振形にでき、電圧変化（ｄ
Ｖ／ｄｔ）を小さくでき、かつ第３のダイオードを有し
たことで必ず第２のスイッチング素子にターンオフが発
生し共振動作を行えるとともに、第１の遅延回路と第２
の遅延回路と遅延時間可変手段を制御回路に設けたこと
で、第１および第２のスイッチング素子を負荷に応じて
最適なタイミングでオンさせることができ、第１および
第２のスイッチング素子をターンオンの発生しないモー
ドで動作させることができ、第１および第２のスイッチ
ング素子のスイッチング損失およびノイズを大幅に低減
できる誘導加熱調理器を提供できる。
によれば、第１のスイッチング素子と第２のスイッチン
グ素子の導通比を変化させる駆動部を有しているので、
周波数一定で出力を連続可変でき、また第１のスイッチ
ング素子と第１のダイオードの直列回路または第２のス
イッチング素子に並列に第２の共振コンデンサを有した
ことで、第１および第２のスイッチング素子のターンオ
フ時の電圧の立ち上がりを共振形にでき、電圧変化（ｄ
Ｖ／ｄｔ）を小さくでき、かつ第３のダイオードを有し
たことで必ず第２のスイッチング素子にターンオフが発
生し共振動作を行えるとともに、第１の遅延回路と第２
の遅延回路と遅延時間可変手段を制御回路に設けたこと
で、第１および第２のスイッチング素子を負荷に応じて
最適なタイミングでオンさせることができ、第１および
第２のスイッチング素子をターンオンの発生しないモー
ドで動作させることができ、第１および第２のスイッチ
ング素子のスイッチング損失およびノイズを大幅に低減
できる誘導加熱調理器を提供できる。
【００３７】また、第２の遅延回路の遅延時間を微分回
路の出力にて決定する構成としたことで、微弱出力時で
の動作において負荷によらず第２のスイッチング素子の
両端電圧が極大値となるタイミングで第１のスイッチン
グ素子をオンさせることができ、第２の共振コンデンサ
の短絡電圧を最も小さくでき、出力値によらず第１およ
び第２のスイッチング素子のスイッチング損失およびノ
イズを大幅に低減できる誘導加熱調理器を提供できる。
路の出力にて決定する構成としたことで、微弱出力時で
の動作において負荷によらず第２のスイッチング素子の
両端電圧が極大値となるタイミングで第１のスイッチン
グ素子をオンさせることができ、第２の共振コンデンサ
の短絡電圧を最も小さくでき、出力値によらず第１およ
び第２のスイッチング素子のスイッチング損失およびノ
イズを大幅に低減できる誘導加熱調理器を提供できる。
【００３８】さらに、第１の一定時間遅延回路と第２の
一定時間遅延回路を制御回路に設けたことで、簡単な回
路で構成でき、微弱出力時での動作において特定負荷に
て第２のスイッチング素子の両端電圧が極大値となるタ
イミングで第１のスイッチング素子をオンさせることが
でき、第２の共振コンデンサの短絡電圧を最も小さくで
き、出力値によらず第１および第２のスイッチング素子
のスイッチング損失およびノイズを大幅に低減できる誘
導加熱調理器を提供できる。
一定時間遅延回路を制御回路に設けたことで、簡単な回
路で構成でき、微弱出力時での動作において特定負荷に
て第２のスイッチング素子の両端電圧が極大値となるタ
イミングで第１のスイッチング素子をオンさせることが
でき、第２の共振コンデンサの短絡電圧を最も小さくで
き、出力値によらず第１および第２のスイッチング素子
のスイッチング損失およびノイズを大幅に低減できる誘
導加熱調理器を提供できる。
【図１】本発明の第１の実施例の誘導加熱調理器の回路
図
図
【図２】同誘導加熱調理器の動作波形図
【図３】同誘導加熱調理器の特性図
【図４】本発明の第２の実施例の誘導加熱調理器の回路
図
図
【図５】同誘導加熱調理器の中出力での動作波形図
【図６】同誘導加熱調理器の微弱出力での動作波形図
【図７】本発明の第３の実施例の誘導加熱調理器の回路
図
図
【図８】同誘導加熱調理器の中出力での動作波形図
【図９】同誘導加熱調理器の微弱出力での一負荷での動
作波形図
作波形図
【図１０】同誘導加熱調理器の微弱出力での他の負荷で
の動作波形図
の動作波形図
【図１１】同誘導加熱調理器の微弱出力での他の負荷で
の動作波形図
の動作波形図
【図１２】従来例の誘導加熱調理器の回路図
【図１３】(a) 同誘導加熱調理器の動作波形図 (b) 同誘導加熱調理器の動作波形拡大図
【図１４】同誘導加熱調理器の特性図
１１ インバータ回路 １２ 第１のスイッチング素子 １３ 第１のダイオード １４ 第２のスイッチング素子 １５ 第２のダイオード １６ 加熱コイル １７ 第１の共振コンデンサ １８ 第２の共振コンデンサ １９ 第３のダイオード ２０ 制御回路 ２０ａ 駆動部 ２０ｂ 第１の遅延回路 ２０ｃ 第２の遅延回路 ２０ｄ 第１の比較回路（遅延時間可変手段） ２０ｅ 第２の比較回路（遅延時間可変手段）
Claims (3)
- 【請求項１】 加熱コイルと、前記加熱コイルを含み直
流を高周波電流に変換するインバータ回路と、前記イン
バータ回路の動作を制御する制御回路とからなり、前記
インバータ回路は、前記直流の高電位側と低電位側間に
接続された第１のスイッチング素子と前記第１のスイッ
チング素子の逆電流を阻止する第１のダイオードと第２
のスイッチング素子からなる直列回路と、前記第２のス
イッチング素子に逆並列に接続した第２のダイオード
と、前記第１のスイッチング素子と前記第１のダイオー
ドの直列回路または前記第２のスイッチング素子に並列
に接続された第２の共振コンデンサと、前記第１のスイ
ッチング素子と前記第１のダイオードの直列回路と前記
第２のスイッチング素子の接続点と前記直流の高電位側
または低電位側間に接続された第１の共振コンデンサと
前記加熱コイルの直列回路と、前記第１の共振コンデン
サと前記加熱コイルの接続点と前記第１のスイッチング
素子と前記第１のダイオードからなる直列回路と前記第
２のスイッチング素子の接続点または前記直流の高電位
側または前記直流の低電位側との間に接続し前記第１の
スイッチング素子に電流が流れているときには前記電流
を阻止する方向に接続した第３のダイオードとを備え、
前記制御回路は、前記第１のスイッチング素子と前記第
２のスイッチング素子を交互に導通させるとともにその
導通比を変化させる駆動部と、前記第１のスイッチング
素子のオフから前記第２のスイッチング素子のオンに遅
延時間を設ける第１の遅延回路と、前記第２のスイッチ
ング素子のオフから前記第１のスイッチング素子のオン
に遅延時間を設ける第２の遅延回路と、前記インバータ
回路の各部電圧または電流に応じて前記第１の遅延回路
または前記第２の遅延回路の遅延時間を可変とする遅延
時間可変手段とを備えた誘導加熱調理器。 - 【請求項２】 加熱コイルと、請求項１記載のインバー
タ回路と、前記インバータ回路の動作を制御する制御回
路とからなり、前記制御回路は、第１のスイッチング素
子と第２のスイッチング素子を交互に導通させるととも
にその導通比を変化させる駆動部と、前記第１のスイッ
チング素子のオフから前記第２のスイッチング素子のオ
ンに遅延時間を設ける第１の遅延回路と、前記第２のス
イッチング素子のオフから前記第１のスイッチング素子
のオンに遅延時間を設ける第２の遅延回路と、前記第２
のスイッチング素子の両端電圧を微分する微分回路とを
備え、前記第２の遅延回路の遅延時間を前記微分回路の
出力にて決定する構成とした誘導加熱調理器。 - 【請求項３】 加熱コイルと、請求項１記載のインバー
タ回路と、前記インバータ回路の動作を制御する制御回
路とからなり、前記制御回路は、第１のスイッチング素
子と第２のスイッチング素子を交互に導通させるととも
にその導通比を変化させる駆動部と、前記第１のスイッ
チング素子のオフから前記第２のスイッチング素子のオ
ンに一定の遅延時間を設ける第１の一定時間遅延回路
と、前記第２のスイッチング素子のオフから前記第１の
スイッチング素子のオンに一定の遅延時間を設ける第２
の一定時間遅延回路とを備えた誘導加熱調理器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5334992A JP3257017B2 (ja) | 1992-03-12 | 1992-03-12 | 誘導加熱調理器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5334992A JP3257017B2 (ja) | 1992-03-12 | 1992-03-12 | 誘導加熱調理器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05258847A true JPH05258847A (ja) | 1993-10-08 |
| JP3257017B2 JP3257017B2 (ja) | 2002-02-18 |
Family
ID=12940304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5334992A Expired - Lifetime JP3257017B2 (ja) | 1992-03-12 | 1992-03-12 | 誘導加熱調理器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3257017B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001052603A1 (fr) * | 2000-01-13 | 2001-07-19 | Matsushita Electric Industrial Co., Ltd. | Rechaud de cuisine par induction |
| KR100301463B1 (ko) * | 1994-12-31 | 2001-10-22 | 구자홍 | 공진형고주파가열장치의인버터출력제어회로 |
-
1992
- 1992-03-12 JP JP5334992A patent/JP3257017B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100301463B1 (ko) * | 1994-12-31 | 2001-10-22 | 구자홍 | 공진형고주파가열장치의인버터출력제어회로 |
| WO2001052603A1 (fr) * | 2000-01-13 | 2001-07-19 | Matsushita Electric Industrial Co., Ltd. | Rechaud de cuisine par induction |
| US6660981B2 (en) | 2000-01-13 | 2003-12-09 | Matsushita Electric Industrial Co., Ltd. | Induction cooking device with display |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3257017B2 (ja) | 2002-02-18 |
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