JPH05257809A

JPH05257809A - キャッシュ・コントローラ

Info

Publication number: JPH05257809A
Application number: JP4354253A
Authority: JP
Inventors: Bradford B Beavers; ブラッドフォード・ビー・ビーバーズ; A Reed Paul; ポール・エイ・リード; Jeff A Slaton; ジェフ・エイ・スラトン
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1991-12-24
Filing date: 1992-12-15
Publication date: 1993-10-08
Also published as: EP0549219B1; DE69225876T2; DE69225876D1; EP0549219A1

Abstract

(57)【要約】【目的】階層キャッシュメモリシステム１０におい
て、包含を効率的に判定し、２以上のメモリアレイ１
６，１８，２２の間でデータのコヒーレンシーを確保す
る。【構成】メモリシステム１０においては、補助キャッ
シュ１８が第１メモリ３４内の補助キャッシュ情報と、
第２メモリ３６内の主キャッシュ包含情報を記憶する。
メモリ３６は、主キャッシュ１６内に記憶されている情
報値の一部分しか記憶せず、その部分をインデクスとし
て用いて、その情報値が主キャッシュ１６に含まれてい
るか否かを表す。比較器３８，４０，４２を用いて、第
２レベルのキャッシュ・タグ値を、第１部分と比較し、
インデクスを、主キャッシュ１６に記憶されている情報
値の残りの部分と比較する。論理回路４４は比較器３
８，４０，４２の出力を処理して、情報値が主キャッシ
ュ１６に含まれているか否かを判定する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般的にキャッシュ・
メモリ・システムに関する。さらに詳しくは、キャッシ
ュ・メモリ・システム内の補助または２次キャッシュ・
コントローラに関する。

【０００２】

【従来の技術】知識と技術とが複雑になるにつれて、よ
り高速でより多くの機能を実行するためのデータ処理シ
ステムが必要とされる。データ・プロセッサがその性能
を最大限に発揮することができるようにするためには、
従来の回路構成を改良して各機能をできるだけ迅速に実
行できるようにしなければならない。特に、いかなるデ
ータ処理システムにとっても適切な動作を行うために必
要な情報を記憶するメモリ・システムは、データ・プロ
セッサが実行する速度と互換性のある速度で情報の検索
および提供を行うことができなければならない。情報を
より迅速に提供するために、キャッシュ・メモリ階層シ
ステムが開発された。

【０００３】キャッシュ・メモリ階層システムにおいて
は、１個以上の小型のキャッシュ・メモリ回路がデータ
・プロセッサと、より大型のキャッシュ・メモリ回路と
の間に配置される。小型のキャッシュ・メモリ回路は、
一般的に主（１次）キャッシュと呼ばれ、大型のメモリ
回路は一般的に補助（２次）キャッシュと呼ばれる。キ
ャッシュ・メモリ階層内では、より迅速にデータを提供
するために主キャッシュが用いられ、データ・プロセッ
サにより要求される情報値をより迅速にアクセスするこ
とのできるキャッシュ・メモリ内に記憶する確率を高め
るために補助キャッシュが用いられる。補助キャッシュ
から情報値にアクセスしなければならないときは、キャ
ッシュ・アクセス時間は主キャッシュのキャッシュ・ア
クセス時間よりも長いが、それでも従来のメモリ回路の
アクセス時間よりは実質的に短い。

【０００４】キャッシュ・メモリ階層によりキャッシュ
・アクセス時間が実質的に劣ることはないが、キャッシ
ュ・メモリ階層システムは、各メモリのコンポーネント
間でデータの首尾一貫性（コヒーレンシー：ｃｏｈｅｒ
ｅｎｃｙ）を要求する。たとえば、１つの補助キャッシ
ュ内の所定のアドレス値にある情報値が修正されると、
その修正値は主キャッシュによっても維持されなければ
ならない。そのため主キャッシュを試験あるいは検索
（ｓｎｏｏｐ）して、その中に情報値があるか否かを判
定しなければならない。キャッシュ・メモリ階層システ
ムにおいては、多くの数の情報値が修正され、主キャッ
シュ・メモリと補助キャッシュ・メモリとの間で伝播さ
れる。それぞれの情報値を主キャッシュ・メモリまたは
補助キャッシュ・メモリのいずれかに伝播しなければな
らないと、システム全体の性能がかなり遅くなる。さら
に、主キャッシュ・メモリと補助キャッシュ・メモリと
が実際にその情報値を記憶しているか否かを判定するた
めに必要な時間のために、データ処理システム全体の処
理時間も悪影響を受ける。キャッシュ・メモリ階層シス
テムが拡大するにつれて、データのコヒーレンシーを持
たせるために起こる問題が増える。キャッシュ・メモリ
階層システムの各コンポーネント間のデータのコヒーレ
ンシーを持たせるために必要な処理時間が実質的に増大
し、その結果キャッシュ・メモリ階層システムの性能が
落ちる。

【０００５】データにコヒーレンシーを持たせ、なおか
つそのために通常かかる時間を減らすためには、一般的
に包含（インクルージョン：ｉｎｃｌｕｓｉｏｎ）が施
行される。包含とは、主キャッシュのすべての内容が、
それぞれの補助キャッシュ内にもあるという特性であ
る。包含を施行することにより、補助キャッシュに含ま
れていない情報値を検索する動作は、定義上は主キャッ
シュには含まれない。そのため、実行しなければならな
い検索動作の数が減り、キャッシュ・メモリ階層システ
ムは、最小限の時間内により多くのメモリ・アクセスと
修正とを処理することができる。包含によりキャッシュ
・メモリ階層システムの性能は向上するが、包含を施行
し、その後で検索動作を行うために必要な時間は、依然
としてメモリ・システムにより必要とされる処理時間に
おける重要な部分となっている。また、包含を施行する
ために用いられる回路構成は、大きな回路構成面積を必
要とし、その面積は、一般的に集積回路においてはたや
すく得られるものではない。包含を施行するために一般
的に用いられるいくつかの方法を、以下により詳細に説
明する。

【０００６】キャッシュ・メモリ階層において包含を施
行する第１の方法では、補助キャッシュに格納される情
報値に対するすべての修正は、主キャッシュ内の関連の
情報値を試験するために伝播される。その情報値が主キ
ャッシュ内にある場合は、主キャッシュ内でも情報値が
修正される。しかし主キャッシュに情報値が記憶されて
いない場合は、主キャッシュ内の情報値は修正されな
い。第１の方法では、補助キャッシュ内で修正された各
情報値は、主キャッシュ内でも修正されるが、主キャッ
シュと補助キャッシュとの間で余分な情報を転送しなけ
ればならない。情報値が補助キャッシュに記憶されてい
ない場合でも、修正された情報値を主キャッシュに伝播
して、包含の試験をしなければならない。補助キャッシ
ュ内の各トランザクションにかかる時間は、情報値を主
キャッシュ内で修正しなければならないか否かを判定す
るために必要な分だけ長くなる。各キャッシュのトラン
ザクションにかかる時間が長くなることにより、データ
・プロセッサの性能は低下する。

【０００７】包含を施行する第２の方法は、主キャッシ
ュおよび補助キャッシュのそれぞれの相対的編成に依存
する。Ｊｅａｎ−ＬｏｕｐＢａｅｒおよびＷｅｎ−Ｈ
ａｎｎＷａｎｇにより著された「ＯｎｔｈｅＩｎ
ｃｌｕｓｉｏｎＰｒｏｐｅｒｔｉｅｓｆｏｒＭｕ
ｌｔｉ−ＬｅｖｅｌＣａｃｈｅＨｉｅｒａｒｃｈｉ
ｅｓ」と題された第１の論文は、主キャッシュと補助キ
ャッシュの編成を用いて包含を施行する方法を説明して
いる。この論文は、１９８７年の「ＩＥＥＥ」に発表さ
れた。これもＢａｅｒとＷａｎｇにより著された「Ｍｕ
ｌｔｉｌｅｖｅｌＣａｃｈｅＨｉｅｒａｒｃｈｉｅ
ｓ：Ｏｒｇａｎｉｚａｔｉｏｎｓ，Ｐｒｏｔｏｃｏｌ
ｓ，ａｎｄＰｅｒｆｏｒｍａｎｃｅ」という題の第２
の論文でも、包含を施行するための編成の使用について
説明している。第２の論文は、１９８９年に発行された
「ＪｏｕｒｎａｌｏｆＰａｒａｌｌｅｌａｎｄ
ＤｉｓｔｒｉｂｕｔｅｄＣｏｍｐｕｔｉｎｇ６」で
発表された。それぞれの論文で説明されているように、
主キャッシュおよび補助キャッシュの相対的な編成に基
づき包含が実現される。第２の方法では、包含を施行す
る方法が提供されるが、主キャッシュと補助キャッシュ
のそれぞれの相対的編成により、それぞれのキャッシュ
を実現するために用いられる回路構成に新たな制約が課
される。また、これらのキャッシュの編成は、多くのキ
ャッシュ・メモリ・システム設計において容易に実現で
きるものではない。

【０００８】モトローラ社のＭＣ８８１００／ＭＣ８８
２００およびＭＣ６８０４０などいくつかのデータ処理
システムにおいては、包含を施行するために第３の方法
が用いられる。第３の方法では、データ・プロセッサが
複数のデータ値を提供し、主キャッシュ内に記憶されて
いる情報値の外部コピーが作成される。補助キャッシュ
内の複数の情報値のそれぞれに包含ビットが追加され、
情報値が補助キャッシュにもあるか否かを表す。次に、
包含ビットと情報値の外部コピーとが試験されて、補助
キャッシュ内でアクセスされた情報値を主キャッシュ内
でも修正すべきか否かが判定される。逆に、主キャッシ
ュ内で情報値が修正されたときは、その修正された情報
値は補助キャッシュ内でも修正しなければならない。

【０００９】

【発明が解決しようとする課題】第３の方法を用いて包
含を施行するには、後の試験のために情報値の外部コピ
ーを作成するための処理時間が必要とされる。また、補
助キャッシュ内で新たにビットを追加しかつ主キャッシ
ュ内に記憶されている情報値の外部コピーを記憶するた
めの別のメモリを追加することにより、補助キャッシュ
で用いられる回路構成の面積が実質的に増大する。

【００１０】そのため、システムの各メモリ・コンポー
ネントの間で効率的に包含を施行するためのキャッシュ
・コントローラを有するキャッシュ・メモリ・システム
に対する必要性が生まれる。補助キャッシュ内でアクセ
スされた情報値に対する修正は、最小限の時間内に主キ
ャッシュに伝播されなければならない。また、最小限の
回路構成を用いて、システムの各メモリ・コンポーネン
ト間にデータコヒーレンシーをもたせて、回路面積と複
雑性とを最小限に抑えなければならない。

【００１１】

【課題を解決するための手段】前述された必要性は、本
発明により達成される。従って、１つの形態でキャッシ
ュ・コントローラが提供される。本キャッシュ・コント
ローラには、キャッシュ・コントローラを第１バスに結
合させる第１バス・インタフェースと、キャッシュ・コ
ントローラを第２バスに結合させる第２バス・インタフ
ェースとが含まれる。また本キャッシュ・コントローラ
には、第１キャッシュ・タグ・メモリ・アレイが含まれ
る。第１アクセス論理が第１バス・インタフェース手
段，第２バス・インタフェース手段および第１キャッシ
ュ・タグ・メモリ・アレイに結合される。第１アクセス
論理は、第１または第２バス・インタフェースのいずれ
か１つにより与えられる情報値の第１部分を処理するこ
とにより、第１キャッシュ・タグ・メモリ・アレイにア
クセスして、キャッシュ・タグ値を生成する。第１比較
論理回路が第１バス・インタフェース，第２バス・イン
タフェースおよび第１アクセス論理に結合され、前記情
報値の第２部分をキャッシュ・タグ値と比較して、第１
整合信号を生成する。キャッシュ・コントローラには、
包含インデクス・メモリ・アレイも含まれる。第２アク
セス論理は、第１バス・インタフェース，第２バス・イ
ンタフェースおよび包含インデクス・メモリ・アレイに
結合され、情報値の第３部分を処理することにより包含
インデクス・メモリ・アレイにアクセスして、包含イン
デクスを生成する。第２比較論理回路は、第１バス・イ
ンタフェース，第２バス・インタフェースおよび第２ア
クセス論理に結合され、情報値の第４部分を包含インデ
クスと比較して、第２整合信号を生成する。論理回路が
設けられて、第１整合信号と第２整合信号とを組合せ
て、所定のキャッシュ・タグ値がキャッシュ・コントロ
ーラ外部のキャッシュ・タグ・メモリ・アレイに記憶さ
れているか否かを表す。

【００１２】これらとその他の特徴および利点は、以下
の詳細な説明と添付の図面とによりより明確に理解され
よう。図面は本発明の唯一の形態を表すものではない点
に留意されたい。

【００１３】

【実施例】本発明は、キャッシュ・メモリ階層を有する
多重プロセッサ処理システムのためのキャッシュ・コン
トローラを提供する。ここで説明する本発明の実施例に
おいては、キャッシュ・コントローラは、補助キャッシ
ュ・メモリ内で修正される情報値が、主キャッシュ・メ
モリにおいても修正されるべきか否かを最小限の時間内
で効率的に判定する。

【００１４】図１に示されるのは、多重プロセッサ・デ
ータ処理システム１０である。多重プロセッサ・データ
処理システム１０は、階層システムであって、一般に、
プロセッサＡ１４と第１キャッシュ１６とを有する主シ
ステム１２を備える。通常、主システム１２は、モトロ
ーラ社製ＭＣ８８１１０ＲＩＳＣ装置などの単一の集
積回路上に実現することができる。しかし主システム１
２は、データ処理システム１０のユーザの必要性に応じ
て、単一の集積部品として、あるいは複数の異なるコン
ポーネントとして実現してもよい。多重プロセッサ・デ
ータ処理システム１０には、第２キャッシュ・コントロ
ーラ１８，第２データ・キャッシュ・メモリ１９，プロ
セッサＢ２０およびメモリ回路２２も含まれる。第２キ
ャッシュ・コントローラ１８は、主システム１２または
プロセッサＢ２０によりアクセスあるいは修正されたデ
ータ値が、第２データ・キャッシュ・メモリ１９内に記
憶されているか否かを判定する。

【００１５】プロセッサＡ１４の双方向ポートは、デー
タおよび情報値を第１キャッシュ１６の第１双方向ポー
トに伝達する。第１キャッシュ１６の第２双方向ポート
は、第１キャッシュ・インタフェース・バス２６を介し
て、第２キャッシュ・コントローラ１８の第１双方向ポ
ートに接続されている。第２キャッシュ・コントローラ
１８の第２双方向ポートは、システム・インタフェース
・バス２４を介して、プロセッサＢ２０の双方向ポート
とメモリ回路２２とに接続されている。第２キャッシュ
・コントローラ１８の第３双方向ポートは、第２データ
・キャッシュ・メモリ１９の双方向ポートに接続されて
いる。

【００１６】動作中は、データ処理システム１０は、複
数の機能を実行して、第１キャッシュ１６と、第２デー
タ・キャッシュ・メモリ１９と、メモリ回路２２との間
でデータのコヒーレンシーを確保する。メモリ・システ
ム１０においては、複数のステータス・ビットにより、
第１キャッシュ１６，第２データ・キャッシュ・メモリ
１９およびメモリ回路２２のいずれが最近に修正された
情報値を記憶しているかが示されていれば、データのコ
ヒーレンシーは維持される。さらに、メモリ・システム
１０により、包含が施行され、第２データ・キャッシュ
・メモリ１９と第１キャッシュ１６との間で検索動作の
フィルタリングが行われる。

【００１７】一例として、プロセッサＡ１４が所定のア
ドレス位置に記憶されている情報値にアクセスするとす
る。そのアドレス位置が最近アクセスされたものであれ
ば、そこに記憶されている情報値は、第１キャッシュ１
６により与えられる。しかし、その情報値がより以前に
使われた場合は、情報値は第２データ・キャッシュ・メ
モリ１９またはメモリ回路２２のいずれかに記憶されて
いる。情報値が第２データ・キャッシュ・メモリ１９に
記憶されている場合は、情報値は第１キャッシュ・イン
タフェース・バス２６を介して第１キャッシュ１６に送
られる。その後、第１キャッシュ１６はそのメモリを更
新して、新しい値がアクセスされたことを反映し、それ
から情報値はプロセッサＡに送られる。同様に情報値が
メモリ回路２２にある場合は、情報値はシステム・イン
タフェース・バス２４を介して第２キャッシュ・コント
ローラ１８に送られる。第２キャッシュ・コントローラ
１８は、メモリと第２データ・キャッシュ・メモリ１９
の両方を更新して、アクセスされた情報値を記憶し、そ
の情報値を第１キャッシュ・インタフェース・バス２６
を介して第１キャッシュ１６に伝える。この場合も、第
１キャッシュ１６がそのメモリを修正して、アクセスさ
れた情報値を記憶し、その後で情報値をプロセッサＡ１
４に送る。いずれの場合も、第１キャッシュ１６，第２
データ・キャッシュ・メモリ１９およびメモリ回路２２
間のデータコヒーレンシーは維持される。

【００１８】同様にプロセッサＢ２０がメモリ２２内の
所定のアドレス位置にあるデータ値を修正すると、第２
キャッシュ・コントローラ１８が試験あるいは検索さ
れ、第２データ・キャッシュ・メモリ１９がそのデータ
値を記憶しているか否かが判定される。また、第２キャ
ッシュ・コントローラ１８は、そのデータ値が第１キャ
ッシュ１６内に記憶されているか否かを判定する。ここ
で説明される本発明の実施例においては、第２キャッシ
ュ・コントローラ１８は、最小限の時間内に追加の回路
構成をほとんど用いずにこの決定を効率的に行う。

【００１９】図２に第２キャッシュ・コントローラ１８
をより詳細に示す。特定の実施例においては、第２キャ
ッシュ・コントローラ１８は、ＭＣ８８４１０と呼ばれ
るアメリカ合衆国テキサス州、オースチンのモトローラ
社製の単独の集積回路である。ＭＣ８８４１０は、１６
Ｋのエントリまたはラインを有する直接マッピングされ
た補助データ・キャッシュに対応するために必要な制御
およびキャッシュ・タグ機能性をすべて備えている。以
下に説明されるように、ＭＣ８８４１０は、主キャッシ
ュに関して包含を施行する装置となる。この装置は、特
に、ＭＣ８８１１０ＲＩＳＣマイクロプロセッサ上に
実現される主キャッシュに対応するために設計されてい
る。ＭＣ８８４１０には、データ・キャッシュを実現す
るために必要なメモリ装置は含まれていない。図２で
は、本発明をより良く説明するために、ＭＣ８８４１０
を非常に簡略化した形で描いている。

【００２０】図２に示されるように、第２キャッシュ・
コントローラ１８には、一般的には、マルチプレクサ３
０，リクエスト・コントローラ３２，アクセス論理回路
３３，ＭＴＡＧメモリ３４，アクセス論理回路３５，Ｐ
ＴＡＧメモリ３６，比較器３８，比較器４０，比較器４
２および論理回路４４が含まれる。

【００２１】ＭＴＡＧメモリ３４は、第２データ・キャ
ッシュ・メモリ１９に対応するために必要な複数のタグ
とステータス・ビットとを記憶するキャッシュ・タグ・
メモリである。ＰＴＡＧメモリ３６は、ＭＴＡＧメモリ
３４に記憶されている複数のタグおよびステータス・ビ
ットと合成されたときに、第１キャッシュ１６に関して
包含を施行し、第１キャッシュ１６が実行しなければな
らない検索トランザクションの回数を減らすために必要
な複数の情報値を記憶するキャッシュ・タグ・メモリで
ある。

【００２２】システム・インタフェース・バス２４は、
リクエスト・コントローラ３２の第１入力に接続され、
「システム・インタフェース制御」と記された信号を供
給し、第１キャッシュ・インタフェース・バス２６は、
リクエスト・コントローラ３２の第２入力に接続され
て、「第１キャッシュ・インタフェース制御」と記され
た信号を供給する。リクエスト・コントローラ３２の出
力は、マルチプレクサ３０に接続され、「マルチプレク
サ制御」と記された信号を供給する。システム・インタ
フェース・バス２４は、マルチプレクサ３０の第１双方
向ポートに接続され、第１キャッシュ・インタフェース
・バス２６は、マルチプレクサ３０の第２双方向ポート
に接続される。マルチプレクサ３０の第３双方向ポート
は、アドレス・インタフェース・バス２８を介して、ア
クセス論理回路３３の第１および第２入力と、アクセス
論理３５の第１，第２および第３入力とに接続されてい
る。アドレス・インタフェース・バス２８は、ビット３
１ないし１９を含む値の第１部分を、アクセス論理回路
３３の第１入力に送る。これらのビットを集合的に「Ａ
３１：１９」と示す。イネーブルになると、ＭＴＡＧメ
モリ３４は、アクセス論理３３に結合されて、ビットＡ
３１：１９のそれぞれを受け取り、その後ＭＴＡＧメモ
リ３４の所定の記憶位置に記憶する。アドレス・インタ
フェース・バス２８もまた、ビット１８ないし５を含む
アドレス値の第２部分を、アクセス論理回路３３の第２
入力に送る。これらのビットは集合的に「Ａ１８：５」
と示す。アクセス論理回路３３は、ビットＡ１８：５を
解読して、ＭＴＡＧメモリ３４内の所定の記憶位置にア
クセスする。

【００２３】アドレス・インタフェース・バス２８はま
た、アドレス値の第３部分を、アクセス論理回路３５の
第１入力に送る。アドレス値の第３部分は、集合的に
「Ａ１８：１２」と示され、これにはアドレス値のビッ
ト１８ないし１２が含まれる。イネーブルになると、Ｐ
ＴＡＧメモリ３６は、アクセス論理回路３５に結合さ
れ、ビットＡ１８：１２のそれぞれを受け取り、その後
で、ＰＴＡＧメモリ３６内の所定の記憶位置に記憶す
る。また、アドレス・インタフェース・バス２８もま
た、アドレス値の第４部分をアクセス論理回路３５の第
２入力に送る。アドレス値の第４部分には、ビット１１
ないし５が含まれ、集合的に「Ａ１１：５」と示され
る。アクセス論理回路３５は、ビットＡ１１：５を解読
して、ＰＴＡＧメモリ３６内の所定の記憶位置にアクセ
スする。「ＰＷＡＹ」と記された信号がアドレス・イン
タフェース・バス２８を介してアクセス論理回路３５の
第３入力に送られる。さらに、マルチプレクサ３０の第
３双方向ポートが、アドレス・インタフェース・バス２
８を介して、比較器３８，比較器４０および比較器４２
のそれぞれの第１入力に接続される。ビットＡ３１：１
９は比較器３８に送られ、ビットＡ１８：１２は比較器
４０および比較器４２の両方に送られる。

【００２４】ＭＴＡＧメモリ３４の第１出力は、比較器
３８の第２入力に接続され、「ＭＯＵＴ」と記された信
号を設ける。比較器３８の出力は、論理回路４４の第１
入力に接続され、「ＭＨＩＴ」と記された信号を与え
る。ＭＴＡＧメモリ３４の第２出力は、論理回路４４の
第２入力に接続され、「有効（ｖａｌｉｄ）」と記され
た信号を与える。ＰＴＡＧメモリ３６の第１出力は、比
較器４０の第２入力に接続され、「ＰＯＵＴ０」と記
された信号を与える。比較器４０の出力は、論理回路４
４の第３入力に接続され、「Ｐ０ＨＩＴ」と記された
信号を与える。同様に、ＰＴＡＧメモリ３６の第２出力
は、比較器４２の第２入力に接続され、「ＰＯＵＴ
１」と記された信号を与える。比較器４２の出力は、論
理回路４４の第４入力に接続され、「Ｐ１ＨＩＴ」と
記された信号を与える。論理回路４４の出力は、「第１
キャッシュ無効化（ＦｉｒｓｔＣａｃｈｅＩｎｖａ
ｌｉｄａｔｅ）」と記された信号を第２キャッシュ・イ
ンタフェース・バス２６に送る。第１キャッシュ・イン
タフェース・バス２６は次に、第１キャッシュ無効化信
号とアドレス値の両方を第１キャッシュ１６に送る。

【００２５】動作中は、第２キャッシュ・コントローラ
１８は、第２データ・キャッシュ・メモリ１９と、主シ
ステム１２，プロセッサＢ２０およびメモリ回路２２の
いずれか１つとの間のインタフェースを行う。たとえ
ば、プロセッサＢ２０がメモリ回路２２内のあるアドレ
ス位置のデータ値を修正すると、第２キャッシュ・コン
トローラ１８はＭＴＡＧメモリ３４とＰＴＡＧメモリ３
６の両方を同時に試験して、第２データ・キャッシュ・
メモリ１９および第１キャッシュ１６においてもそのデ
ータ値を修正すべきか否かをそれぞれ判定し、データの
コヒーレンシーを維持する。

【００２６】プロセッサＢがデータ値を修正すると、シ
ステム・インタフェース・バス２４を介して、メモリ回
路２２と第２キャッシュ・コントローラ１８の両方に、
対応するアドレス位置が送られる。メモリ回路２２は、
修正されていない、すなわち古いデータ値が記憶されて
いるメモリ位置にアクセスして、その後でその古いデー
タ値を修正されたデータ値を反映するように修正する。
同時に、対応するアドレスが、第２キャッシュ・コント
ローラ１８のリクエスト・コントローラ３２とマルチプ
レクサ３０にも送られる。情報値が第２データ・キャッ
シュ・メモリ１９および第１キャッシュ１６に含まれて
いるか否かを、第２キャッシュ・コントローラ１８が判
定できるようにするには、システム・インタフェース制
御信号をアサート（肯定：ａｓｓｅｒｔ）して、リクエ
スト・コントローラ３２がマルチプレクサ制御信号を送
ることができるようにする。マルチプレクサ制御信号に
より、マルチプレクサ３０は、アドレス・インタフェー
ス・バス２８を介して対応するアドレス値を送ることが
できる。

【００２７】本発明のこの実施例においては、ＭＴＡＧ
メモリ３４は１３ビット幅のＴＡＧ値を記憶することが
できるように構成されている。アドレス・インタフェー
ス・バス２８により転送されるアドレス位置のビット５
ないし１８（Ａ１８：５）が解読されて、ＴＡＧ値を記
憶するＭＴＡＧメモリ３４の所定のメモリ記憶位置を表
す。ビットＡ１８：５がアクセス論理３３により解読さ
れると、対応するＴＡＧ値がＭＯＵＴ信号を介して比較
器３８に送られる。さらにＭＴＡＧメモリ３４はその中
に、各メモリ記憶位置に関する妥当性ビット（ｖａｌｉ
ｄｉｔｙｂｉｔ）を記憶している。妥当性ビットは、
第２データ・キャッシュ・メモリ１９が、メモリ記憶位
置に記憶されている情報値の有効なコピーを持っている
か否かを示す。

【００２８】第２キャッシュ・コントローラ１８はま
ず、プロセッサＢ２０により修正された情報値が、第２
データ・キャッシュ・メモリ１９および第１キャッシュ
１６のいずれか一方に記憶されているのか、あるいは両
方に記憶されているのかを判定しなければならない。情
報値が第２データ・キャッシュ・メモリ１９に記憶され
ているか否かを判定するには、比較器３８でＭＯＵＴ信
号をビットＡ３１：１９と比較する。ビットＡ１８：５
によりアクセスされたＴＡＧ値を含むＭＯＵＴ信号がビ
ットＡ３１：１９により転送された情報値と等しい場合
は、比較器３８は、論理回路４４に対して高論理値のＭ
ＨＩＴ信号を送る。ＭＯＵＴ信号がビットＡ３１：１
９により転送された情報値に等しくない場合は、比較器
３８は論理回路４４に対して、低論理値のＭＨＩＴ信
号を送る。また、ＭＨＩＴ信号が論理回路４４に送ら
れると、解読ビットＡ１８：５によりアクセスされたＴ
ＡＧ値に対応する妥当性ビットも、有効信号を介して論
理回路４４に送られる。有効信号が高論理値を有する場
合、ＴＡＧ値は有効である。この状態は、第２キャッシ
ュ・データ・メモリ１９が、アクセスされたデータ値を
含んでいることを示す。この場合、ＴＡＧ値に対応する
妥当性ビットを修正しなければならない。この修正はキ
ャッシュ・エントリの無効化またはフラッシング（ｆｌ
ｕｓｈｉｎｇ）と呼ばれる。

【００２９】ここで説明する例では、ＰＴＡＧメモリ３
６は１２８セット連想双方向の集合である。ＰＴＡＧメ
モリ３６のこの編成は、１２８セットの双方向セット連
想キャッシュである第１キャッシュ１６の編成により決
定される。ＰＴＡＧメモリ３６は、キャッシュ・コント
ローラ１８がそれにより動作されるように設計されてい
る主キャッシュの編成と同じでなければならない。双方
向セット連想（ｔｗｏ−ｗａｙｓｅｔａｓｓｏｃｉ
ａｔｉｖｅ）とは、ＰＴＡＧメモリ３６内の各メモリ記
憶アドレスが、ＰＷＡＹ信号の値により、実際に２つの
記憶位置にアクセスすることを示す。この例では、ＰＴ
ＡＧメモリ３６は、双方向セット連想キャッシュとして
図示されているが、ＰＴＡＧメモリ３６は、ｎが整数で
ある、ｎ方向セット連想キャッシュとして実現すること
ができる。セット連想キャッシュに関しては、１９８２
年９月に発行されたＡ．Ｊ．Ｓｍｉｔｈ著のＣｏｍｐｕ
ｔｉｎｇＳｕｒｖｅｙｓ，Ｖｏｌｕｍｅ１４，Ｎｕ
ｍｂｅｒ３を参照されたい。

【００３０】ＰＴＡＧメモリ３６は、７ビット幅の包含
インデクス値を記憶するように構成される。アドレス・
インタフェース・バス２８により転送されたアドレスの
ビット５ないし１１（Ａ１１：５）が解読されて、包含
インデクス値を記憶するＰＴＡＧメモリ３６内の所定の
メモリ記憶位置を表す。第１キャッシュ１６でも、ビッ
トＡ１１：５が解読され、キャッシュ・タグ値を含む外
部キャッシュ・タグ・メモリ（図示せず）内の所定のメ
モリ記憶位置を表す。しかし第１キャッシュ１６内でビ
ットＡ１１：５によりアクセスされたキャッシュ・タグ
値には、ビット３１ないし１２（Ａ３１：１２）が含ま
れ、１２ビット幅となっている。

【００３１】ビットＡ１１：５がＰＴＡＧメモリ３６で
解読されると、対応する包含インデクス値が、ＰＯＵＴ
０信号を介して比較器４０に送られ、同時にＰＯＵＴ
１信号を介して比較器４２にも送られる。さらにＰＴ
ＡＧメモリ３６には、各メモリ記憶位置に関する包含ビ
ットが記憶されている。包含ビットは、第１キャッシュ
１６が、情報値の有効なコピーを有しているか否かを示
す。包含ビットが論理０であれば、第１キャッシュ１６
は情報値の有効なコピーを持たない。同様に、包含ビッ
トが高論理値である場合は、第１キャッシュ１６は有効
なコピーを持たない。比較器４０にＰＯＵＴ０信号が
送られると、解読ビットＡ１１：５によりアクセスされ
た包含インデクス値に対応する包含ビットは、「Ｉ０」
と記された信号を介して、同時に比較器４０に送られ
る。同様に、ＰＯＵＴ１信号が比較器４２に送られる
と、解読ビットＡ１１：５によりアクセスされた包含イ
ンデクス値に対応する包含ビットが「Ｉ１」と記された
信号を介して、同時に比較器４０に送られる。

【００３２】アドレス・インタフェース・バス２８を介
して送られるアドレスに対応する情報値が、第１キャッ
シュ１６に記憶されているか否かを判定するためには、
ビットＡ１８：２を、比較器４０のＰＯＵＴ１および
比較器４２のＰＯＵＴ１の両方と比較する。また、Ｉ
０およびＩ１信号も、それぞれ比較器４０と比較器４２
とに送られる。ＰＯＵＴ０またはＰＯＵＴ１信号の
うち、ＰＴＡＧメモリ３６に記憶されている包含インデ
クス値を含むいずれか一方が、ビットＡ１８：１２によ
り転送されたアドレス値に等しく、対応するＩ０または
Ｉ１信号が高論理値であると、比較器４０または比較器
４２は、論理回路４４に対して、高論理値のＰ０ＨＩ
Ｔ信号またはＰ１ＨＩＴ信号をそれぞれ送る。ＰＯＵ
Ｔ０信号もＰＯＵＴ１信号も、ビットＡ１８：１２
により転送されたアドレス値に等しくない場合、あるい
は対応するＩ０またはＩ１が低論理値である場合は、比
較器４０と比較器４２とは、論理回路４４に対して低論
理値のＰ０ＨＩＴ信号およびＰ１ＨＩＴ信号をそれ
ぞれ送る。

【００３３】論理回路４４は次に、ＭＨＩＴ，有効，
Ｐ０ＨＩＴおよびＰ１ＨＩＴ信号のそれぞれを処理
して、第１キャッシュ１６で情報値を修正すべきか否か
を判定する。ＭＨＩＴ信号が高論理値で、有効信号が
高論理値である場合は、転送されたアドレス位置に記憶
されている情報は、有効データ値であり、ＭＴＡＧメモ
リ３４の内容を修正してデータのコヒーレンシーを維持
しなければならない。さらに第１キャッシュ内で情報値
を修正すべきか否かを判定するためには、Ｐ０ＨＩＴま
たはＰ１ＨＩＴ信号のいずれかは、ＰＴＡＧメモリ３
６が第１キャッシュ１６内に記憶されている情報値を示
す包含インデクス値を記憶することを表す高論理値を持
たなければならない。これらの要件のいずれかが満たさ
れると、論理回路４４は第１キャッシュ無効化信号をア
サートする。第１キャッシュ無効化信号はアサートされ
ると、第１キャッシュ・インタフェース・バス２６を介
して、第１キャッシュ１６に送られる。また、データ値
のアドレスも、第１キャッシュ・インタフェース・バス
２６を介して第１キャッシュ１６に送られる。第１キャ
ッシュ無効化信号は、第１キャッシュの対応するアドレ
スの修正された情報値を無効化して、修正された情報値
はその後の動作において、その中に記憶されることにな
る。

【００３４】修正された情報値を記憶するために、リク
エスト・コントローラ３２はマルチプレクサ制御信号を
送り、ＭＴＡＧメモリ３４が、ビットＡ１８：５により
定義されたアドレス位置において妥当性ビットを適切に
修正することができるようにする。ＰＴＡＧメモリ３６
もまた修正して、データのコヒーレンシーを図らねばな
らない。ビットＡ１１：５により定義されたアドレス位
置に対応する包含ビットもまた、適切に修正しなければ
ならない。

【００３５】さらに、第１キャッシュ無効化信号がアサ
ートされ、第１キャッシュ・インタフェース・バス２６
を介して第１キャッシュ１６に送られると、ビットＡ１
１：５により定義されたアドレス位置に対応する妥当性
ビットがフラッシュされる、すなわち除去される。次
に、ビットＡ３１：１２がビットＡ１１：５によりアド
レス位置に記憶される。アドレス・ビットのそれぞれ
と、第１キャッシュ無効化信号とが第１キャッシュ・イ
ンタフェース・バス２６を介して第１キャッシュ１６に
送られる。

【００３６】情報値はデータ処理システム１０内で修正
され、データのコヒーレンシーが最小限の時間内に達成
される。第１キャッシュ１６に対してすべての修正を伝
えずに、ＰＴＡＧメモリ３６を用いて情報値が第１キャ
ッシュ１６内に記憶されているか否かを判定する。ＰＴ
ＡＧメモリ３６により、第１キャッシュ１６とＭＴＡＧ
メモリとの両方において、情報値の同時試験が可能にな
り、包含が決定される。第１キャッシュ１６に記憶され
ている情報が、包含インデクス値と連結されたＭＴＡＧ
３４に記憶されている情報値と等価であることを認識す
ることにより、包含を決定するために必要な回路構成と
時間の両方が最小限に抑えられる。そのためＭＨＩＴ
と、Ｐ０ＨＩＴまたはＰ１ＨＩＴのいずれかとの両
方がアサートされると、論理回路４４がイネーブルにな
り、第１キャッシュ１６を修正してデータのコヒーレン
シーを維持しなければならないことが示される。さらに
ＰＴＡＧメモリ３６は、第１キャッシュ１６の内容の一
部分しか記憶していないので、データのコヒーレンシー
を維持するために必要な回路構成は最小限で済む。

【００３７】第１キャッシュ１６と第２キャッシュ・コ
ントローラ１８においてさまざまな目的のために用いら
れるアドレス値のさまざまな部分の間の関係は、図３を
参照するとさらによく理解されよう。第１キャッシュ１
６において、アドレス・ビットＡ４：０は用いられな
い、すなわち「考慮されない」。アドレス・ビットＡ１
１：５は、タグ・インデクス（ＴＡＧＩＮＤＥＸ）と
呼ばれ、主システム１２内でキャッシュ・タグ・メモリ
（図示せず）にアクセスするために用いられる。また、
アドレス・ビットＡ３１：１２はＴＡＧ（タグ）と呼ば
れ、主システム１２内のキャッシュ・タグ・メモリに記
憶される。第２キャッシュ・コントローラ１８のＭＴＡ
Ｇメモリ３４においては、アドレス・ビットＡ４：０は
用いられず、アドレス・ビットＡ１８：５がタグ・イン
デクスとなり、アクセス論理回路３３により解読されて
ＭＴＡＧメモリ３４にアクセスする。同様に、アドレス
・ビットＡ３１：１９がＴＡＧとなり、ＭＴＡＧメモリ
３４に記憶される。第２キャッシュ・コントローラ１８
のＰＴＡＧメモリ３６においては、アドレス・ビットＡ
４：０は用いられない。アドレス・ビットＡ１１：５が
アクセス論理回路３５により解読されて、ＰＴＡＧメモ
リ３６にアクセスする。ＩＮＣＬＵＳＩＯＮＩＮＤＥＸ
（包含インデクス）は、ビットＡ１８：２により形成さ
れ、ＰＴＡＧメモリ３６に記憶される。第１キャッシュ
１６とＰＴＡＧメモリ３６の場合のインデクス（ＩＮＤ
ＥＸ）ビットは、同じアドレス・ビットである。また、
ＰＴＡＧメモリ３６のＩＮＣＬＵＳＩＯＮＩＮＤＥＸ
は、第１キャッシュ１６のＴＡＧには含まれるが、ＭＴ
ＡＧメモリ３４のＴＡＧには含まれないアドレスにより
構成される。アドレス・ビットＡ３１：１９はＰＴＡＧ
メモリ３６において用いられる、あるいは実現される必
要はない。この関係こそ、ＰＴＡＧメモリ３６を最小限
の寸法にしながら包含を施行するために必要な機能性を
提供し、第１キャッシュ１６により実行されなければな
らない検索トランザクションの数を減らすことができる
ものである。

【００３８】ここで説明された本発明の実施例は、例と
して提供されたに過ぎない。ここで説明された機能を実
行するために、他にも多くの実施例が存在する。たとえ
ば、主システム１２は単独の集積回路上でも、異なるコ
ンポーネントとしても実現することができる。また、図
１のメモリ・システム１０ではプロセッサＢ２０しか図
示されていないが、複数の他のデータ・プロセッサを使
用してもよい。また、リクエスト・コントローラ３２は
第２キャッシュ・コントローラ１８の動作を制御する状
態機械（ｓｔａｔｅｍａｃｈｉｎｅ）として実現して
もよい。ＰＴＡＧメモリ３６もまた、単独のマッピング
されたキャッシュ・メモリとして、あるいは、協働する
主キャッシュの編成により、ｎが整数であるところのｎ
方向連想（ｎ−ｗａｙａｓｓｏｃｉａｔｉｖｅ）キャ
ッシュ・メモリとして実現してもよい。

【００３９】以上本発明の原理を説明してきたが、この
説明はあくまでも例としてなされたものに過ぎず、本発
明の範囲を制限するものでないことは当業者には明確に
理解いただけよう。従って、添付の請求の範囲により、
本発明の精神と範囲に入るすべての修正を包括するもの
とする。

【００４０】

【発明の効果】以上のように、本発明によれば、包含を
効率的に判定しかつ２つ以上のメモリアレイ間における
データのコヒーレンシーを保証できる階層キャッシュメ
モリシステムが提供される。

【図面の簡単な説明】

【図１】本発明によるキャッシュ・コントローラを有す
るキャッシュ多重プロセッサ・データ処理システムのブ
ロック図である。

【図２】図１の第２キャッシュ・コントローラのブロッ
ク図である。

【図３】本発明によるアドレス値の相対的な使用法を示
す説明図である。

【符号の説明】

１０メモリ・システム１２主システム１４，２０プロセッサ１６キャッシュ１８キャッシュ・コントローラ１９データ・キャッシュ・メモリ２２メモリ２４システム・インタフェース２６キャッシュ・インタフェース

フロントページの続き (72)発明者ジェフ・エイ・スラトンアメリカ合衆国テキサス州78745、オースチン、ウィスパーリング・オークス 7217

Claims

【特許請求の範囲】

【請求項１】キャッシュ・コントローラ（１８）であ
って：前記キャッシュ・コントローラを第１バス（２
４）に結合する第１バス・インターフェース手段（２
０）；前記キャッシュ・コントローラを第２バス（２
６）に結合する第２バス・インターフェース手段（３
０）；第１キャッシュ・タグ・メモリ・アレイ（３
４）；前記第１バス・インタフェース手段（３０）と、
前記第２バス・インタフェース手段と、前記第１キャッ
シュ・タグ・メモリ・アレイとに結合され、前記第１ま
たは第２バス・インタフェース手段のいずれか一方によ
り提供された情報値の第１部分を処理することによって
前記第１キャッシュ・タグ・メモリ・アレイにアクセス
して、キャッシュ・タグ値を生成する第１アクセス手段
（３３）；前記第１バス・インタフェース手段と、前記
第２バス・インタフェース手段と、前記第１アクセス手
段とに結合され、前記情報値の第２部分と前記キャッシ
ュ・タグ値とを比較して第１整合信号を生成する第１比
較手段（３８）；包含インデクス・メモリ・アレイ（３
６）；前記第１バス・インタフェース手段（３０）と、
前記第２バス・インタフェース手段と、前記包含インデ
クス・メモリ・アレイとに結合され、前記情報値の第３
部分を処理することにより前記包含インデクス・メモリ
・アレイにアクセスして包含インデクスを生成する第２
アクセス手段（３５）；前記第１バス・インタフェース
手段と、前記第２バス・インタフェース手段と、前記第
２アクセス手段とに結合され、前記情報値の第４部分を
前記包含インデクスと比較して、第２整合信号を生成す
る第２比較手段（４０，４２）；および前記第１整合信
号と、前記第２整合信号とを組合せて、所定のキャッシ
ュ・タグ値が、前記キャッシュ・コントローラ外部にあ
るキャッシュ・タグ・メモリ・アレイ内に記憶されてい
るか否かを示す論理手段（４４）；を具備することを特
徴とするキャッシュ・コントローラ（１８）。
【請求項２】データ処理システム（１０）であって：
データ・プロセッサ（２０）；前記データ・プロセッサ
を第１バス（２４）に結合する第１バス・インタフェー
ス手段；第１キャッシュ・タグ・メモリ・アレイ（１
６）；第２キャッシュ・タグ・メモリ・アレイ（３
４）；前記第１キャッシュ・タグ・メモリ・アレイと、
前記第２キャッシュ・タグ・メモリ・アレイとを、第２
バスに結合する第２バス・インタフェース手段（３
０）；前記第１バス・インタフェース手段と、前記第２
バス・インタフェース手段と、前記第２キャッシュ・タ
グ・メモリ・アレイとに結合され、前記第１または第２
バス・インタフェース手段のいずれか一方により提供さ
れた情報値の第１部分を処理することによって前記第２
キャッシュ・タグ・メモリ・アレイにアクセスして、キ
ャッシュ・タグ値を生成する第１アクセス手段（３
３）；前記第１バス・インタフェース手段と、前記第２
バス・インタフェース手段と、前記第１アクセス手段と
に結合され、前記情報値の第２部分と前記キャッシュ・
タグ値とを比較して第１整合信号を生成する第１比較手
段（３８）；包含インデクス・メモリ・アレイ（３
６）；前記第１バス・インタフェース手段と、前記第２
バス・インタフェース手段と、前記包含インデクス・メ
モリ・アレイとに結合され、前記情報値の第３部分を処
理することにより前記包含インデクス・メモリ・アレイ
にアクセスして包含インデクスを生成する第２アクセス
手段（３５）；前記第１バス・インタフェース手段と、
前記第２バス・インタフェース手段と、前記第２アクセ
ス手段とに結合され、前記情報値の第４部分を前記包含
インデクスと比較して、第２整合信号を生成する第２比
較手段（４０，４２）；および前記第１整合信号と、前
記第２整合信号とを組合せて、所定のキャッシュ・タグ
値が、前記第１キャッシュ・タグ・メモリ・アレイ内に
記憶されているか否かを示す論理手段（４４）；を具備
することを特徴とするデータ処理システム（１０）。
【請求項３】第１レベル・キャッシュをシステム・イ
ンタフェース・バスに結合してアドレス値を通信するシ
ステム・インタフェース手段を備え、前記第１レベル・
キャッシュは、前記アドレス値の第１部分を用いて第１
レベル・キャッシュ・メモリ・アレイにアクセスし、第
１レベル・キャッシュ・タグ値を生成するシステムにお
ける、第２レベル・キャッシュ・コントローラ（１８）
であって：第２レベル・キャッシュ・メモリ・アレイ
（３４）；前記第２レベル・キャッシュ・メモリ・アレ
イを第２レベル・バス（２４，２６）に結合するバス・
インタフェース手段（３０）；前記システム・インタフ
ェース手段と、前記バス・インタフェース手段と、前記
第２レベルキャッシュ・メモリ・アレイとに結合され、
前記アドレス値の第２部分を処理することにより前記第
２レベル・キャッシュ・メモリ・アレイにアクセスして
第２レベル・キャッシュ・タグ値を生成する第１アクセ
ス手段（３３）；前記システム・インタフェース手段
と、前記バス・インタフェース手段と、前記第１アクセ
ス手段とに結合され、前記アドレス値の第３部分と、前
記第２レベル・キャッシュ・タグ値とを比較して、第１
所定値が前記第２レベル・キャッシュ・メモリ・アレイ
に記憶されているか否かを示す第１整合信号を生成する
第１比較手段（３８）；包含メモリ・アレイ（３６）；
前記システム・インタフェース手段と、前記バス・イン
タフェース手段と、前記包含メモリ・アレイとに結合さ
れ、前記アドレス値の第４部分を処理することにより前
記包含メモリ・アレイにアクセスして、包含インデクス
を生成する第２アクセス手段（３５）；および前記シス
テム・インタフェース手段と、前記バス・インタフェー
ス手段と、前記第２アクセス手段とに結合され、前記第
２レベル・キャッシュ・タグ値に含まれない前記第１レ
ベル・キャッシュ・タグ値の一部である、前記アドレス
値の第５部分と、前記包含インデクスとを比較して、第
２レベル・キャッシュ・タグ値と連結された前記アドレ
ス値が、前記第１レベル・キャッシュ・メモリ・アレイ
に記憶されているか否かを判定する第２比較手段（４
０，４２）；を具備することを特徴とする第２レベル・
キャッシュ・コントローラ（１８）。