JPH05257726A - Parity check diagnostic device - Google Patents
Parity check diagnostic deviceInfo
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- JPH05257726A JPH05257726A JP4053982A JP5398292A JPH05257726A JP H05257726 A JPH05257726 A JP H05257726A JP 4053982 A JP4053982 A JP 4053982A JP 5398292 A JP5398292 A JP 5398292A JP H05257726 A JPH05257726 A JP H05257726A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、メモリ装置の診断に用
いられるパリティチェック診断装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a parity check diagnostic device used for diagnosing a memory device.
【０００２】[0002]
【従来の技術】従来の誤り検出符号方式の一つとてパリ
ティ検査（ｐａｒｉｔｙ ｃｈｅｃｋ）があり、ｎ−１
ビットの与えられた情報ビットに対して１ビットの冗長
ビットを付加した符号を構成し、ｎビット中の“１”の
総数が偶数、または奇数になるように冗長ビット（パリ
ティビット）を与える。前者は偶数パリティ方式、後者
は奇数パリティ方式と呼ばれ、奇数個のビット誤りのみ
検出可能である。2. Description of the Related Art As one of conventional error detection code systems, there is a parity check, which is n-1.
A code in which one redundant bit is added to a given information bit is provided, and a redundant bit (parity bit) is provided so that the total number of "1" s in n bits becomes even or odd. The former is called the even parity method and the latter is called the odd parity method, and only an odd number of bit errors can be detected.
【０００３】また、文字単位でパリティビットを付加す
る方式を垂直パリティチェック方式と呼ぶ。これに対
し、伝送ブロック単位にそのなかに含まれる文字の同じ
位置のビット列にパリティビットを付加する方式を水平
パリティチェック方式と呼ぶ。７ビット文字の場合は水
平パリティビットは７ビットとなり、伝送ブロックの最
後に付加される。そして、水平と垂直パリティチェック
方式を組み合わせたもので、広く使用されている。A method of adding a parity bit on a character-by-character basis is called a vertical parity check method. On the other hand, a method of adding a parity bit to a bit string at the same position of a character included in each transmission block unit is called a horizontal parity check method. In the case of a 7-bit character, the horizontal parity bit becomes 7 bits and is added to the end of the transmission block. It is a combination of horizontal and vertical parity check methods and is widely used.
【０００４】そして、データ通信が進歩して、コンピュ
ータ間の高速で効率のよいデータ伝送が必要になったの
で、ＩＳＯはこれに適した新しい手順として、ハイレベ
ルデータリンク制御手順（Ｈｉｇｈ−ｌｅｖｅｌ Ｄａ
ｔａ Ｌｉｎｋ Ｃｏｎｔｒｏｌ ｐｒｏｃｅｄｕｒ
ｅ：ＨＤＬＣ手順）を１９７４年に制定した。日本で
は、１９７８年にＨＤＬＣのＪＩＳ規格化がなされて、
ベーシック手順に代わる新しい手順としてしだいに普及
しつつある。Since data communication has advanced and high-speed and efficient data transmission between computers has been required, ISO is a high-level data link control procedure (High-level Da) as a new procedure suitable for this.
ta Link Control procedure
e: HDLC procedure) was established in 1974. In Japan, the JIS standardization of HDLC was made in 1978,
It is gradually becoming popular as a new procedure that replaces the basic procedure.
【０００５】このＨＤＬＣ手順のねらいとしては、まず
伝送効率の向上の目的があるが、ベーシック手順では、
メッセージの送信後すぐに肯定または否定応答を返すの
で、本質的に半二重通信である。これに対してＨＤＬＣ
手順では両方向同時にメッセージを転送でき、しかも応
答がこなくても、ある範囲まではメッセージを連続的に
送ることができるので、回線を効率よく使用できる。The purpose of this HDLC procedure is to improve the transmission efficiency, but the basic procedure
It is half-duplex in nature because it returns a positive or negative acknowledgment immediately after sending the message. On the other hand, HDLC
With the procedure, messages can be transferred simultaneously in both directions, and even if there is no response, messages can be sent continuously up to a certain range, so the line can be used efficiently.
【０００６】また信頼性の向上の目的については、ベー
シック手順では情報メッセージには誤り検出符号を付加
したが、ＥＮＱ、ＡＣＫ、ＮＡＫなどの伝送制御キャラ
クタを用いる監視シーケンスでは伝送符号に誤りが発生
しても検出できないのに対しＨＤＬＣ手順では、通信の
ためのコマンド（命令）、レスポンス（応答）のすべて
の情報に対して誤りチェックがなされるため、信頼性の
高い通信が実現できるという利点がある。For the purpose of improving reliability, an error detection code is added to the information message in the basic procedure, but an error occurs in the transmission code in the monitoring sequence using the transmission control characters such as ENQ, ACK and NAK. However, the HDLC procedure has an advantage that highly reliable communication can be realized because an error check is performed on all information of a command (command) and a response (response) for communication in the HDLC procedure. ..
【０００７】更に送信データは、データ伝送回線を伝わ
る間に、ガウス雑音、減衰ひずみ、群遅延ひずみ、位相
ジッタ（位相の細かいゆらぎ）、瞬断の原因になるイン
パルス性雑音、あるいは温度や電源変動による変復調装
置の特性劣化などによって、どうしてもビット誤りが発
生する。普通の通信回線では、ビット誤り率１０-4〜１
０-5の品質は容易に実現できるが、データ通信のために
は、データ伝送系において１×１０-7以下のビット誤り
率を確保する必要があるといわれている。このため誤り
の発生を検出し、これを正しい情報に訂正する誤り制御
がデータ伝送では必要となる。Further, the transmission data, while being transmitted through the data transmission line, is Gaussian noise, attenuation distortion, group delay distortion, phase jitter (fine phase fluctuation), impulsive noise that causes momentary interruption, or temperature or power supply fluctuation. A bit error will inevitably occur due to deterioration of the characteristics of the modulator / demodulator due to. For ordinary communication lines, the bit error rate is 10 -4 to 1
Although a quality of 0 -5 can be easily realized, it is said that it is necessary to secure a bit error rate of 1 × 10 -7 or less in a data transmission system for data communication. Therefore, error control is required in data transmission to detect the occurrence of an error and correct it to correct information.
【０００８】このために用いられる誤り検出再送訂正方
式（ＡＲＱ：ＡｕｔｏｍａｔｉｃＲｅｐｅａｔ Ｒｅｑ
ｕｅｓｔ）は、データ伝送ではもっとも一般的な方法で
ある。主にメッセージに規則性を持たせて付加した冗長
ビットを受信側で検査し、その規則性が崩れたことがわ
かると伝送系で誤りが発生したとみなして、そのメッセ
ージを捨ててもう一度送信することを要求する方法であ
る。また、誤り訂正方式（ＦＥＣ：Ｆｏｗａｒｄ Ｅｒ
ｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ）は、データ伝送系で誤
りが発生しても、受信側でメッセージに含ませた冗長性
から誤りパターンを推定して訂正し元の正しいメッセー
ジを復元する方法である。誤り訂正方式は遠い宇宙との
通信や情報の誤りを即座に復元しなければならない用途
（たとえば、ディジタルオーディオディスクなどオーデ
ィオのＰＣＭ録音）に利用されている。The error detection / retransmission correction method (ARQ: Automatic Repeat Req) used for this purpose
is the most common method of data transmission. The receiving side mainly checks the redundant bits added with regularity to the message, and if it is found that the regularity is broken, it is considered that an error has occurred in the transmission system, and the message is discarded and retransmitted. Is the way to request that. In addition, an error correction method (FEC: Forward Er)
Ror correction) is a method of recovering the original correct message by estimating and correcting the error pattern from the redundancy included in the message on the receiving side even if an error occurs in the data transmission system. The error correction system is used for communication with a distant universe and for applications where an error in information must be immediately restored (for example, PCM recording of audio such as a digital audio disk).
【０００９】然るに、コンピュータ装置においては、取
り扱うデータの信頼性向上の手法として、メモリ装置に
パリティチェック機構をもうけることは、古くから行な
われている。その一般的な方法として図１を用いて説明
する。However, it has long been practiced to provide a parity check mechanism in a memory device in a computer device as a method of improving the reliability of data to be handled. A general method will be described with reference to FIG.
【００１０】コンピュータ装置１はデータをメモリ装置
２に書く時に、データバス５を使ってデータを転送する
が、その時同時にパリティジェネレータ／チェッカ４に
より、パリティビットが生成され、パリティビット信号
ライン７を通してパリティビット用メモリ３に書き込ま
れる。When writing data to the memory device 2, the computer device 1 transfers the data by using the data bus 5. At the same time, the parity generator / checker 4 generates the parity bit and the parity bit is transmitted through the parity bit signal line 7. It is written in the bit memory 3.
【００１１】そのデータがコンピュータ装置１により読
み出される際に、メモリ装置２からデータが、またパリ
ティビット用メモリ３からパリティビットが読み出さ
れ、パリティジェネレータ／チェッカ４により、パリテ
ィ診断が行なわれる。エラーがなければ何もしないが、
パリティエラーが発生すると伝送エラー（ＮＭＩ）信号
６をコンピュータ装置１に出力して、異常発生をコンピ
ュータ装置１に伝える。When the data is read by the computer device 1, the data is read from the memory device 2 and the parity bit is read from the parity bit memory 3, and the parity generator / checker 4 performs the parity diagnosis. If there is no error, do nothing,
When a parity error occurs, a transmission error (NMI) signal 6 is output to the computer device 1 to notify the computer device 1 of the occurrence of abnormality.
【００１２】パリティチェック機能の詳細図を図２に示
す。これは８ビットデータに１ビットのパリティビット
を持つ回路例である。A detailed diagram of the parity check function is shown in FIG. This is an example of a circuit having 1-bit parity bit in 8-bit data.
【００１３】メモリから読み出されたデータとパリティ
データはパリティチェッカ１１（ＬＳ２８０など）に入
力され、偶数パリティ又は奇数パリティかによって、奇
数端子又は偶数端子から出力されるデータをエラー判定
部１２に入力し、メモリのデータリード信号１３の立上
りでチェックを行なう。これによりエラー判定部からエ
ラー発生時に高（Ｈｉｇｈ）信号がＮＭＩ信号としてＣ
ＰＵに伝わる。又、コマンドによってエラーリセット信
号１４がアクティブになり、エラーのリセットが可能と
なっている。The data read from the memory and the parity data are input to the parity checker 11 (LS280 or the like), and the data output from the odd terminal or the even terminal is input to the error determination unit 12 depending on whether the parity is even parity or odd parity. Then, the check is performed at the rising edge of the data read signal 13 of the memory. As a result, when an error occurs from the error determination unit, the high signal becomes C as an NMI signal.
It is transmitted to PU. Further, the error reset signal 14 is activated by the command, and the error can be reset.
【００１４】これをソフトウェアの動作で記述したのが
図４である。パリティエラーが発生すると、その時点で
読み出されたデータは保証されない。産業用の制御装置
などに用いられるコンピュータでは、そのデータ異常が
コンピュータ（ＣＰＵ）の暴走につながる可能性がある
ため、データをセーブした後、回路を開路する場合が多
い。FIG. 4 describes this by the operation of software. When a parity error occurs, the data read at that time is not guaranteed. In a computer used as an industrial control device or the like, a data abnormality thereof may cause a computer (CPU) to run out of control, so that the circuit is often opened after saving the data.
【００１５】[0015]
【発明が解決しようとする課題】メモリに異常がある場
合は、従来通りシステムを引き外し（シャットダウン）
させることに問題はないが、メモリの回復性のある瞬時
のエラーやノイズなどによる一時的なデータ不良に関し
ては、引き外しさせる必要がないにも拘らず引き外して
いた。If the memory is abnormal, the system is disconnected (shut down) as usual.
There is no problem in doing so, but with regard to a temporary data defect due to an instantaneous error or noise having recoverability of the memory, it was tripped though it was not necessary to trip it.
【００１６】本発明は、パリティエラー発生時に、エラ
ー現象に従って、システムを引き外しさせる必要のない
時は、引き外しさせないパリティチェック診断装置を提
案することを目的としている。It is an object of the present invention to propose a parity check diagnostic device which does not trip a system when it is not necessary to trip the system according to an error phenomenon when a parity error occurs.
【００１７】[0017]
【課題を解決するための手段】本発明は、コンピュータ
装置とメモリ装置の間を接続するデータバスと、コンピ
ュータ装置とメモリ装置の間に設けられてパリティビッ
ト信号を発生するパリティジェネレータと、データバス
と並列に配線されて前記パリティビット信号を伝送する
パリティビット信号ラインと、パリティビット信号とデ
ータバスで送信されるデータとから送信データの正誤を
判定するパリティチェッカと、メモリ装置からのデータ
リード信号の立上がりによってパリティチェッカのエラ
ー判定を行なうエラー判定部と、このエラー判定部から
の状態信号をコンピュータ装置に出力するステータスポ
ートと、状態信号に基づくコンピュータ装置の命令信号
を受信するコマンドポートと、このコマンドポートから
の命令信号とエラー判定部からの状態信号の論理積を演
算し、伝送エラー信号を出力する論理積回路とを具備し
てなるパリティチェック診断装置である。SUMMARY OF THE INVENTION The present invention provides a data bus connecting a computer device and a memory device, a parity generator provided between the computer device and the memory device for generating a parity bit signal, and a data bus. A parity bit signal line that is wired in parallel to transmit the parity bit signal; a parity checker that determines the correctness of the transmission data from the parity bit signal and the data transmitted on the data bus; and a data read signal from the memory device. Of the parity checker according to the rise of the error checker, a status port for outputting a status signal from the error checker to the computer device, a command port for receiving a command signal of the computer device based on the status signal, Command signal from command port and error It calculates a logical product of the state signal from the determination unit, a parity check diagnostic apparatus comprising; and a logical circuit for outputting a transmission error signal.
【００１８】[0018]
【作用】本発明のパリティチェック診断装置において
は、コンピュータ装置とメモリ装置の間を接続し、コン
ピュータ装置とメモリ装置の間に設けパリティジェネレ
ータをパリティビット信号を発生させ、データバスと並
列にパリティビット信号ラインを配線し、パリティビッ
ト信号を伝送し、パリティビット信号とデータバスで送
信されるデータとから送信データの正誤を判定し、メモ
リ装置からのデータリード信号の立上がりによってパリ
ティチェッカのエラー判定を行ない、エラー判定部から
の状態信号をコンピュータ装置に出力し、状態信号に基
づくコンピュータ装置の命令信号を受信し、コマンドポ
ートからの命令信号とエラー判定部からの状態信号の論
理積を演算し、伝送エラー信号を出力する。In the parity check diagnostic device of the present invention, the computer device and the memory device are connected to each other, and a parity generator is provided between the computer device and the memory device to generate a parity bit signal, and the parity bit is provided in parallel with the data bus. Wire the signal line, transmit the parity bit signal, determine the correctness of the transmission data from the parity bit signal and the data transmitted on the data bus, and determine the parity checker error by the rise of the data read signal from the memory device. Performs, outputs the status signal from the error determination unit to the computer device, receives the command signal of the computer device based on the status signal, calculates the logical product of the command signal from the command port and the status signal from the error determination unit, Output a transmission error signal.
【００１９】[0019]
【実施例】次に本発明の一実施例を説明する。図３にお
いて５はコンピュータ装置１とメモリ装置２の間を接続
するデータバス、１１ａはコンピュータ装置１とメモリ
装置２の間に設けられてパリティビット信号を発生する
パリティジェネレータ、７はデータバス５と並列に配線
されてパリティビット信号を伝送するパリティビット信
号ライン、１１はパリティビット信号とデータバス５で
送信されるデータとから送信データの正誤を判定するパ
リティチェッカ、１２はメモリ装置２からのデータリー
ド信号の立上がりによってパリティチェッカ１１のエラ
ー判定を行なうエラー判定部、２２はエラー判定部１２
からの状態信号をコンピュータ装置１に出力するステー
タスポート、２１は状態信号に基づくコンピュータ装置
１の命令信号を受信するコマンドポート、２３はコマン
ドポート２１からの命令信号とエラー判定部１２からの
状態信号の論理積を演算し、伝送エラー信号を出力する
論理積回路であり、メモリやバスの診断にパリティチェ
ックを実施しているコンピュータシステムにおいて、メ
モリ素子の一時的な異常やノイズによるバスやパリティ
チェック回路の誤動作によるパリティエラーに対して、
システムをシャットダウンさせることなく動作を継続可
能にすることでコンピュータを安定動作させるパリティ
チェック診断方式である。EXAMPLE An example of the present invention will be described below. In FIG. 3, 5 is a data bus connecting between the computer device 1 and the memory device 2, 11a is a parity generator provided between the computer device 1 and the memory device 2 to generate a parity bit signal, and 7 is a data bus 5. A parity bit signal line that is wired in parallel to transmit a parity bit signal, 11 is a parity checker that determines the correctness of transmission data from the parity bit signal and the data transmitted by the data bus 5, and 12 is data from the memory device 2. An error determination unit 22 that determines the error of the parity checker 11 based on the rise of the read signal, and 22 is an error determination unit 12
A status port for outputting a status signal from the computer 1 to the computer 1, 21 a command port for receiving a command signal of the computer 1 based on the status signal, 23 a command signal from the command port 21 and a status signal from the error determination unit 12. It is a logical product circuit that calculates the logical product of and outputs a transmission error signal.In a computer system that performs parity check for memory and bus diagnosis, the bus and parity check due to temporary abnormality of memory elements or noise For parity error due to circuit malfunction,
It is a parity check diagnostic method that allows a computer to operate stably by allowing the system to continue operation without shutting down the system.
【００２０】即ち図２において、エラー発生時のアドレ
スやデータをＮＭＩ信号６によってラッチし、データを
読み出すことによって不具合解析を行なうことは従来か
ら行われている。That is, in FIG. 2, it is conventional to carry out a failure analysis by latching an address or data when an error occurs by the NMI signal 6 and reading the data.
【００２１】本実施例はこのエラーアドレスとエラーデ
ータのラッチに加えて、図３に示されるエラー発生のス
テータス読み出しとＮＭＩ信号の許可／禁止の機能を付
加する。In this embodiment, in addition to the latch of the error address and the error data, the function of reading the status of error occurrence and the enable / disable of the NMI signal shown in FIG. 3 are added.
【００２２】そして、従来では図４のフローの如く、パ
リティエラー発生時はジャットダウンになっていたが、
本実施例では、パリティエラー発生時にエラーアドレス
エラーデータを読み出した後、リトライ（メモリの再読
み出し）を行なう。In the prior art, as shown in the flow of FIG. 4, when the parity error occurred, it was shut down.
In this embodiment, after the error address error data is read when a parity error occurs, a retry (memory re-read) is performed.
【００２３】この時エラーが再発するかどうかを確認す
るため、又更にエラー発生により再度ＮＭＩが発生する
のを禁止すめために、コマンドポート２１を通してＮＭ
Ｉ信号の発生を禁止し、エラーリセット信号１４によっ
てエラー判定部１２をリセットする。この状態で再度メ
モリの読み出しを行ないパリティエラーが発生したかど
うかはステータスポート２２を用いてＣＰＵが読み出
す。再度パリティエラーが発生すれば、本当のパリティ
エラー発生として従来通りシャットダウンシーケンスへ
進む。パリティエラーが発生しなければ、前回のアクセ
スのみが異常だったと判定して、読み出したデータを該
当するレジスタにセットして、ＮＭＩを元の許可状態に
しておいて、エラー発生時のルーチンに正常復帰して、
動作を継続する。At this time, in order to confirm whether or not the error reoccurs, and further to prevent the NMI from being generated again due to the occurrence of the error, the NM is transmitted through the command port 21.
The generation of the I signal is prohibited, and the error determination unit 12 is reset by the error reset signal 14. In this state, the memory is read again and whether or not a parity error has occurred is read by the CPU using the status port 22. If a parity error occurs again, it is determined that a true parity error has occurred, and the shutdown sequence proceeds as usual. If no parity error occurs, it is determined that only the previous access was abnormal, the read data is set in the corresponding register, the NMI is returned to the original enable state, and the routine at the time of error occurrence is normal. Come back,
Continue operation.
【００２４】また、他の実施例としてはリトライで正常
に読めたデータを記憶しておくことにより、定期的に診
断データとして解析することにより、そのシステムのノ
イズの状況やメモリ素子の正常性を定量的につかみ、予
防保守が可能になる。In another embodiment, the data normally read by the retry is stored, and the diagnostic data is periodically analyzed to check the noise condition of the system and the normality of the memory element. It can be grasped quantitatively and preventive maintenance can be performed.
【００２５】[0025]
【発明の効果】本発明により、一時的な記憶素子の不良
やノイズなどによるデータバスやパリティチェック部の
誤動作によってシステムが停止することが無くなり、コ
ンピュータの安定動作が得られる。According to the present invention, it is possible to prevent the system from being stopped due to a malfunction of the data bus or the parity check unit due to a temporary defect of a memory element or noise, and a stable operation of the computer can be obtained.
【図１】従来の診断装置の構成図である。FIG. 1 is a configuration diagram of a conventional diagnostic device.
【図２】図１の説明図である。FIG. 2 is an explanatory diagram of FIG.
【図３】本発明の一実施例を示す診断装置の構成図であ
る。FIG. 3 is a configuration diagram of a diagnostic device showing an embodiment of the present invention.
【図４】図２の作用説明図である。FIG. 4 is a diagram for explaining the operation of FIG.
【図５】図３の作用説明図である。5 is an explanatory view of the operation of FIG.
１１ パリティチェッカ １２ エラー判定部 ２１ コマンドポート ２２ ステータスポート ２３ 論理積回路 11 parity checker 12 error determination unit 21 command port 22 status port 23 AND circuit
Claims (1)
続するデータバスと、前記コンピュータ装置と前記メモ
リ装置の間に設けられてパリティビット信号を発生する
パリティジェネレータと、前記データバスと並列に配線
されて前記パリティビット信号を伝送するパリティビッ
ト信号ラインと、前記パリティビット信号と前記データ
バスで送信されるデータとから送信データの正誤を判定
するパリティチェッカと、前記メモリ装置からのデータ
リード信号の立上がりによって前記パリティチェッカの
エラー判定を行なうエラー判定部と、このエラー判定部
からの状態信号を前記コンピュータ装置に出力するステ
ータスポートと、前記状態信号に基づく前記コンピュー
タ装置の命令信号を受信するコマンドポートと、このコ
マンドポートからの命令信号と前記エラー判定部からの
状態信号の論理積を演算し、伝送エラー信号を出力する
論理積回路とを具備してなるパリティチェック診断装
置。1. A data bus connecting a computer device and a memory device, a parity generator provided between the computer device and the memory device for generating a parity bit signal, and wired in parallel with the data bus. A parity bit signal line for transmitting the parity bit signal, a parity checker for determining whether the transmission data is correct or not based on the parity bit signal and the data transmitted on the data bus, and a rise of a data read signal from the memory device. An error determination unit that determines the error of the parity checker by the status checker, a status port that outputs a status signal from the error determination unit to the computer device, and a command port that receives a command signal of the computer device based on the status signal. From this command port A parity check diagnostic device comprising: a logical product circuit that calculates a logical product of a command signal and a status signal from the error determination unit and outputs a transmission error signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4053982A JPH05257726A (en) | 1992-03-13 | 1992-03-13 | Parity check diagnostic device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4053982A JPH05257726A (en) | 1992-03-13 | 1992-03-13 | Parity check diagnostic device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05257726A true JPH05257726A (en) | 1993-10-08 |
Family
ID=12957834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4053982A Pending JPH05257726A (en) | 1992-03-13 | 1992-03-13 | Parity check diagnostic device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05257726A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009520290A (en) * | 2005-12-22 | 2009-05-21 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | Fault-tolerant processor system |
-
1992
- 1992-03-13 JP JP4053982A patent/JPH05257726A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009520290A (en) * | 2005-12-22 | 2009-05-21 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | Fault-tolerant processor system |
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