JPH05252045A - 剰余演算処理回路 - Google Patents

Abstract

(57)【要約】 【目的】演算速度の向上、ＩＣ回路の小規模化を図るこ
とができる剰余演算処理回路を提供することである。 【構成】縦続接続された遅延手段１１〜１３と、入力剰
余Ｓｉｎ、遅延手段１１〜１３の出力Ｓ１〜Ｓ３と各係
数Ｋ０〜Ｋ３とを掛け合わせて、剰余Ａ０と剰余Ａ１〜
Ａ３に所定補正数ｕを加えた値（Ａ１＋ｕ）、（Ａ２＋
ｕ）、（Ａ３＋ｕ）とを出力する掛算手段１Ｍ１と掛算
手段２Ｍ１、２Ｍ２、２Ｍ３と、Ａ０と（Ａ１＋ｕ）と
を加算してＢ１を出力する初段の加算手段１Ａ１と、Ｂ
１と（Ａ２＋ｕ）とを加算してＢ２を出力する第２段目
の加算手段１Ａ２と、Ｂ２と（Ａ３＋ｕ）とを加算して
Ｂ３を出力する第３段目の加算手段１Ａ３と、加算手段
１Ａ１〜１Ａ３の出力キャリーＣＡ１〜ＣＡ３の反転値
を累算した累算データＺを出力する累算手段１Ａ４と、
（Ｂ３−ｕ×Ｚ）を出力する補正手段２２とを備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、Ｄ−１フォーマット
のＰＡＬ信号をＤ−２フォーマットのＰＡＬ信号に変換
するレート変換装置等を構成する剰余演算処理回路に関
する。

【０００２】

【従来の技術】従来技術について説明する前に、まず剰
余演算法（ＲＮＳ、Residue NumberSystem）について説
明する。剰余演算法は、一つの数値を表すのに、互いに
素である（互いに約数を持たない）剰余数の組で表すも
のであり、数値を整数として扱うために、加算、減算、
掛算はできるが割算はできない。

【０００３】剰余数が３、５、７である場合の剰余演算
法について説明する。３×５×７＝１０５（ダイナミッ
クレンジ）であることから、剰余数３、５、７の組み合
せで０から最大１０４までの数値を表すことができる。

【０００４】６＝０＋３×２＝１＋５×１＝６＋７×０ であることから、６は剰余数３、５、７により（０、
１、６）と表される。

【０００５】次に、４と６との加算、減算、掛算につい
て説明する。

【０００６】まず加算について説明する。４＝（１、
４、４）、６＝（０、１、６）であることから、 （１、４、４）＋（０、１、６）＝（１、０、３）・・・（１） （１）式は、１＋０＝１＋３×０、４＋１＝０＋５×
１、４＋６＝３＋７×１により成立する。また、 １０＝１＋３×３＝０＋５×２＝３＋７×１ であることから、（１、０、３）は１０を示し、（１）
式は４＋６＝１０であることを示す。

【０００７】次に、減算について説明する。

【０００８】 （１、４、４）−（０、１、６）＝（１、３、５）・・・（２） （２）式は、１−０＝１＋３×０、４−１＝３＋５×
０、４−６＝５−７×１により成立する。また、 −２＝１−３×１＝３−５×１＝５−７×１ から、（１、３、５）は−２を示し、（２）式は４−６
＝−２であることを示す。また、 １０３＝１＋３×３４＝３＋５×２０＝５＋７×１４ であることから、−２＝１０３となる。また、０＝１０
５、−１＝１０４となる。これは、図２から明かであ
る。すなわち、時計方向には１、２、３、・・・という
ように数が増加するが、反時計方向には−１、−２、−
３、・・・というように数が減少する。時計方向を使用
するか、反時計方向を使用するかは設計者の設定によ
る。

【０００９】次に、掛算について説明する。

【００１０】 （１、４、４）×（０、１、６）＝（０、４、３）・・・（３） （３）式は、１×０＝０＋３×０、４×１＝４＋５×
０、４×６＝３＋７×３により成立する。また、 ２４＝０＋３×８＝４＋５×４＝３＋７×３ であることから、（０、４、３）は２４を示し、（３）
式は４×６＝２４であることを示す。

【００１１】なお、剰余数表示から二進数表示に戻すの
には中国人の方法（Chinese Remai-nder Theorem）と呼
ばれるものが古くから使われている。

【００１２】上記剰余演算法によれば、実演算はそれぞ
れの剰余数毎に行なうので、演算対象の数値は比較的小
さな値内におさまり、大きな数値の演算に必要な電子回
路の動作スピードの制約を大幅に緩和することができる
という利点がある。

【００１３】このような長所を持つにもかかわらず従来
の剰余演算処理回路置においては、演算結果として特別
な剰余数（上記の例では３、５、７）の剰余を求めるた
めに、ＲＯＭによるルックアップ・テーブルを用いて行
なう方法をとってきた。従来の剰余演算処理回路につい
て図３〜図５を用いて説明する。

【００１４】図３は、Ｄ−１フォーマットのＰＡＬ信号
をＤ−２フォーマットのＰＡＬ信号に変換するレート変
換装置を示すブロック図である。

【００１５】図３において、Ｄ−１エンコーダ１に入力
されたＤ−１フォーマットのＰＡＬ信号Ｄ−１ＰＡＬは
サンプル周波数１３．５ＭＨｚの輝度信号Ｙとサンプル
周波数６．７５ＭＨｚの色差信号（Ｂ−Ｙ）、（Ｒ−
Ｙ）に分離され、輝度信号Ｙはレート変換回路２に入力
され、色差信号（Ｂ−Ｙ）、（Ｒ−Ｙ）はマトリックス
回路３に入力される。輝度信号Ｙはレート変換回路２で
サンプル周波数１７．７３ＭＨｚの輝度信号Ｙ′に変換
される。色差信号（Ｂ−Ｙ）、（Ｒ−Ｙ）はマトリック
ス回路３で軸変換され、色信号ｕ、ｖとなり、これらの
信号ｕ、ｖはレート変換回路４、５でサンプル周波数
８．８９ＭＨｚの色信号ｕ′、ｖ′に変換された後、ク
ロマ変調回路６で４．４３ＭＨｚの副搬送波により変調
され、クロマ信号ＣＲとなる。このクロマ信号ＣＲと上
記輝度信号Ｙ′とは加算回路７で加算され、Ｄ−２フォ
ーマットのＰＡＬ信号Ｄ−２ＰＡＬとなって出力され
る。

【００１６】図４は図３のレート変換回路２、４、５を
示すブロック図である。図４ののレート変換回路に入力
された信号ａ（輝度信号Ｙまたは色信号ｕ、ｖ）はエン
コーダ３で各剰余数たとえば３、５、７の剰余ｘ、ｙ、
ｚに分離され、各レート変換器９ａ、９ｂ、９ｃに入力
される。レート変換後の３、５、７の剰余ｘ′、ｙ′、
ｚ′はデコーダ１０で合成され、信号ｂ（輝度信号Ｙ′
または色信号ｕ′、ｖ′）となって出力される。

【００１７】図５は、従来の剰余演算処理回路としての
ＦＩＲフィルタを有するレート変換器９ａ、９ｂ、９ｃ
を示すブロック図であり、ＦＩＦＯ２１を除いた部分が
従来のＦＩＲフィルタである。図５において、１１〜１
３はＤ形フリップフロップから成る遅延回路であり、遅
延量τはレート変換回路２において１／１３．５ＭＨｚ
に設定され、レート変換回路４、５において１／６．７
５ＭＨｚに設定される。

【００１８】図５の１４〜１７は掛算器であり、その出
力Ａｎ（ｎ＝０〜３）は、 Ａｎ＝（Ｋｎ×Ｓｎ）ｍｏｄＲ・・・（４） となる。ここで、（Ｋｎ×Ｓｎ）ｍｏｄＲは（Ｋｎ×Ｓ
ｎ）の掛算結果に対する剰余数Ｒの剰余である。例え
ば、Ｒ＝３１で、（Ｋｎ×Ｓｎ）＝１５の場合にはＡｎ
＝１５であり、（Ｋｎ×Ｓｎ）＝４０の場合にはＡｎ＝
４０−３１＝９である。掛算器１４〜１７はＲＯＭによ
るルックアップ・テーブルである。

【００１９】図５において、剰余数Ｒ＝３１、Ａ０＝
５、Ａ１＝２５、Ａ２＝３、Ａ３＝１０とした場合の加
算器１８〜２０の出力数値について説明する。各加算器
は掛算器１４〜１７と同様にＲＯＭによるルックアップ
・テーブルである。まず、加算器１８は、Ａ０＋Ａ１＝
３０が算出し、剰余数Ｒに対する剰余３０（＝３０＋０
×３１）を数値Ｂ１として出力する。次に、加算器１９
は、Ｂ１＋Ａ２＝３３を算出し、剰余数Ｒに対する剰余
２（３３＝２＋１×３１）を数値Ｂ２として出力する。
次に、加算器２０は、Ｂ２＋Ａ３＝１２を算出し、剰余
数Ｒに対する剰余１２を数値Ｂ３として出力する。ＦＩ
ＦＯ２１では、輝度信号Ｙの場合にはサンプル周波数１
３．５ＭＨｚの剰余Ｂ３を１７．７３ＭＨｚの剰余Ｓｏ
ｕｔにレート変換し、色信号ｕ、ｖの場合にはサンプル
周波数６．７５ＭＨｚの剰余Ｂ３を８．８９ＭＨｚの剰
余Ｓｏｕｔに変換する。

【００２０】

【発明が解決しようとする課題】しかしながら、上記Ｆ
ＩＲフィルタにおいては、掛算器１４〜１７のみならず
加算器１８〜２０もＲＯＭで構成しているために、演算
速度の向上、回路をＩＣ化する場合の小規模化を図るこ
とができなかった。

【００２１】この発明は上記事情を考慮してなされたも
のであり、その目的とするところは、演算速度の向上、
ＩＣ回路の小規模化を図ることができる剰余演算処理回
路を提供することにある。

【００２２】

【課題を解決するための手段】上述の課題を解決するた
め、この発明においては、入力剰余データに対して剰余
演算を行なう剰余演算処理回路において、入力するデー
タを所定時間遅延させる遅延手段をｎ個（ｎは正の整
数）縦続接続し、上記入力剰余データを入力して上記ｎ
個のそれぞれの遅延手段からその位置に応じた時間分遅
延されたデータを出力する遅延手段群と、上記入力剰余
データと初段の係数とを掛け合わせた結果である初段の
掛算値に対する所定剰余数の剰余を出力する初段の掛算
手段と、上記遅延手段群のそれぞれの遅延手段の出力デ
ータとそれぞれの遅延手段に対応したｎ個の係数とを掛
け合わせた結果であるｎ個の掛算値のそれぞれに対する
上記所定剰余数の剰余に所定の補正数を加えたｎ個の補
正データを出力するｎ個の掛算手段群と、上記初段の掛
算手段から出力される所定剰余数の剰余と上記掛算手段
群の初段の掛算手段から出力される補正データとをバイ
ナリーに加算して初段の加算データおよびキャリーの有
無を示す初段のキャリー信号を出力する初段の加算手段
と、第ｍ段目（ｍ＝１、２、・・・、ｎ−１）の加算手
段から出力される第ｍ段目の加算データと上記掛算手段
群の第ｍ段目の掛算手段から出力される補正データとを
加算して第（ｍ＋１）段目の加算データを出力する（ｎ
−１）個の加算手段群と、上記初段の加算手段と上記加
算手段群とから出力されるキャリー信号の反転値を累算
して累算データを出力する累算手段と、上記加算手段群
のうちの最終段の加算手段から出力される最終段の加算
データから上記累算データに上記所定の補正数を掛けた
累算補正データを引算した値を出力する補正手段とを備
えたことを特徴とする。

【００２３】

【作用】この発明による剰余演算処理回路においては、
図１に示すように、入力剰余データＳｉｎ＝Ｓ０および
遅延手段群１１、１２、１３の出力データＳ１、Ｓ２、
Ｓ３は初段の掛算手段１Ｍ１および掛算手段群２Ｍ１、
２Ｍ２、２Ｍ３で初段の係数Ｋ０および３個の係数Ｋ
１、Ｋ２、Ｋ３と掛け合わされ、初段の掛算手段１Ｍ１
および掛算手段群２Ｍ１、２Ｍ２、２Ｍ３からは、（Ｋ
０×Ｓ０）に対する所定剰余数の剰余Ａ０および（Ｋ１
×Ｓ１）、（Ｋ２×Ｓ２）、（Ｋ３×Ｓ３）に対する所
定剰余数の剰余Ａ１、Ａ２、Ａ３に補正数ｕを加えた数
値（Ａ１＋ｕ）、（Ａ２＋ｕ）、（Ａ３＋ｕ）が出力さ
れる。

【００２４】初段の加算手段１Ａ１では、Ａ０と（Ａ１
＋ｕ）とがバイナリー加算され、初段の加算データＢ１
およびキャリーの有無を示す初段のキャリー信号ＣＡ１
が出力される。加算手段群の加算手段１Ａ２では、Ｂ１
と（Ａ２＋ｕ）とがバイナリー加算され、第２段目の加
算データＢ２およびキャリーの有無を示す第２段目のキ
ャリー信号ＣＡ２が出力される。加算手段群の加算手段
１Ａ３では、Ｂ２と（Ａ３＋ｕ）とがバイナリー加算さ
れ、第３段目の加算データＢ３およびキャリーの有無を
示す第３段目のキャリー信号ＣＡ３が出力される。

【００２５】加算手段１Ａ１〜１Ａ３から出力されるキ
ャリー信号の値は「１」か「０」であり、累算手段１Ａ
４で（ＣＡ１バー＋ＣＡ２バー＋ＣＡ３バー）＝Ｚを算
出する。

【００２６】補正手段２２は（Ｂ３−ｕ×Ｚ）＝Ｂ４を
算出し、ＦＩＦＯ２１へ出力する。ｕ×Ｚは補正手段２
２の掛算手段２２ａで算出される。

【００２７】ＦＩＦＯ２１は、剰余Ｂ４をレート変換し
て剰余Ｓｏｕｔとして出力する。

【００２８】

【実施例】続いて、この発明による剰余演算処理回路の
一実施例につき、図面を参照して詳細に説明する。

【００２９】図１は、この発明の一実施例としてのＦＩ
Ｒフィルタ（ＦＩＦＯ２１を除く）を示すブロック図で
ある。

【００３０】本実施例では、加算器にＲＯＭではなく普
通の加算器を用いるこによって、ＲＯＭによる加算の演
算を減らすものである。このため、所定の補正数ｕを余
分に加えてバイナリー加算を行い、加算器で定まる最大
数に対する剰余で加算結果を表現し、またキャリーの有
無を示すキャリー信号を発生し、そのキャリー信号の値
を反転して累積加算して累算データＺを出力するもので
ある。この演算方法の概要を次に説明する。

【００３１】剰余演算処理回路の剰余数をＲとし、剰余
数による剰余演算で生じた剰余（以下、「剰余数の剰
余」という）を表現できる加算器の語長をＬとする。そ
して語長Ｌによる２進符号の最大値に１を加えた値（２
のＬ乗）をＭとし、Ｍ−Ｒ＝ｕとする。図１の回路で使
用する掛算器にはタイプＩとIIとがあり、タイプＩは掛
算結果に対する所定剰余数Ｒの剰余のみを出力し、タイ
プIIは掛算結果に対する所定剰余数Ｒの剰余に所定補正
数ｕを加えたものを出力する。

【００３２】また加算器にもタイプＩとタイプIIとがあ
り、タイプＩは上記加算器で定まる最大数に対する剰余
とキャリー信号を出力するものであり、タイプIIは引算
器である。

【００３３】すなわち、「１」のキャリー信号（「０」
のキャリーバー信号）が生じたということは、上記Ｍ−
Ｒ＝ｕより、所定補正数ｕの加算結果に対する影響が除
去されたことを意味し、「１」のキャリー信号が生じな
かったということはｕの影響が除去されないということ
を意味する。この「１」のキャリー信号が生じなかった
とき、すなわち「０」のキャリー信号が生じたときの所
定補正数ｕの加算結果に対する影響を除去するために、
最終段の加算データからｕ×Ｚを引算する。Ｚは「０」
のキャリー信号の数である。

【００３４】図１において、入力剰余データＳｉｎ＝Ｓ
０が入力端子Ｔ１に入力される。入力された入力剰余デ
ータＳｉｎ＝Ｓ０は遅延手段群１１〜１３を構成する遅
延回路１１および初段の掛算手段としての掛算器１Ｍ１
に入力される。

【００３５】遅延回路１１は入力剰余データＳｉｎを所
定時間τ（輝度信号の場合はτ＝１／１３．５ＭＨｚで
あり、色信号の場合はτ＝１／６．７５ＭＨｚである）
遅延させた出力データＳ１を遅延回路１２へ出力すると
共に掛算手段群２Ｍ１〜２Ｍ３を構成する第２段目の掛
算器（掛算手段群の初段の掛算手段）２Ｍ１へ出力す
る。遅延回路１２は出力データＳ２を遅延回路１３へ出
力すると共に第３段目の掛算器２Ｍ２へ出力する。さら
に、遅延回路１３は出力データＳ３を最終段の掛算器２
Ｍ３へ出力する。

【００３６】掛算器１Ｍ１は、入力剰余データＳ０と初
段の係数Ｋ０と掛け合わせて、（Ｋ０×Ｓ０）に対する
所定剰余数Ｒの剰余Ａ０を初段の加算器１Ａ１へ出力す
る。掛算器２Ｍ１は、データＳ１と第１の係数Ｋ１とを
掛け合わせて、（Ｋ１×Ｓ１）に対する所定剰余数Ｒの
剰余Ａ１に所定補正数ｕを加えた値（Ａ１＋ｕ）を加算
器１Ａ１へ出力する。また、掛算器２Ｍ２は、データＳ
２と第２の係数Ｋ２とを掛け合わせて、（Ｋ２×Ｓ２）
に対する所定剰余数Ｒの剰余Ａ２に所定補正数ｕを加え
た値（Ａ２＋ｕ）を加算手段群１Ａ２、１Ａ３を構成す
る第２段目の加算器（加算手段群の初段の加算手段）１
Ａ２へ出力する。さらに、掛算器２Ｍ３は、データＳ３
と第３の係数Ｋ３とを掛け合わせて、（Ｋ３×Ｓ３）に
対する所定剰余数Ｒに対する剰余Ａ３に所定補正数ｕを
加えた値（Ａ３＋ｕ）を第３段目の加算器１Ａ３へ出力
する。

【００３７】加算器１Ａ１は、Ａ０と（Ａ１＋ｕ）とを
バイナリーに加算して、初段の加算データＢ１を加算器
１Ａ２へ出力し、初段のキャリー信号ＣＡ１を累算手段
としての累算回路１Ａ４へ出力する。また、加算器１Ａ
２は、Ｂ１と（Ａ２＋ｕ）とをバイナリーに加算して、
第２段目の加算データＢ２を加算器１Ａ３へ出力し、第
２段目のキャリー信号ＣＡ２を累算回路１Ａ４へを出力
する。さらに、加算器１Ａ３は、Ｂ２と（Ａ３＋ｕ）と
をバイナリーに加算して、第３段目の加算データＢ３を
補正回路２２へ出力し、第３段目のキャリー信号ＣＡ３
を累算回路１Ａ４へを出力する。

【００３８】累算回路１Ａ４は、キャリー信号ＣＡ１、
ＣＡ２、ＣＡ３の値を反転したもの、つまりＣＡ１バ
ー、ＣＡ２バー、ＣＡ３バーをバイナリーに累積加算し
て累算データＺとして補正回路２２へ出力する。

【００３９】補正回路２２は、Ｂ３から所定補正数ｕと
累算データＺとを掛け合わせた値（ｕ×Ｚ）を引算した
値（Ｂ３−ｕ×Ｚ）＝Ｂ４を出力する。

【００４０】ここで、１Ｍ１はタイプＩの掛算器、２Ｍ
１、２Ｍ２、２Ｍ３はタイプIIの掛算器、１Ａ１、１Ａ
２、１Ａ３、１Ａ４はタイプＩの加算器、２Ａ１はタイ
プIIの加算器（つまり引算器）である。各タイプの掛算
器、加算器の動作は上述したことから明かである。

【００４１】図１において、掛算器１Ｍ１、２Ｍ１、２
Ｍ２、２Ｍ３はＲＯＭ搭載のルックアップ・テーブルか
ら成るが、加算器１Ａ１、１Ａ２、１Ａ３、１Ａ４、２
Ａ１はバイナリー加算器とすることができ、従来のＲＯ
Ｍ構成に比べ、演算の高速化、ＩＣ回路の小規模化にお
いて有利である。また、掛算器２２ａは小さな値である
所定補正数ｕに累算データＺを掛けるものであり、バイ
ナリー加算器での構成が可能であり、ＲＯＭとする必要
はない。

【００４２】次に、図１の回路に具体的数値を適用した
場合について説明する。図１において、Ａ０＝５、Ａ１
＝２５、Ａ２＝３、Ａ３＝１０とし、加算器１Ａ１〜１
Ａ４は５ビットのバイナリー加算器とする。従って、加
算器１Ａ１〜１Ａ４の２進符号の最大値は３１となる。
ここで、所定剰余数Ｒ＝３１とすると、ｕ＝３１＋１−
３１＝１となる。また、加算器２Ａ１は５ビットのバイ
ナリー減算器とする。

【００４３】まず加算器１Ａ１に入力されるデータはＡ
０＝５とＡ１＋ｕ＝２６であり、Ａ０＋Ａ１＋ｕ＝３１
となり、加算データＢ１＝３１となる。また、キャリー
信号ＣＡ１＝０となる。次に、加算器１Ａ２ではＢ１＋
Ａ２＋ｕ＝３５となるので、Ｂ２＝３、ＣＡ２＝１とな
る。さらに、加算器１Ａ３ではＢ２＋Ａ３＋ｕ＝１４と
なるので、Ｂ３＝１４、ＣＡ３＝０となる。

【００４４】累算回路１Ａ４では、Ｚ＝ＣＡ１バー＋Ｃ
Ａ２バー＋ＣＡ３バー＝１＋０＋１＝２となる。従っ
て、補正回路２２の出力データＢ４は、（Ｂ３−ｕ×
Ｚ）＝１４−２＝１２であり、Ｂ４＝１２となる。この
数値は従来の回路（図５参照）の結果値と一致する。ま
た、Ａ０＋Ａ１＋Ａ２＋Ａ３＝４３であり、これに対す
る剰余数３１の剰余は１２であり、上記の値と一致す
る。ＦＩＦＯ２１の動作は従来の場合と同様である。

【００４５】なお、上記実施例では遅延回路は３個の場
合を示したが、遅延回路を増加したＦＩＲフィルタにお
いても同様に本発明は適用できる。例えば、遅延回路部
分をｎ個の遅延回路から成る遅延回路群で構成し、それ
ぞれの遅延回路に対応するタイプIIの掛算器とタイプＩ
の加算器とをそれぞれｎ個で構成するようにする。この
とき、掛算器群はｎ個の掛算器で構成され、加算器群は
（ｎ−１）個の加算器で構成される（初段の加算器が除
外されるため）。このように任意の段数のＦＩＲフィル
タを構成することができる。図１はｎ＝３の場合であ
る。

【００４６】また、図４のレート変換器の剰余数として
（３、５、７）の組を示したが、その他の例として、
（１６、１５、１３、１１、７）、（３１、２９、１
６、１５、１３）などがある。（１６、１５、１３、１
１、７）の組の場合はダイナミックレンジ２４０２４０
（１７．８７ビット相当）、（３１、２９、１６、１
５、１３）の組の場合はダイナミックレンジ２８０４８
８０（２１．４１ビット相当）となる。

【００４７】

【発明の効果】以上のように、この発明による剰余演算
処理回路は、所定補正数を使用することにより、従来は
ＲＯＭ構成であったものを部分的にバイナリー加算器構
成とすることができたので、その部分についてはＲＯＭ
を使用する必要がなくなり、回路における演算の高速
化、回路をＩＣ化した場合の小規模化を図ることができ
る。

【図面の簡単な説明】

【図１】この発明による剰余演算処理回路の一実施例を
示すブロック図である。

【図２】剰余演算法の説明図である。

【図３】レート変化装置のブロック図である。

【図４】レート変換回路のブロック図である。

【図５】従来の剰余演算処理回路を示すブロック図であ
る。

【符号の説明】

１１〜１３ 遅延回路 １Ｍ１、２Ｍ１、２Ｍ２、２Ｍ３、２２ａ 掛算器 １Ａ１、１Ａ２、１Ａ３、２Ａ１ 加算器 １Ａ４ 累算回路 ２１ ＦＩＦＯ ２２ 補正回路 Ｔ１、Ｔ２ 端子

Claims (1)

【特許請求の範囲】
1. 【請求項１】 入力剰余データに対して剰余演算を行な
   う剰余演算処理回路において、 入力するデータを所定時間遅延させる遅延手段をｎ個
   （ｎは正の整数）縦続接続し、上記入力剰余データを入
   力して上記ｎ個のそれぞれの遅延手段からその位置に応
   じた時間分遅延されたデータを出力する遅延手段群と、 上記入力剰余データと初段の係数とを掛け合わせた結果
   である初段の掛算値に対する所定剰余数の剰余を出力す
   る初段の掛算手段と、 上記遅延手段群のそれぞれの遅延手段の出力データとそ
   れぞれの遅延手段に対応したｎ個の係数とを掛け合わせ
   た結果であるｎ個の掛算値のそれぞれに対する上記所定
   剰余数の剰余に所定の補正数を加えたｎ個の補正データ
   を出力するｎ個の掛算手段群と、 上記初段の掛算手段から出力される所定剰余数の剰余と
   上記掛算手段群の初段の掛算手段から出力される補正デ
   ータとをバイナリーに加算して初段の加算データおよび
   キャリーの有無を示す初段のキャリー信号を出力する初
   段の加算手段と、 第ｍ段目（ｍ＝１、２、・・・、ｎ−１）の加算手段か
   ら出力される第ｍ段目の加算データと上記掛算手段群の
   第ｍ段目の掛算手段から出力される補正データとを加算
   して第（ｍ＋１）段目の加算データを出力する（ｎ−
   １）個の加算手段群と、 上記初段の加算手段と上記加算手段群とから出力される
   キャリー信号の反転値を累算して累算データを出力する
   累算手段と、 上記加算手段群のうちの最終段の加算手段から出力され
   る最終段の加算データから上記累算データに上記所定の
   補正数を掛けた累算補正データを引算した値を出力する
   補正手段とを備えたことを特徴とする剰余演算処理回
   路。