JPH05250900A - Semiconductor integrated circuit with test function - Google Patents
Semiconductor integrated circuit with test functionInfo
- Publication number
- JPH05250900A JPH05250900A JP4050463A JP5046392A JPH05250900A JP H05250900 A JPH05250900 A JP H05250900A JP 4050463 A JP4050463 A JP 4050463A JP 5046392 A JP5046392 A JP 5046392A JP H05250900 A JPH05250900 A JP H05250900A
- Authority
- JP
- Japan
- Prior art keywords
- data
- random number
- memory
- read
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体集積回路、特に内
蔵あるいは外部に接続されるメモリのテスト機能に関す
るものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit, and more particularly to a test function of a memory built in or connected to the outside.
【０００２】[0002]
【従来の技術】図７は例えば1990年電子情報通信学会秋
期全国大会講演論文集［分冊５］のP.5-247に記載され
たメモリのセルフテスト回路であり、図８は本回路のセ
ルフテスト実行手順である。図において、１はメモリ、
２はメモリ１に対する書き込みあるいは読み出しアドレ
ス、３は書き込みあるいは読み出しアドレス２となる乱
数信号を生成する疑似乱数発生器、４はメモリ１に書き
込む書き込みデータ、５は書き込みデータ４となる乱数
信号を生成する疑似乱数発生器、10はメモリ１からの読
み出しデータ、11はメモリ１から読み出される読み出し
データ10を順次圧縮するデータ圧縮器、12はデータ圧縮
器から出力される圧縮結果、18は圧縮結果12と圧縮結果
の期待値とを比較する比較回路、19は比較回路18から出
力される比較結果、13は各回路動作を制御するための制
御信号、14は制御信号13を出力する制御回路である。2. Description of the Related Art FIG. 7 shows a memory self-test circuit described in, for example, P.5-247 of Proceedings of Autumn Meeting of the Institute of Electronics, Information and Communication Engineers [Part 5], and FIG. It is a test execution procedure. In the figure, 1 is a memory,
Reference numeral 2 is a write or read address for the memory 1, 3 is a pseudo random number generator for generating a random number signal to be the write or read address 2, 4 is write data to be written in the memory 1, and 5 is a random number signal to be write data 4. Pseudo-random number generator, 10 is read data from the memory 1, 11 is a data compressor that sequentially compresses the read data 10 read from the memory 1, 12 is a compression result output from the data compressor, and 18 is a compression result 12. A comparison circuit that compares the expected value of the compression result, 19 is a comparison result output from the comparison circuit 18, 13 is a control signal for controlling each circuit operation, and 14 is a control circuit that outputs the control signal 13.
【０００３】次に動作について説明する。まず、メモリ
のセルフテスト動作を開始すると、疑似乱数発生器３、
５とデータ圧縮器11の内容を初期化する（手順１）。次
に、疑似乱数発生器３の出力であるアドレス２が示すメ
モリ１の領域に、疑似乱数発生器５の出力である書き込
みデータ４を書き込み、疑似乱数発生器３、５の内容を
更新する。この書き込み、更新の動作を繰り返してメモ
リ１の全メモリセルにデータを書き込む（手順２）。こ
の動作により、テスト前のメモリの初期化が完了する。
その後、アドレス２が示すメモリ１の領域のデータを読
み出し、読み出しデータ10をデータ圧縮器11で圧縮す
る。また、アドレス２が示すメモリ１の領域に、書き込
みデータ４を書き込み、疑似乱数発生器３、５の内容を
更新する。この読み出し、データ圧縮、書き込み、更新
の動作を全メモリセルから１と０が少なくとも１回ずつ
読み出されるまで行う（手順３）。この後、データ圧縮
器の内容と初期値とを比較器18により比較し、比較結果
19の値によりメモリの故障診断を行う（手順４）。期待
値とは、メモリに故障が無い場合のセルフテスト動作に
よる最終的なデータ圧縮器の内容であり、シミュレーシ
ョンで求められる。また、全メモリセルから１と０が少
なくとも１回ずつ読み出されるまでの繰り返し回数もシ
ミュレーション等によりあらかじめ決定している。Next, the operation will be described. First, when the self-test operation of the memory is started, the pseudo random number generator 3,
5 and the contents of the data compressor 11 are initialized (procedure 1). Next, the write data 4 output from the pseudo random number generator 5 is written in the area of the memory 1 indicated by the address 2 output from the pseudo random number generator 3, and the contents of the pseudo random number generators 3 and 5 are updated. The write and update operations are repeated to write data in all memory cells of the memory 1 (procedure 2). This operation completes the initialization of the memory before the test.
After that, the data in the area of the memory 1 indicated by the address 2 is read, and the read data 10 is compressed by the data compressor 11. Further, the write data 4 is written in the area of the memory 1 indicated by the address 2 and the contents of the pseudo random number generators 3 and 5 are updated. The read, data compression, write, and update operations are performed until 1 and 0 are read at least once from all memory cells (procedure 3). After that, the contents of the data compressor and the initial value are compared by the comparator 18, and the comparison result
Memory failure diagnosis is performed based on the value of 19 (step 4). The expected value is the content of the final data compressor by the self-test operation when there is no failure in the memory, and is obtained by simulation. In addition, the number of repetitions until 1 and 0 are read at least once from all memory cells is also determined in advance by simulation or the like.
【０００４】ここで、手順３完了までに必要な書き込み
データの数と読み出しデータの数の和を所要テストパタ
ン数といい、全メモリセルをテストするために必要な時
間の目安となる。本従来例では、所要テストパタン数は
メモリのワード数の約40倍であったと報告されている。
ここで、全メモリセルに対する１から０、０から１の書
換え、並びに０、１の読み出しが正しく行われたかの確
認方法を単純に考えると、メモリセルの初期化（例えば
０に）、書換え（例えば０から１に）、読み出しによる
確認（例えば１を）、書換え（例えば１から０に）、読
み出しによる確認（例えば０を）を全メモリセルに対し
て行えばよく、所要テストパタン数はメモリのワード数
の約５倍となる。本従来例ではその８倍のテスト時間が
かかることになっている。Here, the sum of the number of write data and the number of read data required to complete the procedure 3 is called the required test pattern number, which is a standard for the time required to test all the memory cells. In this conventional example, it is reported that the required number of test patterns was about 40 times the number of words in the memory.
Here, simply considering a method of rewriting 1 to 0, 0 to 1, and reading 0 or 1 correctly for all memory cells, initialization of memory cells (for example, 0) and rewriting (for example, All memory cells may be checked (from 0 to 1), confirmed by reading (for example, 1), rewritten (for example, by changing from 1 to 0), and confirmed by reading (for example, 0) for all memory cells. It is about 5 times the number of words. In this conventional example, the test time is eight times as long as that.
【０００５】[0005]
【発明が解決しようとする課題】従来のメモリのセルフ
テスト回路は以上のように構成されているので、全メモ
リセルから１と０が読み出されるまで動作を繰り返さな
ければならないため、テスト時間が増大し、また、この
繰り返し回数は書き込みデータ生成のための疑似乱数発
生器の構成に大きく依存するという問題点があった。Since the conventional memory self-test circuit is configured as described above, the operation must be repeated until 1s and 0s are read from all the memory cells, which increases the test time. In addition, there is a problem that the number of repetitions largely depends on the configuration of the pseudo random number generator for generating write data.
【０００６】この発明は上記のような問題点を解消する
ためになされたもので、メモリのセルフテスト時間を縮
小できると共に、疑似乱数発生器の構成に依存しないセ
ルフテスト回路を得ることを目的とする。The present invention has been made to solve the above problems, and an object thereof is to obtain a self-test circuit which can reduce the self-test time of a memory and which does not depend on the structure of a pseudo-random number generator. To do.
【０００７】[0007]
【課題を解決するための手段】この発明に係るメモリの
セルフテスト回路は、書き込みデータとして疑似乱数発
生器の出力である乱数データあるいはその乱数データの
反転データのどちらかを選択できる構成とし、メモリに
対する書き込みデータとして乱数データを選択する場合
と、乱数データの反転データを選択する場合とを設けた
ものである。A self-test circuit for a memory according to the present invention has a structure in which either random number data output from a pseudo random number generator or inverted data of the random number data can be selected as write data. There is provided a case where random number data is selected as the write data for, and a case where inverted data of the random number data is selected.
【０００８】[0008]
【作用】この発明におけるメモリのセルフテスト回路
は、疑似乱数データの書き込みデータとして書き込んだ
場合のテストと、乱数データの反転信号を書き込みデー
タとして書き込んだ場合のテストが行えるため、全メモ
リセルに対して１から０の書換え、０から１の書換え、
並びに０、１の読み出し動作確認が容易に行える。Since the memory self-test circuit according to the present invention can perform a test when the pseudo random number data is written as the write data and a test when the inverted signal of the random number data is written as the write data, all memory cells are tested. Rewriting from 1 to 0, rewriting from 0 to 1,
In addition, the read operation of 0 and 1 can be easily confirmed.
【０００９】[0009]
実施例１．図１に本発明の一実施例を、図２に本発明に
おけるセルフテスト実行手順を示す。以下、本発明の一
実施例を図について説明する。図１において、１はメモ
リ、２はメモリ１に対する書き込みあるいは読み出しア
ドレス、３は書き込みあるいは読み出しアドレス２とな
る乱数信号を生成する疑似乱数発生器、４は乱数信号、
５は乱数信号４を生成する疑似乱数発生回路、６は乱数
信号４の反転信号、７は乱数信号４を入力して乱数信号
の反転信号６を出力する反転回路、８はメモリ１に書き
込み書き込みデータ、９は乱数信号４と乱数信号の反転
信号６のうちの一方を書き込みデータ８として選択する
ための選択回路、10はメモリ１からの読み出しデータ、
11はメモリ１から読み出される読み出しデータ10を順次
圧縮するデータ圧縮器、12はデータ圧縮器から出力され
る圧縮結果、13は各回路動作を制御するための制御信
号、14は制御信号13を出力する制御回路である。Example 1. FIG. 1 shows an embodiment of the present invention, and FIG. 2 shows a self-test execution procedure in the present invention. An embodiment of the present invention will be described below with reference to the drawings. In FIG. 1, 1 is a memory, 2 is a write or read address for the memory 1, 3 is a pseudo random number generator for generating a write or read address 2, and 4 is a random number signal,
5 is a pseudo random number generation circuit for generating the random number signal 4, 6 is an inversion signal of the random number signal 4, 7 is an inversion circuit for inputting the random number signal 4 and outputting the inversion signal 6 of the random number signal, 8 is writing and writing in the memory 1. Data, 9 is a selection circuit for selecting one of the random number signal 4 and the inverted signal 6 of the random number signal as the write data 8, and 10 is read data from the memory 1,
Reference numeral 11 is a data compressor for sequentially compressing read data 10 read from the memory 1, 12 is a compression result output from the data compressor, 13 is a control signal for controlling each circuit operation, and 14 is a control signal 13. It is a control circuit for controlling.
【００１０】次に動作について説明する。まず、メモリ
への書き込みデータ８として疑似乱数発生器５の出力信
号４を選択するか、その反転信号６を選択するかのテス
トモード設定を行う（手順１）。以下、メモリへの書き
込みデータ８として疑似乱数発生器５の出力信号４を選
択する場合をテストモード１、その反転信号６を選択す
る場合をテストモード２と呼ぶ。次にメモリのセルフテ
スト動作を開始すると、疑似乱数発生器３、５とデータ
圧縮器11の内容を初期化する（手順２）。その後、アド
レス２が示すメモリ１の領域のデータを読み出し、読み
出しデータ10をデータ圧縮器11で圧縮し、アドレス２が
示すメモリ１の領域に、テストモード設定に従った書き
込み信号８を書き込み、疑似乱数発生器３、５の内容を
更新する。この読み出し、データ圧縮、書き込み、更新
の動作を繰り返して全メモリセルに書き込む（手順
３）。この後、データ圧縮器の内容により故障診断を行
う（手順４）。以上の手順１から手順４までを、テスト
モードをかえて４回行うことにより、全メモリセルに対
して１から０の書換え、０から１の書換え、並びに０、
１の読み出し動作確認ができる。この時の所要テストパ
タン数（全書き込みデータの数と全読み出しデータの数
の和）は、メモリのワード数の約８倍となる。但し、１
回目はメモリの初期化が目的のため、必ずしもデータの
読み出し、圧縮を行う必要はなく、当然の事ながら圧縮
結果は無視する必要がある。また、同様に２回目の読み
出し及び４回目の書き込みも必ずしも必要ではない。以
上のように、本方式によればメモリのセルフテストに必
要な所要テストパタン数はメモリのワード数の約５〜８
倍程度となる。Next, the operation will be described. First, a test mode is set as to whether the output signal 4 of the pseudo random number generator 5 is selected as the write data 8 to the memory or the inverted signal 6 thereof is selected (procedure 1). Hereinafter, the case where the output signal 4 of the pseudo random number generator 5 is selected as the write data 8 to the memory is referred to as test mode 1, and the case where the inverted signal 6 thereof is selected is referred to as test mode 2. Next, when the self-test operation of the memory is started, the contents of the pseudo random number generators 3 and 5 and the data compressor 11 are initialized (procedure 2). After that, the data in the area of the memory 1 indicated by the address 2 is read, the read data 10 is compressed by the data compressor 11, and the write signal 8 according to the test mode setting is written in the area of the memory 1 indicated by the address 2 to simulate The contents of the random number generators 3 and 5 are updated. This read operation, data compression, write operation, and update operation are repeated to write data in all memory cells (procedure 3). Thereafter, failure diagnosis is performed according to the contents of the data compressor (procedure 4). By performing the above procedure 1 to 4 four times while changing the test mode, rewriting of 1 to 0, rewriting of 0 to 1 and 0 for all memory cells,
Read operation 1 can be confirmed. The number of required test patterns at this time (the sum of the number of all write data and the number of all read data) is about eight times the number of words in the memory. However, 1
Since the purpose of the second time is to initialize the memory, it is not always necessary to read and compress the data, and of course, it is necessary to ignore the compression result. Similarly, the second read and the fourth write are not always necessary. As described above, according to this method, the required number of test patterns required for the memory self-test is about 5 to 8 of the number of words in the memory.
It will be about double.
【００１１】実施例２．図４に本発明に期待値との比較
機能を付加した場合の実施例を示す。図４において、10
はメモリ１からの読み出しデータ、11はメモリ１から読
み出される読み出しデータ10を順次圧縮するデータ圧縮
器、12はデータ圧縮器から出力される圧縮結果、15は読
み出しデータ10が乱数信号４と同じ場合（テストモード
１で書き込んだデータをテストモード２で読み出した場
合）の期待値Ａ、16は読み出しデータ10が乱数信号４の
反転信号６と同じ場合（テストモード２で書き込んだデ
ータをテストモード１で読み出した場合）の期待値Ｂ、
17はテストモード１の場合は期待値Ｂ16を、テストモー
ド２の場合は期待値Ａ15を選択するための選択回路、18
はデータ圧縮結果12と選択回路17により選択された期待
値を比較するための比較回路、19は比較回路18から出力
される比較結果、13は各回路動作を制御するための制御
信号、14は制御信号13を出力する制御回路である。以上
のような構成によると、テストモード設定に従って期待
値の切り換えが自動的に行われるため、比較結果19の値
によりメモリの故障診断が行える。Embodiment 2. FIG. 4 shows an embodiment in which a function of comparing with an expected value is added to the present invention. In FIG. 4, 10
Is the read data from the memory 1, 11 is the data compressor that sequentially compresses the read data 10 read from the memory 1, 12 is the compression result output from the data compressor, and 15 is the case where the read data 10 is the same as the random number signal 4. Expected value A (when data written in test mode 1 is read in test mode 2) is 16 and read data 10 is the same as inverted signal 6 of random number signal 4 (data written in test mode 2 is test mode 1 Expected value B (when read in),
Reference numeral 17 is a selection circuit for selecting the expected value B16 in the test mode 1 and the expected value A15 in the test mode 2,
Is a comparison circuit for comparing the data compression result 12 and the expected value selected by the selection circuit 17, 19 is a comparison result output from the comparison circuit 18, 13 is a control signal for controlling each circuit operation, and 14 is It is a control circuit that outputs a control signal 13. According to the above configuration, the expected value is automatically switched according to the test mode setting, so that the memory failure diagnosis can be performed based on the value of the comparison result 19.
【００１２】実施例３．図３に本発明に期待値との比較
機能を付加した場合の他の実施例を示す。図３におい
て、10はメモリ１からの読み出しデータ、20は読み出し
データ10を反転するための反転回路、21は読み出しデー
タ10の反転データ、22はテストモード１の場合は反転デ
ータ21を、テストモード２の場合は読み出しデータ10を
選択するための選択回路、23は選択回路22によって選択
された出力信号、11は選択回路22の出力信号23を順次圧
縮するデータ圧縮器、12はデータ圧縮器から出力される
圧縮結果、18はデータ圧縮器12と期待値とを比較するた
めの比較回路、19は比較回路18から出力される比較結
果、13は各回路動作を制御するための制御信号、14は制
御信号13を出力する制御回路である。以上のような構成
によると、テストモード１の場合に読み出されるデータ
（テストモード２で書き込まれた乱数信号４の反転信号
６）10は反転回路20で反転されてデータ圧縮器11の入力
23となり、テストモード２の場合に読み出されるデータ
（テストモード１で書き込まれた乱数信号４）10はその
ままデータ圧縮器11の入力23となる。すなわち、いずれ
のテストモードに於いてもデータ圧縮器11の入力23は同
じになり、期待値としては乱数信号４を書き込んでそれ
を読み出した場合のものを用意するだけでよい。Embodiment 3. FIG. 3 shows another embodiment in which the function of comparing with expected values is added to the present invention. In FIG. 3, 10 is the read data from the memory 1, 20 is an inverting circuit for inverting the read data 10, 21 is the inverted data of the read data 10, 22 is the inverted data 21 in the test mode 1, and the test mode In the case of 2, a selection circuit for selecting the read data 10, 23 is an output signal selected by the selection circuit 22, 11 is a data compressor for sequentially compressing the output signal 23 of the selection circuit 22, and 12 is a data compressor. The compression result output, 18 is a comparison circuit for comparing the data compressor 12 with an expected value, 19 is the comparison result output from the comparison circuit 18, 13 is a control signal for controlling each circuit operation, 14 Is a control circuit for outputting the control signal 13. According to the above configuration, the data 10 (inverted signal 6 of the random number signal 4 written in the test mode 2) 10 in the test mode 1 is inverted by the inversion circuit 20 and input to the data compressor 11.
23, the data read out in the test mode 2 (random number signal 4 written in the test mode 1) 10 becomes the input 23 of the data compressor 11 as it is. That is, in any of the test modes, the input 23 of the data compressor 11 is the same, and it is only necessary to prepare the expected value when the random number signal 4 is written and read.
【００１３】実施例４．上記の実施例３ではテストモー
ド１の場合は反転データ21を、テストモード２の場合は
読み出しデータ10をデータ圧縮11の入力23とする構成と
したが、これをテストモード１の場合は読み出しデータ
10を、テストモード２の場合は反転データ21をデータ圧
縮器11の入力23とする構成としても同様の効果が得られ
る。この場合の期待値としては乱数信号４の反転信号６
を書き込んでそれを読み出した場合のものを用意するだ
けでよい。Embodiment 4. In the third embodiment, the inverted data 21 in the test mode 1 and the read data 10 in the test mode 2 are used as the input 23 of the data compression 11, but in the test mode 1, the read data 21 is read data.
The same effect can be obtained even if 10 is configured to use the inverted data 21 as the input 23 of the data compressor 11 in the test mode 2. The expected value in this case is the inverted signal 6 of the random number signal 4.
You only need to prepare the one for writing and reading it.
【００１４】実施例５．図５に本発明の他の実施例を、
図６に本発明におけるセルフテスト実行手順を示す。以
下、本発明の他の実施例を図について説明する。図５に
おいて、１はメモリ、２はメモリ１に対する書き込みあ
るいは読み出しアドレス、３は書き込みあるいは読み出
しアドレス２となる乱数信号を生成する疑似乱数発生
器、４は乱数信号、５は乱数信号４を生成する疑似乱数
発生回路、６は乱数信号４の反転信号、７は乱数信号４
を入力して乱数信号の反転信号６を出力する反転回路、
８はメモリ１に書き込む書き込みデータ、９は乱数信号
４と乱数信号の反転信号６のうちの一方を書き込みデー
タ８として選択するための選択回路、10はメモリ１から
の読み出しデータ、11はメモリ１から読み出される読み
出しデータ10を順次圧縮するデータ圧縮器、12はデータ
圧縮器から出力される圧縮結果、18はデータ圧縮結果12
と期待値とを比較する比較回路、19は比較回路18による
比較結果、13は各回路動作を制御するための制御信号、
14は制御信号13を出力する制御回路である。Example 5. FIG. 5 shows another embodiment of the present invention.
FIG. 6 shows a self-test execution procedure in the present invention. Hereinafter, another embodiment of the present invention will be described with reference to the drawings. In FIG. 5, 1 is a memory, 2 is a writing or reading address for the memory 1, 3 is a pseudo random number generator for generating a writing or reading address 2, 4 is a random number signal, and 5 is a random number signal 4. Pseudo random number generation circuit, 6 is an inverted signal of the random number signal 4, and 7 is a random number signal 4
An inverting circuit for receiving the input signal and outputting the inverted signal 6 of the random number signal,
8 is write data to be written in the memory 1, 9 is a selection circuit for selecting one of the random number signal 4 and the inverted signal 6 of the random number signal as the write data 8, 10 is read data from the memory 1, 11 is memory 1 A data compressor for sequentially compressing the read data 10 read from the device, 12 is a compression result output from the data compressor, and 18 is a data compression result 12
And a comparison circuit for comparing the expected value, 19 is a comparison result by the comparison circuit 18, 13 is a control signal for controlling each circuit operation,
A control circuit 14 outputs a control signal 13.
【００１５】次に動作について説明する。まず、セルフ
テスト動作を開始すると、疑似乱数発生器３、５とデー
タ圧縮器11の内容を初期化する（手順１）。次に、アド
レス２が示すメモリ１の領域に、選択回路９で選択され
た書き込み信号８が書き込み、疑似乱数発生器３、５の
内容を更新する。この書き込み、更新の動作を繰り返し
て全メモリセルに書き込む（手順２）。以上の動作によ
り、テスト前のメモリの初期化が完了する。その後、疑
似乱数発生器３、５を初期化し、選択回路９の選択内容
を変更した後、アドレス２が示すメモリ１の領域のデー
タを読み出し、読み出しデータ10をデータ圧縮器11で圧
縮し、アドレス２が示すメモリ１の領域に、選択回路９
で選択された書き込み信号８を書き込み、疑似乱数発生
器３、５の内容を更新する。この読み出し、データ圧
縮、書き込み、更新の動作を繰り返して全メモリセルに
書き込む（手順３）。その後再び、疑似乱数発生器３、
５を初期化し、選択回路９の選択内容を変更した後、ア
ドレス２が示すメモリ１の領域のデータを読み出し、読
み出しデータ10をデータ圧縮器11で圧縮し、アドレス２
が示すメモリ１の領域に、選択回路９で選択された書き
込み信号８を書き込み、疑似乱数発生器３、５の内容を
更新する。この読み出し、データ圧縮、書き込み、更新
の動作を繰り返して全メモリセルに書き込む（手順
４）。さらに再び、疑似乱数発生器３、５を初期化し、
選択回路９の選択内容を変更した後、アドレス２が示す
メモリ１の領域のデータを読み出し、読み出しデータ10
をデータ圧縮器11で圧縮し、アドレス２が示すメモリ１
の領域に、選択回路９で選択された書き込み信号８を書
き込み、疑似乱数発生器３、５の内容を更新する。この
読み出し、データ圧縮、書き込み、更新の動作を繰り返
して全メモリセルに書き込む（手順５）。この後、デー
タ圧縮器の内容と期待値とを比較器18により比較し、比
較結果19の値によりメモリの故障診断を行う（手順
６）。尚、手順２においてデータ圧縮器を動作させな
い、あるいは動作終了後にデータ圧縮器を初期化する
等、読み出しデータを反映させない制御を行うのであれ
ば、手順３〜５と同様に読み出し動作を行ってもよい。
また、手順３の読み出し動作及び手順５の書き込み動作
は必ずしも必要ではない。以上のように本実施例におい
ても、メモリのセルフテストに必要な所要テストパタン
数はメモリのワード数の約５〜８倍程度となる。Next, the operation will be described. First, when the self-test operation is started, the contents of the pseudo random number generators 3 and 5 and the data compressor 11 are initialized (procedure 1). Next, the write signal 8 selected by the selection circuit 9 is written in the area of the memory 1 indicated by the address 2 to update the contents of the pseudo random number generators 3 and 5. The write and update operations are repeated to write in all memory cells (procedure 2). The above operation completes the initialization of the memory before the test. After that, the pseudo random number generators 3 and 5 are initialized, the selection content of the selection circuit 9 is changed, the data in the area of the memory 1 indicated by the address 2 is read, the read data 10 is compressed by the data compressor 11, and the address is read. In the area of the memory 1 indicated by 2, the selection circuit 9
The write signal 8 selected by is written, and the contents of the pseudo random number generators 3 and 5 are updated. This read operation, data compression, write operation, and update operation are repeated to write data in all memory cells (procedure 3). After that, again, the pseudo random number generator 3,
5 is initialized and the selection content of the selection circuit 9 is changed, then the data in the area of the memory 1 indicated by the address 2 is read, the read data 10 is compressed by the data compressor 11, and the address 2 is read.
The write signal 8 selected by the selection circuit 9 is written in the area of the memory 1 indicated by, and the contents of the pseudo random number generators 3 and 5 are updated. This read operation, data compression, write operation, and update operation are repeated to write data in all memory cells (procedure 4). Furthermore, the pseudo random number generators 3 and 5 are initialized again,
After changing the selection content of the selection circuit 9, the data in the area of the memory 1 indicated by the address 2 is read and the read data 10
Is compressed by the data compressor 11, and the memory 1 indicated by the address 2
The write signal 8 selected by the selection circuit 9 is written in the area of 1 to update the contents of the pseudo random number generators 3 and 5. This read, data compression, write, and update operations are repeated to write in all memory cells (procedure 5). After that, the contents of the data compressor and the expected value are compared by the comparator 18, and the failure diagnosis of the memory is performed based on the value of the comparison result 19 (step 6). Even if the read operation is performed in the same manner as in steps 3 to 5, if the data compressor is not operated in the procedure 2 or the control that does not reflect the read data is performed, such as initializing the data compressor after the operation is completed, Good.
Further, the read operation of procedure 3 and the write operation of procedure 5 are not always necessary. As described above, also in this embodiment, the required number of test patterns required for the memory self-test is about 5 to 8 times the number of words in the memory.
【００１６】尚、疑似乱数発生器５は、オール０出力回
路、オール１出力回路、あるいはその他の固定データ出
力回路で構成しても同様の効果が得られる。また、メモ
リ１は本セルフテスト回路を内蔵する半導体集積回路の
外部で接続される場合でも同様の効果が得られる。The same effect can be obtained even if the pseudo random number generator 5 is composed of an all 0 output circuit, an all 1 output circuit, or another fixed data output circuit. The same effect can be obtained even when the memory 1 is connected outside the semiconductor integrated circuit including the self-test circuit.
【００１７】[0017]
【発明の効果】以上のように、本発明によれば書き込み
データとして疑似乱数発生器の出力である乱数データあ
るいはその乱数データの反転データのどちらかを選択で
きる構成とし、メモリに対する書き込みデータとして乱
数データを選択する場合と、乱数データの反転データを
選択する場合とを設けたことにより、全メモリセルに対
する１、０の設定が用意に可能なため、疑似乱数発生器
の構成に依存せず、所要テストパタン数の少ないセルフ
テスト回路が実現できる。As described above, according to the present invention, either the random number data output from the pseudo-random number generator or the inverted data of the random number data can be selected as the write data, and the random number is used as the write data for the memory. By providing the case of selecting the data and the case of selecting the inverted data of the random number data, it is possible to easily set 1 or 0 to all the memory cells, so that it does not depend on the configuration of the pseudo random number generator, A self-test circuit with a small number of required test patterns can be realized.
【図１】本発明の一実施例によるセルフテスト回路の構
成図である。FIG. 1 is a configuration diagram of a self-test circuit according to an embodiment of the present invention.
【図２】本発明の一実施例によるセルフテストの実行手
順を示す図である。FIG. 2 is a diagram showing a self-test execution procedure according to an embodiment of the present invention.
【図３】本発明の一実施例に期待値との比較機能を付加
した場合の構成図である。FIG. 3 is a configuration diagram when a function of comparing with an expected value is added to one embodiment of the present invention.
【図４】本発明の一実施例に期待値との比較機能を付加
した場合の他の構成図であるFIG. 4 is another configuration diagram in the case of adding an expected value comparison function to one embodiment of the present invention.
【図５】本発明の他の実施例によるセルフテスト回路の
構成図である。FIG. 5 is a configuration diagram of a self-test circuit according to another embodiment of the present invention.
【図６】本発明の他の実施例によるセルフテストの実行
手順を示す図である。FIG. 6 is a diagram showing a self-test execution procedure according to another embodiment of the present invention.
【図７】従来のセルフテスト回路の構成図である。FIG. 7 is a configuration diagram of a conventional self-test circuit.
【図８】従来のセルフテストの実行手順を示す図であ
る。FIG. 8 is a diagram showing a conventional self-test execution procedure.
１ メモリ ２ 疑似乱数発生回路 ５ 疑似乱数発生回路 ７ 反転回路 ９ 選択回路 11 データ圧縮器 15 期待値Ａ 16 期待値Ｂ 17 選択回路 18 比較回路 20 反転回路 22 選択回路 1 Memory 2 Pseudo Random Number Generation Circuit 5 Pseudo Random Number Generation Circuit 7 Inversion Circuit 9 Selection Circuit 11 Data Compressor 15 Expected Value A 16 Expected Value B 17 Selection Circuit 18 Comparison Circuit 20 Inversion Circuit 22 Selection Circuit
Claims (6)
レスとなる第１の乱数データを生成する第１の疑似乱数
発生器と、前記メモリからの読み出しデータを圧縮する
データ圧縮器とを備え、前記第１の疑似乱数発生器が生
成する書き込みアドレスに従って前記メモリに書き込み
データを書き込み、前記第１の疑似乱数発生器が生成す
る読み出しアドレスに従って前記メモリから読み出した
読み出しデータを前記データ圧縮器により圧縮し、デー
タ圧縮結果によりメモリの故障を検出するテスト機能を
有する半導体集積回路において、第２の乱数データを生
成する第２の疑似乱数発生器と、第２の乱数データから
前記第２の乱数データの反転データを生成する第１の反
転回路と、前記書き込みデータとして前記第２の乱数デ
ータあるいは前記第２の乱数データの反転データのどち
らかを選択するための第１の選択回路とを有し、第１の
状態においては前記メモリに対する書き込みデータとし
て前記第２の乱数データを選択し、第２の状態において
は前記メモリに対する書き込みデータとして前記第２の
乱数データの反転データを選択する事を特徴とするテス
ト機能付き半導体集積回路。1. A first pseudo-random number generator for generating first random number data serving as a write or read address of a memory, and a data compressor for compressing read data from the memory. Write data is written to the memory according to a write address generated by a pseudo random number generator, and read data read from the memory is compressed by the data compressor according to a read address generated by the first pseudo random number generator to compress the data. In a semiconductor integrated circuit having a test function of detecting a memory failure based on a result, a second pseudo random number generator for generating second random number data and an inverted data of the second random number data from the second random number data are generated. A first inversion circuit for generating the second random number data or the second random number data as the write data; And a first selection circuit for selecting either inverted data of the random number data of No. 2, and in the first state, selects the second random number data as write data to the memory, In a state, a semiconductor integrated circuit with a test function, wherein inverted data of the second random number data is selected as write data for the memory.
示す第１及び第２の期待値を格納する回路と、データ圧
縮結果と前記第１あるいは第２の期待値とを比較し比較
結果を出力する比較回路とを備え、前記第１の状態にお
いては前記データ圧縮結果と前記第１の期待値を比較
し、前記第２の状態においては前記データ圧縮結果と前
記第２の期待値を比較することを特徴とする請求項１記
載のテスト機能付き半導体集積回路。2. A circuit that stores first and second expected values indicating a theoretical compression result of the data compressor, and a comparison result by comparing the data compression result with the first or second expected value. And a comparison circuit that outputs the data compression result and the first expected value in the first state, and compares the data compression result and the second expected value in the second state. The semiconductor integrated circuit with a test function according to claim 1, which is compared.
ータの反転データを生成する第２の反転回路と、前記デ
ータ圧縮器の入力として前記メモリからの読み出しデー
タあるいは前記読み出しデータの反転データのどちらか
を選択するための第２の選択回路とを有し、前記第１の
状態においては前記データ圧縮器の入力として前記メモ
リからの読み出しデータの反転信号を選択し、前記第２
の状態においては前記データ圧縮器の入力として前記メ
モリからの読み出しデータを選択する事を特徴とする請
求項１記載のテスト機能付き半導体集積回路。3. A second inverting circuit for generating inverted data of the read data from the read data, and selecting either read data from the memory or inverted data of the read data as an input of the data compressor. A second selection circuit for selecting the inverted signal of the read data from the memory as an input of the data compressor in the first state,
2. The semiconductor integrated circuit with a test function according to claim 1, wherein read data from said memory is selected as an input of said data compressor in said state.
ータの反転データを生成する第２の反転回路と、前記デ
ータ圧縮器の入力として前記メモリからの読み出しデー
タあるいは前記読み出しデータの反転データのどちらか
を選択するための第２の選択回路とを有し、前記第１の
状態においては前記データ圧縮器の入力として前記メモ
リからの読み出しデータを選択し、前記第２の状態にお
いては前記データ圧縮器の入力として前記メモリからの
読み出しデータの反転信号を選択する事を特徴とする請
求項１記載のテスト機能付き半導体集積回路。4. A second inverting circuit for generating inverted data of the read data from the read data, and selecting either read data from the memory or inverted data of the read data as an input of the data compressor. A second selection circuit for selecting the read data from the memory as an input of the data compressor in the first state, and an input of the data compressor in the second state. 2. A semiconductor integrated circuit with a test function according to claim 1, wherein an inverted signal of read data from said memory is selected as said.
る期待値とを比較し比較結果を出力する比較回路を備
え、前記第１及び第２の状態においてデータ圧縮結果と
前記期待値とを比較することを特徴とする請求項３ある
いは４記載のテスト機能付半導体集積回路。5. A comparison circuit for comparing a data compression result with an expected value which is a theoretical compression result and outputting a comparison result, wherein the data compression result and the expected value are displayed in the first and second states. 5. The semiconductor integrated circuit with a test function according to claim 3, wherein the semiconductor integrated circuits are compared.
レスとなる第１の乱数データを生成する第１の疑似乱数
発生器を、前記メモリからの読み出しデータを圧縮する
データ圧縮器とを備え、前記第１の疑似乱数発生器が生
成する書き込みアドレスに従って前記メモリに書き込み
データを書き込み、前記第１の疑似乱数発生器が生成す
る読み出しアドレスに従って前記メモリから読み出した
読み出しデータを前記データ圧縮器により圧縮し、デー
タ圧縮結果によりメモリの故障を検出するテスト機能を
有する半導体集積回路において、第２の乱数データを生
成する第２の疑似乱数発生器と、第２の乱数データから
前記第２の乱数データの反転データを生成する第１の反
転回路と、前記書き込みデータとして前記第２の乱数デ
ータあるいは前記第２の乱数データの反転データのどち
らかを選択するための第１の選択回路とを有し、前記第
１の疑似乱数発生器が生成する書き込みアドレスと前記
第１の選択回路の選択内容に従って書き込まれた全デー
タに対して読み出し全て完了あるいは書き込みが全て完
了した事を検知することにより、前記第１及び第２の疑
似乱数発生器の値を初期状態にするとともに、前記第１
の選択回路の選択内容を変更する機能を持つ事を特徴と
するテスト機能付き半導体集積回路。6. A first pseudo-random number generator for generating first random number data to be a write or read address of the memory, and a data compressor for compressing the read data from the memory. Write data is written to the memory according to a write address generated by a pseudo random number generator, and read data read from the memory is compressed by the data compressor according to a read address generated by the first pseudo random number generator to compress the data. In a semiconductor integrated circuit having a test function of detecting a memory failure based on a result, a second pseudo random number generator for generating second random number data and an inverted data of the second random number data from the second random number data are generated. A first inversion circuit for generating the second random number data or the second random number data as the write data; And a first selection circuit for selecting either of the inversion data of the random number data of 2, and writing according to the write address generated by the first pseudo random number generator and the selection content of the first selection circuit. By detecting that all reading or writing has been completed for all the stored data, the values of the first and second pseudo random number generators are initialized and the first
A semiconductor integrated circuit with a test function, which has a function of changing the selection contents of the selection circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4050463A JPH05250900A (en) | 1992-03-09 | 1992-03-09 | Semiconductor integrated circuit with test function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4050463A JPH05250900A (en) | 1992-03-09 | 1992-03-09 | Semiconductor integrated circuit with test function |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05250900A true JPH05250900A (en) | 1993-09-28 |
Family
ID=12859574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4050463A Pending JPH05250900A (en) | 1992-03-09 | 1992-03-09 | Semiconductor integrated circuit with test function |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05250900A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH097394A (en) * | 1995-06-16 | 1997-01-10 | Nec Corp | Semiconductor integrated circuit applicable to dynamic bt |
| KR100419902B1 (en) * | 2001-06-19 | 2004-03-04 | 삼성전자주식회사 | High speed built-in self test circuit using linear feedback shift register |
| WO2009028051A1 (en) * | 2007-08-28 | 2009-03-05 | Fujitsu Limited | Memory test method and memory tester |
| JP2009156761A (en) * | 2007-12-27 | 2009-07-16 | Hitachi Ltd | Semiconductor device |
| JP2011181176A (en) * | 1997-04-04 | 2011-09-15 | Glenn J Leedy | Information processing method and laminated integrated circuit memory |
| US8907499B2 (en) | 1997-04-04 | 2014-12-09 | Glenn J Leedy | Three dimensional structure memory |
-
1992
- 1992-03-09 JP JP4050463A patent/JPH05250900A/en active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH097394A (en) * | 1995-06-16 | 1997-01-10 | Nec Corp | Semiconductor integrated circuit applicable to dynamic bt |
| JP2011181176A (en) * | 1997-04-04 | 2011-09-15 | Glenn J Leedy | Information processing method and laminated integrated circuit memory |
| US8907499B2 (en) | 1997-04-04 | 2014-12-09 | Glenn J Leedy | Three dimensional structure memory |
| US9401183B2 (en) | 1997-04-04 | 2016-07-26 | Glenn J. Leedy | Stacked integrated memory device |
| KR100419902B1 (en) * | 2001-06-19 | 2004-03-04 | 삼성전자주식회사 | High speed built-in self test circuit using linear feedback shift register |
| WO2009028051A1 (en) * | 2007-08-28 | 2009-03-05 | Fujitsu Limited | Memory test method and memory tester |
| JP2009156761A (en) * | 2007-12-27 | 2009-07-16 | Hitachi Ltd | Semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2673298B2 (en) | Semiconductor integrated circuit with self-test function | |
| US5528553A (en) | Method and apparatus for testing random access memory | |
| JPS6231439B2 (en) | ||
| JPH10187554A (en) | Semiconductor memory device with self-testing circuit | |
| JPH08313591A (en) | Fail memory device | |
| JPS62269076A (en) | Apparatus for testing semiconductor memory | |
| US6484282B1 (en) | Test pattern generator, a memory testing device, and a method of generating a plurality of test patterns | |
| JPH05250900A (en) | Semiconductor integrated circuit with test function | |
| US5048019A (en) | Method of testing a read-only memory and device for performing the method | |
| US6006350A (en) | Semiconductor device testing apparatus and method for testing memory and logic sections of a semiconductor device | |
| JP2002312252A (en) | Memory diagnostic device and diagnostic method | |
| US6202187B1 (en) | Pattern generator for use in a semiconductor test device | |
| JPH07307100A (en) | Memory integrated circuit | |
| JPH063424A (en) | Integrated circuit device and test data generation circuit assembled into the device | |
| KR20050031960A (en) | Semiconductor device and test method thereof | |
| JP2524529B2 (en) | Pattern generator | |
| JPS63161600A (en) | Assembling test circuit for logic lsi | |
| JP3320582B2 (en) | Electronic musical instrument control apparatus and control program setting method therefor | |
| JP3271155B2 (en) | Data controller | |
| KR100455373B1 (en) | Built-in self-test circuit using multiple input signature register, especially securing maximal test points | |
| JP2001176300A (en) | Memory test device | |
| JP3246406B2 (en) | Semiconductor memory device and test method therefor | |
| JPH0566249A (en) | Semiconductor integrated circuit with test function | |
| JP3177975B2 (en) | One-chip microcomputer | |
| JP3281898B2 (en) | Memory mounted semiconductor device and memory test method |