JPH052482A - Data processor - Google Patents
Data processorInfo
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- JPH052482A JPH052482A JP15191391A JP15191391A JPH052482A JP H052482 A JPH052482 A JP H052482A JP 15191391 A JP15191391 A JP 15191391A JP 15191391 A JP15191391 A JP 15191391A JP H052482 A JPH052482 A JP H052482A
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- JP
- Japan
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- scoreboard
- destination
- data processing
- processing device
- register
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、データ処理装置に関す
るものである。スコアボードを有してなるデータ処理装
置は、演算に使用されるオペランドの相互依存関係をチ
ェックし、演算パイプラインの制御を行うために使用さ
れる。ここで、等速度の演算パイプラインが動作してい
る場合には、データ処理装置の構成が簡単であるが、異
なった速度の複数の演算パイプラインが並列に動作する
場合には、スコアボード装置の構成が非常に複雑にな
る。そこで、このような場合にも、データ処理装置の構
成を簡単化することが望まれている。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data processing device. A data processing device having a scoreboard is used for checking the interdependency of operands used in operations and controlling the operation pipeline. Here, the configuration of the data processing device is simple when the arithmetic pipelines of constant speed are operating, but when a plurality of arithmetic pipelines of different speeds operate in parallel, the scoreboard device is used. Configuration becomes very complicated. Therefore, even in such a case, it is desired to simplify the configuration of the data processing device.
【０００２】[0002]
【従来の技術】各命令で使用されるオペランドを格納す
るレジスタに対する相互依存性をチェックし、演算パイ
プラインを制御するために、データ処理装置が使用され
る。ここで、演算に使用されるオペランド間の相互依存
性には、次の３種類があり、パイプライン・ハザードが
発生する。2. Description of the Related Art A data processor is used to check the interdependencies on the registers that store the operands used in each instruction and to control the arithmetic pipeline. Here, there are the following three types of interdependencies between operands used for operations, and a pipeline hazard occurs.
【０００３】ＲＡＷ型依存性（Read After Write）
ＷＡＲ型依存性（Write After Read）
ＷＡＷ型依存性（Write After Write ）
以下、ＲＡＷ型依存性、ＷＡＲ型依存性、ＷＡＷ
型依存性について説明する。RAW type dependency (Read After Write) WAR type dependency (Write After Read) WAW type dependency (Write After Write) Hereinafter, RAW type dependency, WAR type dependency, WAW
The type dependency will be explained.
【０００４】ＲＡＷは次のような演算で発生する。
Ｎ１＋Ｎ２＝Ｎ７…（ａ）
Ｎ７＊Ｎ４＝Ｎ５…（ｂ）
ここで、Ｎｉ（ｉ＝０〜７）は、数値を示し、対応する
演算用レジスタＲＮｉ（ｉ＝０〜７）に格納される。RAW is generated by the following calculation. N1 + N2 = N7 ... (a) N7 * N4 = N5 ... (b) Here, Ni (i = 0-7) shows a numerical value and is stored in the corresponding arithmetic register RNi (i = 0-7). .
【０００５】（ａ）、（ｂ）の演算を連続して行う場合
には、（ａ）の演算が終了するまで、答えＮ７がレジス
タＲＮ７に書き込まれず、且つ、演算（ｂ）では、前記
レジスタＲＮ７に書き込まれた答えＮ７が使用される。
従って、この場合には、レジスタＲＮ７にＲＡＷ型の依
存性が発生する。When the operations (a) and (b) are continuously performed, the answer N7 is not written in the register RN7 until the operation (a) is completed, and in the operation (b), the register The answer N7 written in RN7 is used.
Therefore, in this case, a RAW type dependency occurs in the register RN7.
【０００６】ＷＡＲは次のような演算で発生する。
Ｎ１＊Ｎ７＝Ｎ３…（ｃ）
Ｎ４＋Ｎ５＝Ｎ７…（ｄ）
（ｃ）、（ｄ）の演算を連続して行う場合には、（ｃ）
の演算でレジスタＲＮ７にあるオペランドＮ７が読み出
される以前に、（ｄ）の演算における答えＮ７がレジス
タＲＮ７に書き込まれてはならない。従って、この場合
には、レジスタＲＮ７にＷＡＲ型の依存性が発生する。WAR is generated by the following calculation. N1 * N7 = N3 ... (c) N4 + N5 = N7 ... (d) When the operations of (c) and (d) are continuously performed, (c)
The answer N7 in the operation of (d) must not be written to the register RN7 before the operand N7 in the register RN7 is read by the operation of. Therefore, in this case, a WAR type dependency occurs in the register RN7.
【０００７】ＷＡＷは次のような演算で発生する。
Ｎ１＊Ｎ２＝Ｎ７…（ｅ）
Ｎ４＋Ｎ５＝Ｎ７…（ｆ）
（ｅ）、（ｆ）の演算を連続して行う場合には、（ｅ）
の演算における答えＮ７がレジスタＲＮ７に書き込まれ
る以前に、（ｆ）の演算における答えＮ７がレジスタＲ
Ｎ７に書き込まれてはならない。従って、この場合に
は、レジスタＲＮ７にＷＡＷ型の依存性が発生する。WAW is generated by the following calculation. N1 * N2 = N7 ... (e) N4 + N5 = N7 ... (f) When the operations of (e) and (f) are continuously performed, (e)
Before the answer N7 in the operation of is written in the register RN7, the answer N7 in the operation of (f) is written in the register R.
It should not be written to N7. Therefore, in this case, a WAW type dependency occurs in the register RN7.
【０００８】一般に、上記３種類の相互依存性が存在す
る可能性があるが、演算パイプラインが等速度で動作し
ている場合には、ＷＡＲの依存性及びＷＡＷの依存性は
発生せず、このため、ＲＡＷの依存性のみをチェックす
ればよい。従って、この場合に、レジスタコンクリクト
チェック用のデータ処理装置は、図３に示されるように
簡単である。Generally, the above three types of interdependencies may exist, but when the operation pipeline operates at a constant speed, the WAR dependency and the WAW dependency do not occur, Therefore, only the RAW dependency needs to be checked. Therefore, in this case, the data processing device for register concrete check is simple as shown in FIG.
【０００９】図３は、ＲＡＷ依存性チェック用の従来の
データ処理装置を示し、（Ａ）、（Ｂ）は、それぞれ、
その構成、作用を示す。まず、前記ＲＡＷの演算：
Ｎ１＋Ｎ２＝Ｎ７…（ａ）
Ｎ７＊Ｎ４＝Ｎ５…（ｂ）
を再び引用すると、演算（ａ）において、Ｎ１、Ｎ２は
ソース、Ｎ７はディスティネーションであり、演算
（ｂ）において、Ｎ７、Ｎ４はソース、Ｎ５はディステ
ィネーションである。そして、図３（Ａ）において、デ
ータ処理装置は、スコアボードレジスタＲ０〜Ｒ７を含
み、ディスティネーションｄのセット端子及びリセット
端子と、ソースＳ１、Ｓ２のリード端子を有する。FIG. 3 shows a conventional data processing apparatus for RAW dependency checking, and (A) and (B) respectively show
The structure and action will be shown. First, referring again to the above RAW operation: N1 + N2 = N7 ... (a) N7 * N4 = N5 ... (b) In the operation (a), N1 and N2 are sources, N7 is a destination, and operation (b ), N7 and N4 are sources and N5 is a destination. Then, in FIG. 3A, the data processing device includes scoreboard registers R0 to R7, and has set terminals and reset terminals of the destination d and lead terminals of the sources S1 and S2.
【００１０】以下、図３（Ｂ）を参照しながら、ＲＡ
Ｗの演算を説明すると、演算を実行していない場合に
は、全てのスコアボードレジスタＲ０〜Ｒ７は“０”で
あるが、演算（ａ）Ｎ１＋Ｎ２＝Ｎ７を実行している間
には、該演算で使用されるディスティネーションＮ７に
対応するスコアボードレジスタＲ７が“１”にセットさ
れる。従って、ディスティネーションＮ７は、未だ求め
られていないので、次の演算（ｂ）Ｎ７＊Ｎ４＝Ｎ５は
実行されない。The RA will be described below with reference to FIG.
Explaining the operation of W, all the scoreboard registers R0 to R7 are “0” when the operation is not executed, but during execution of the operation (a) N1 + N2 = N7, The scoreboard register R7 corresponding to the destination N7 used in the calculation is set to "1". Therefore, since the destination N7 has not yet been obtained, the next operation (b) N7 * N4 = N5 is not executed.
【００１１】その後、演算（ａ）Ｎ１＋Ｎ２＝Ｎ７の実
行が終了してディスティネーションＮ７が求められる
と、ディスティネーションＮ７に対応するスコアボード
レジスタＲ７がクリアされ“０”に戻る。このようにデ
ィスティネーションＮ７が求められてスコアボードレジ
スタＲ７が“０”にクリアされると、該Ｎ７をソースと
して、次の演算（ｂ）Ｎ７＊Ｎ４＝Ｎ５が実行される。After that, when the execution of the operation (a) N1 + N2 = N7 is completed and the destination N7 is obtained, the scoreboard register R7 corresponding to the destination N7 is cleared and returns to "0". In this way, when the destination N7 is obtained and the scoreboard register R7 is cleared to "0", the following operation (b) N7 * N4 = N5 is executed using the N7 as a source.
【００１２】以上のように、次の演算（ｂ）Ｎ７＊Ｎ４
＝Ｎ５では、該演算（ｂ）のソース側として使用される
Ｎ７に対応するスコアボードレジスタＲ７を読み出して
チェックし、スコアボードレジスタＲ７が“１”から
“０”にクリアされた時点で、演算（ｂ）の実行が開始
されることとなる。As described above, the following calculation (b) N7 * N4
= N5, the scoreboard register R7 corresponding to N7 used as the source side of the operation (b) is read and checked, and when the scoreboard register R7 is cleared from “1” to “0”, the operation is performed. The execution of (b) will be started.
【００１３】[0013]
【発明が解決しようとする課題】一般の演算命令では、
ソース側レジスタは２個、ディスティネーション側レジ
スタは１個である。そして、上記したような演算パイプ
ラインが等速度で動作している場合には、ＲＡＷの依存
性のみをチェックすればよいので、データ処理装置は、
実行中の命令のディスティネーションｄ（１個）のレジ
スタ番号をセットし、クリアし、次命令のコンクリクト
チェックでは、該ディスティネーションｄ（１個）のレ
ジスタ番号をチェックすればよい。従って、データ処理
装置は、図３に示されるように、セット端子１個、クリ
ア端子１個、リード端子２個を有するように構成するこ
とが可能である。In general operation instructions,
There are two source side registers and one destination side register. When the arithmetic pipeline as described above operates at a constant speed, only the RAW dependency need be checked.
The register number of the destination d (1) of the instruction being executed is set and cleared, and the concurrency check of the next instruction may be performed by checking the register number of the destination d (1). Therefore, the data processing device can be configured to have one set terminal, one clear terminal, and two lead terminals, as shown in FIG.
【００１４】しかしながら、異なった速度を持つ演算パ
イプラインが並列に動作する場合のように、ＲＡＷ依存
性及びＷＡＲ依存性の両方のチェックが必要な場合に
は、データ処理装置は、実行中の命令のソースＳ１、Ｓ
２（２個）及びディスティネーションｄ（１個）の計３
個のレジスタ番号をセットし、クリアし、次命令のコン
クリクトチェックにおいては、該ソースＳ１、Ｓ２（２
個）及びディスティネーションｄ（１個）の計３個のレ
ジスタ番号をチェックする必要がある。従って、データ
処理装置は、図４に示されるように、セット端子３個、
リセット端子３個、リード端子３個を有するように構成
する必要があり、このため、データ処理装置が非常に複
雑になる。However, when it is necessary to check both the RAW dependency and the WAR dependency, such as the case where the operation pipelines having different speeds operate in parallel, the data processing apparatus determines the instruction being executed. Source S1, S
2 (2 pieces) and destination d (1 piece) 3 in total
The register numbers are set and cleared, and the source S1 and S2 (2
It is necessary to check a total of three register numbers including the target number) and the destination d (one). Therefore, the data processing device has three set terminals, as shown in FIG.
It has to be configured to have three reset terminals and three lead terminals, which makes the data processing device very complicated.
【００１５】そこで、本発明の目的は、構成の簡単なス
コアボードを有するデータ処理装置を提供することにあ
る。Therefore, an object of the present invention is to provide a data processing device having a scoreboard with a simple structure.
【００１６】[0016]
【課題を解決するための手段】本発明は、演算に使用さ
れるオペランドの相互依存関係をチェックするためのス
コアボードを有するデータ処理装置であって、現在実行
中の命令で使用されているソース側レジスタ番号をセッ
トするソース側スコアボード（１０）と、現在実行中の
命令で使用されているディスティネーション側レジスタ
番号をセットするディスティネーション側スコアボード
（１２）と、を別個に有することを特徴とする。SUMMARY OF THE INVENTION The present invention is a data processor having a scoreboard for checking the interdependencies of operands used in operations, the source being used in the instruction currently being executed. A source side scoreboard (10) for setting a side register number and a destination side scoreboard (12) for setting a destination side register number used in an instruction currently being executed are separately provided. And
【００１７】[0017]
【作用】本発明において、ソース側レジスタ番号をソー
ス側スコアボード（１０）にセットし、ディスティネー
ション側レジスタ番号をディスティネーション側スコア
ボード（１２）にセットするようになっており、各スコ
アボードにより、次命令で使用されるレジスタ番号をチ
ェックする。In the present invention, the source side register number is set on the source side scoreboard (10), and the destination side register number is set on the destination side scoreboard (12). , Check the register number used in the next instruction.
【００１８】[0018]
【実施例】以下、図面に基づいて本発明の好適な実施例
を説明する。図１には、本発明の実施例によるデータ処
理装置が示されており、このデータ処理装置は、ＲＡＷ
依存性及びＷＡＲ依存性のチェック用である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT A preferred embodiment of the present invention will be described below with reference to the drawings. FIG. 1 shows a data processing device according to an embodiment of the present invention.
For checking dependency and WAR dependency.
【００１９】図１（Ａ）において、データ処理装置は、
ソース側スコアボード１０及びディスティネーション側
スコアボード１２を有する。ソース側スコアボード１０
は、現在実行中の命令で使用されているソース側レジス
タ番号（通常１演算当たりＳ１、Ｓ２の２個）をセッ
ト、クリアし、また、ディスティネーション側スコアボ
ード１２は、現在実行中の命令で使用されているディス
ティネーション側レジスタ番号（通常１演算当たりｄの
１個）をセット、クリアする。従って、現在実行中の命
令で使用されているソースＳ１、Ｓ２側レジスタ番号、
ディスティネーションｄ側レジスタ番号は、それぞれ、
ソース側スコアボード１０、ディスティネーション側ス
コアボード１２に別個にセット、リセットされる。In FIG. 1A, the data processor is
It has a source side scoreboard 10 and a destination side scoreboard 12. Source side scoreboard 10
Sets and clears the register number on the source side (usually two S1 and S2 per operation) used by the instruction currently being executed, and the destination side scoreboard 12 uses the instruction currently being executed. Set and clear the destination register number (usually one per operation) d. Therefore, the source S1 and S2 side register numbers used in the instruction currently being executed,
The destination d-side register numbers are
The scoreboard 10 on the source side and the scoreboard 12 on the destination side are separately set and reset.
【００２０】上記装置において、次命令で使用されるレ
ジスタの依存性をどのようにチェックするかを説明す
る。まず、ＲＡＷ依存性のチェックの際には、次命令で
使用されるソースＳ１、Ｓ２側レジスタ番号を、ディス
ティネーション側スコアボード１２からリードしてチェ
ックする。一方、ＷＡＲ依存性のチェックの際には、次
命令で使用されるディスティネーションｄ側レジスタ番
号を、ソース側スコアボード１０からリードしてチェッ
クする。In the above device, how to check the dependency of the register used in the next instruction will be described. First, when checking the RAW dependency, the source S1 and S2 side register numbers used in the next instruction are read from the destination side scoreboard 12 and checked. On the other hand, when checking the WAR dependency, the destination d-side register number used in the next instruction is read from the source-side scoreboard 10 and checked.
【００２１】以上のように、図１（Ａ）のデータ処理装
置によれば、ＲＡＷ依存性及びＷＡＲ依存性の両者をチ
ェックすることができる。そして、ディスティネーショ
ン側スコアボード１２では、セット端子１個、クリア端
子１個、リード端子２個であり、また、ソース側スコア
ボード１０では、セット端子２個、クリア端子２個、リ
ード端子１個であり、各スコアボード１０、１２での端
子数が減少するので、データ処理装置の構成が簡略化さ
れる。As described above, according to the data processing device of FIG. 1A, both the RAW dependency and the WAR dependency can be checked. The destination-side scoreboard 12 has one set terminal, one clear terminal, and two lead terminals, and the source-side scoreboard 10 has two set terminals, two clear terminals, and one lead terminal. Since the number of terminals in each scoreboard 10 and 12 is reduced, the configuration of the data processing device is simplified.
【００２２】なお、図１（Ａ）のデータ処理装置では、
ソース側スコアボード１０を１個だけ設けているが、ソ
ースの数だけソース側スコアボードを設けてもよい。例
えば、ソースがＳ１〜Ｓｎのｎ個である場合には、図１
（Ｂ）に示されるように、ソース側スコアボードをソー
スＳ１用スコアボード１０−１〜ソースＳｎ用スコアボ
ード１０−ｎにより構成することができる。なお、ディ
スティネーション側スコアボード１２は、図１（Ａ）の
場合と同様に、１個である。そして、スコアボード１０
−１からのリードｄ〜スコアボード１０−ｎからのリー
ドｄ、及び、スコアボード１２からのリードｄは、オア
ゲートを介して読み出されるようにしてもよい。In the data processing device of FIG. 1A,
Although only one source side scoreboard 10 is provided, the source side scoreboards may be provided as many as the number of sources. For example, when the number of sources is n from S1 to Sn,
As shown in (B), the source side scoreboard can be composed of the source S1 scoreboard 10-1 to the source Sn scoreboard 10-n. The number of destination scoreboards 12 is one, as in the case of FIG. And scoreboard 10
The lead d from −1 to the lead d from the scoreboard 10-n and the lead d from the scoreboard 12 may be read via the OR gate.
【００２３】次に、図２には、本発明の他の実施例によ
るデータ処理装置が示されており、このデータ処理装置
は、ＷＡＷを含む（ＲＡＷ、ＷＡＲ、ＷＡＷ依存性）依
存性のチェック用である。Next, FIG. 2 shows a data processing device according to another embodiment of the present invention. This data processing device checks a dependency including a WAW (RAW, WAR, WAW dependency). It is for.
【００２４】図２において、データ処理装置は、ソース
側スコアボード１０及びディスティネーション側スコア
ボード１２を有する。ソース側スコアボード１０では、
現在実行中の命令で使用されているソースＳ１、Ｓ２側
レジスタ番号がセットし、クリアされ、また、ディステ
ィネーション側スコアボード１２では、現在実行中の命
令で使用されているディスティネーションｄ側レジスタ
番号がセットし、クリアされる。そして、スコアボード
１２は、リード端子を３個有し、次命令で使用されるソ
ースＳ１、Ｓ２及びディスティネーションｄ側レジスタ
番号をリード可能である。また、スコアボード１０はリ
ード端子を１個有し、次命令で使用されるディスティネ
ーションｄ側レジスタ番号をリード可能である。In FIG. 2, the data processing device has a source side scoreboard 10 and a destination side scoreboard 12. On the source side scoreboard 10,
The source S1 and S2 side register numbers used in the currently executing instruction are set and cleared, and in the destination side scoreboard 12, the destination d side register number used in the currently executing instruction Is set and cleared. The scoreboard 12 has three lead terminals and can read the sources S1 and S2 and the destination d-side register number used in the next instruction. Further, the scoreboard 10 has one read terminal and can read the destination d side register number used in the next instruction.
【００２５】上記データ処理装置において、ＷＡＷ依存
性のチェックの際に、次命令で使用されるソースＳ１、
Ｓ２側レジスタ番号は、スコアボード１２からリードさ
れてチェックされ、更に、次命令で使用されるディステ
ィネーションｄ側レジスタ番号は、両スコアボード１
０、、１２からリードされてチェックされる。In the above data processing device, when checking the WAW dependency, the source S1 used by the next instruction,
The S2 side register number is read from the scoreboard 12 and checked, and the destination d side register number used in the next instruction is the scoreboard 1
It is read from 0, 12 and checked.
【００２６】以上のように、図２のデータ処理装置によ
ればＷＡＷを含む依存性をチェックすることができる。
そして、ディスティネーション側スコアボード１２で
は、セット端子１個、クリア端子１個、リード端子３個
であり、また、ソース側スコアボード１０では、セット
端子２個、クリア端子２個、リード端子１個であり、各
スコアボード１０、１２での端子数の減少により、デー
タ処理装置の構成が簡略化される。As described above, according to the data processing device of FIG. 2, it is possible to check the dependency including WAW.
The destination-side scoreboard 12 has one set terminal, one clear terminal, and three lead terminals, and the source-side scoreboard 10 has two set terminals, two clear terminals, and one lead terminal. Therefore, the configuration of the data processing device is simplified by reducing the number of terminals in each scoreboard 10, 12.
【００２７】なお、一般的に、レジスタ部品から構成さ
れるデータ処理装置においては、リード端子は、セット
／クリア端子よりも容易に多ポート化することができ
る。従って、図２においてスコアボード１２のリード端
子を３個にしたとしても、構成の簡略化は維持される。In general, in a data processing device composed of register parts, the read terminal can be easily provided with more ports than the set / clear terminal. Therefore, the simplification of the configuration is maintained even if the scoreboard 12 has three lead terminals in FIG.
【００２８】[0028]
【発明の効果】以上説明したように、本発明によれば、
ソース側スコアボード及びディスティネーション側スコ
アボードによりデータ処理装置を構成しているので、１
つのスコアボードにおけるセット／クリア端子数を減少
させることができ、これにより、構成の簡略化を達成す
ることができる。As described above, according to the present invention,
Since the data processing device is composed of the source side scoreboard and the destination side scoreboard,
It is possible to reduce the number of set / clear terminals in one scoreboard, thereby achieving simplification of the configuration.
【図１】本発明の実施例によるデータ処理装置（ＲＡＷ
依存性及びＷＡＲ依存性のチェック用）の構成図であ
り、（Ａ）は、ソース側スコアボードを１個設けた構成
図、（Ｂ）は、ソース側スコアボードをソースの数（ｎ
個）設けた構成図である。FIG. 1 illustrates a data processing device (RAW) according to an embodiment of the present invention.
(A) is a configuration diagram in which one source side scoreboard is provided, and (B) is a source side scoreboard number of sources (n).
It is the block diagram provided.
【図２】本発明の他の実施例によるデータ処理装置（Ｒ
ＡＷ、ＷＡＲ及び、ＷＡＷ依存性のチェック用）の構成
図である。FIG. 2 is a data processing device (R) according to another embodiment of the present invention.
It is a block diagram of AW, WAR, and WAW dependency check).
【図３】ＲＡＷ依存性チェック用の従来のデータ処理装
置を示し、（Ａ）は、その構成図、（Ｂ）は、その作用
説明図である。3A and 3B show a conventional data processing device for RAW dependency checking, FIG. 3A is a configuration diagram thereof, and FIG. 3B is an operation explanatory diagram thereof.
【図４】ＲＡＷ依存性及びＷＡＲ依存性チェック用の従
来のデータ処理装置の構成図である。FIG. 4 is a configuration diagram of a conventional data processing device for checking RAW dependency and WAR dependency.
１０、１０−１〜１０−ｎ…ソース側スコアボード １２…ディスティネーション側スコアボード 10, 10-1 to 10-n ... Source side scoreboard 12 ... Destination side scoreboard
Claims (3)
関係をチェックするためのスコアボードを有するデータ
処理装置であって、現在実行中の命令で使用されている
ソース側レジスタ番号をセットするソース側スコアボー
ド（１０）と、現在実行中の命令で使用されているディ
スティネーション側レジスタ番号をセットするディステ
ィネーション側スコアボード（１２）と、を別個に有す
ることを特徴とするデータ処理装置。1. A data processing device having a scoreboard for checking the interdependency between operands used in an operation, the source side setting a source side register number used in an instruction currently being executed. A data processing device comprising a scoreboard (10) and a destination-side scoreboard (12) for setting a destination-side register number used in an instruction currently being executed, separately.
スティネーション側スコアボード（１２）により、次命
令で使用されるソース側レジスタ番号をチェックし、前
記ソース側スコアボード（１０）により、次命令で使用
されるディスティネーション側レジスタ番号をチェック
することを特徴とするデータ処理装置。2. The apparatus according to claim 1, wherein the destination side scoreboard (12) checks the source side register number used in the next instruction, and the source side scoreboard (10) checks the next instruction. A data processing device, characterized in that it checks a destination-side register number used in.
スティネーション側スコアボード（１２）及び前記ソー
ス側スコアボード（１０）の両者により、次命令で使用
されるソース側レジスタ番号をチェックし、前記ディス
ティネーション側スコアボード（１２）及び前記ソース
側スコアボード（１０）の両者により、次命令で使用さ
れるディスティネーション側レジスタ番号をチェックす
ることを特徴とするデータ処理装置。3. The apparatus according to claim 1, wherein both the destination side scoreboard (12) and the source side scoreboard (10) check the source side register number used in the next instruction, A data processing device, characterized in that the destination side register board (12) and the source side scoreboard (10) both check the destination side register number used in the next instruction.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15191391A JPH052482A (en) | 1991-06-24 | 1991-06-24 | Data processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15191391A JPH052482A (en) | 1991-06-24 | 1991-06-24 | Data processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH052482A true JPH052482A (en) | 1993-01-08 |
Family
ID=15528938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15191391A Withdrawn JPH052482A (en) | 1991-06-24 | 1991-06-24 | Data processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH052482A (en) |
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