JPH052478A - プログラム保護システム - Google Patents
プログラム保護システムInfo
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- JPH052478A JPH052478A JP3153630A JP15363091A JPH052478A JP H052478 A JPH052478 A JP H052478A JP 3153630 A JP3153630 A JP 3153630A JP 15363091 A JP15363091 A JP 15363091A JP H052478 A JPH052478 A JP H052478A
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- serial
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- cipher
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Abstract
(57)【要約】
【構成】ＣＰＵおよびプログラムメモリの双方に暗号Ｒ
ＯＭ１４，２２を備える。アドレス発生回路１３を備え
る。比較回路１７を備える。シリアル暗号送信回路２３
を備える。シリアル暗号受信回路１６を備える。シリア
ルアドレス送信回路１５を備える。シリアルアドレス受
信回路２４を備える。制御回路１２を備える。 【効果】第三者によるシステムの複製が作られることを
防止できる。
ＯＭ１４，２２を備える。アドレス発生回路１３を備え
る。比較回路１７を備える。シリアル暗号送信回路２３
を備える。シリアル暗号受信回路１６を備える。シリア
ルアドレス送信回路１５を備える。シリアルアドレス受
信回路２４を備える。制御回路１２を備える。 【効果】第三者によるシステムの複製が作られることを
防止できる。
Description
【０００１】
【産業上の利用分野】本発明はプログラム保護システム
に関し、特にＣＰＵを用いるデータ処理システムのプロ
グラムの複製を防止するプログラム保護システムに関す
る。
に関し、特にＣＰＵを用いるデータ処理システムのプロ
グラムの複製を防止するプログラム保護システムに関す
る。
【０００２】
【従来の技術】従来のプログラム保護システムにおける
プログラムメモリの複製の防止技術は、プログラムメモ
リを複数のプログラムブロックに分割することにより、
プログラムメモリの先頭がどのプログラムブロックにあ
るのかわからないようにしていた。
プログラムメモリの複製の防止技術は、プログラムメモ
リを複数のプログラムブロックに分割することにより、
プログラムメモリの先頭がどのプログラムブロックにあ
るのかわからないようにしていた。
【０００３】
【発明が解決しようとする課題】上述した従来のプログ
ラム保護システムは、ＣＰＵとプログラムメモリのイン
タフェースを解読することは容易であるという欠点があ
った。また、プログラムメモリの内容は、ＲＯＭライタ
等により容易に解読することができ、したがって、容易
に複製をつくることができるという欠点があった。
ラム保護システムは、ＣＰＵとプログラムメモリのイン
タフェースを解読することは容易であるという欠点があ
った。また、プログラムメモリの内容は、ＲＯＭライタ
等により容易に解読することができ、したがって、容易
に複製をつくることができるという欠点があった。
【０００４】
【課題を解決するための手段】本発明のプログラム保護
システムは、第一の暗号データを格納した第一の記憶回
路を有する中央演算ユニットと、前記暗号データと同一
の第二の暗号データを格納した第二の記憶回路を有しプ
ログラムを格納したプログラムメモリと、前記第一およ
び第二の記憶回路から前記第一および第二の暗号データ
を読出すアドレスを発生するアドレス発生回路と、前記
第一および第二の記憶回路からそれぞれ読出した前記第
一および第二の暗号データを比較する比較回路と、前記
アドレスをシリアルデータのシリアルアドレスに変換す
る第一のパラレルシリアル変換回路と、前記シリアルア
ドレスをパラレルデータの前記アドレスに再変換する第
一のシリアルパラレル変換回路と、前記第一および第二
のいずれか一方の暗号データをシリアルデータのシリア
ル暗号データに変換する第二のパラレルシリアル変換回
路と、前記シリアル暗号データをパラレルデータの前記
暗号データに再変換する第二のシリアルパラレル変換回
路と、前記中央演算ユニットと前記プログラムメモリと
を有するデータ処理システムの前記第一および第二の暗
号データの処理と通常処理とを切替え制御する制御回路
とを備えて構成されている。
システムは、第一の暗号データを格納した第一の記憶回
路を有する中央演算ユニットと、前記暗号データと同一
の第二の暗号データを格納した第二の記憶回路を有しプ
ログラムを格納したプログラムメモリと、前記第一およ
び第二の記憶回路から前記第一および第二の暗号データ
を読出すアドレスを発生するアドレス発生回路と、前記
第一および第二の記憶回路からそれぞれ読出した前記第
一および第二の暗号データを比較する比較回路と、前記
アドレスをシリアルデータのシリアルアドレスに変換す
る第一のパラレルシリアル変換回路と、前記シリアルア
ドレスをパラレルデータの前記アドレスに再変換する第
一のシリアルパラレル変換回路と、前記第一および第二
のいずれか一方の暗号データをシリアルデータのシリア
ル暗号データに変換する第二のパラレルシリアル変換回
路と、前記シリアル暗号データをパラレルデータの前記
暗号データに再変換する第二のシリアルパラレル変換回
路と、前記中央演算ユニットと前記プログラムメモリと
を有するデータ処理システムの前記第一および第二の暗
号データの処理と通常処理とを切替え制御する制御回路
とを備えて構成されている。
【０００５】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００６】図１は、本発明のプログラム保護システム
の一実施例を示すブロック図である。
の一実施例を示すブロック図である。
【０００７】本実施例のプログラム保護システムは、図
１に示すように、ＣＰＵ１と、プログラムメモリ２と、
アドレスデコード回路３を備えて構成されている。
１に示すように、ＣＰＵ１と、プログラムメモリ２と、
アドレスデコード回路３を備えて構成されている。
【０００８】図２は、ＣＰＵ１の構成を示す回路図であ
る。ＣＰＵ１は、ＣＰＵコア１１と、制御回路１２と、
アドレス発生回路１３と、暗号ＲＯＭ１４と、シリアル
アドレス送信回路１５と、シリアル暗号受信回路１６
と、比較器１７とを備えて構成されている。
る。ＣＰＵ１は、ＣＰＵコア１１と、制御回路１２と、
アドレス発生回路１３と、暗号ＲＯＭ１４と、シリアル
アドレス送信回路１５と、シリアル暗号受信回路１６
と、比較器１７とを備えて構成されている。
【０００９】ＣＰＵコア１１は、従来のＣＰＵと同一の
機能を有する。制御回路１２は、ＣＰＵコア１１のリセ
ット信号を制御するための回路である。アドレス発生回
路１３は、システムの起動後、００〜ＦＦＨまでの任意
のアドレスＡを発生し出力する機能を有する。暗号ＲＯ
Ｍ１４は、アドレス発生回路１３より出力されるアドレ
スＡに対応する暗号データＤ１を出力する。比較回路１
７は、２つの入力信号を比較して一致したら一致信号Ｃ
を出力する。
機能を有する。制御回路１２は、ＣＰＵコア１１のリセ
ット信号を制御するための回路である。アドレス発生回
路１３は、システムの起動後、００〜ＦＦＨまでの任意
のアドレスＡを発生し出力する機能を有する。暗号ＲＯ
Ｍ１４は、アドレス発生回路１３より出力されるアドレ
スＡに対応する暗号データＤ１を出力する。比較回路１
７は、２つの入力信号を比較して一致したら一致信号Ｃ
を出力する。
【００１０】シリアルアドレス送信回路１５は、アドレ
スＡをパラレルシリアル変換してシリアルアドレスＡＳ
として送信するための回路であり、バッファ１５１と、
シフトレジスタ１５２と、スタートビット付加回路１５
３と、クロック生成回路１５４とを有して構成されてい
る。
スＡをパラレルシリアル変換してシリアルアドレスＡＳ
として送信するための回路であり、バッファ１５１と、
シフトレジスタ１５２と、スタートビット付加回路１５
３と、クロック生成回路１５４とを有して構成されてい
る。
【００１１】シリアル暗号受信回路１６は、受信したシ
リアル暗号データＤ２Ｓをシリアルパラレル変換して、
もとのパラレルの暗号データＤ２を再構成するための回
路であり、バッファ１６１と、シフトレジスタ１６２
と、スタートビット検出回路１６３と、クロック生成回
路１６４とを有して構成されている。
リアル暗号データＤ２Ｓをシリアルパラレル変換して、
もとのパラレルの暗号データＤ２を再構成するための回
路であり、バッファ１６１と、シフトレジスタ１６２
と、スタートビット検出回路１６３と、クロック生成回
路１６４とを有して構成されている。
【００１２】図３は、プログラムメモリ２の構成を示す
回路図である。プログラムメモリ２は、メモリコア２１
と、暗号ＲＯＭ２２と、シリアル暗号送信回路２３と、
シリアルアドレス受信回路２４とを備えて構成されてい
る。
回路図である。プログラムメモリ２は、メモリコア２１
と、暗号ＲＯＭ２２と、シリアル暗号送信回路２３と、
シリアルアドレス受信回路２４とを備えて構成されてい
る。
【００１３】メモリコア２１は、プログラムが記憶され
ている従来と同様のメモリである。暗号ＲＯＭ２２は、
ＣＰＵ１の暗号ＲＯＭ１４と同様のものであり、入力さ
れるアドレスに対応する暗号データＤ２を出力する。
ている従来と同様のメモリである。暗号ＲＯＭ２２は、
ＣＰＵ１の暗号ＲＯＭ１４と同様のものであり、入力さ
れるアドレスに対応する暗号データＤ２を出力する。
【００１４】シリアル暗号送信回路２３は、暗号Ｄ２を
パラレルシリアル変換してシリアル暗号データＤ２Ｓと
して送信するための回路であり、バッファ２３１と、シ
フトレジスタ２３２と、スタートビット付加回路２３３
と、クロック生成回路２３４とを有して構成されてい
る。
パラレルシリアル変換してシリアル暗号データＤ２Ｓと
して送信するための回路であり、バッファ２３１と、シ
フトレジスタ２３２と、スタートビット付加回路２３３
と、クロック生成回路２３４とを有して構成されてい
る。
【００１５】シリアルアドレス受信回路２４は、受信し
たシリアルアドレスＡＳをシリアルパラレル変換して、
もとのパラレルのアドレスＡを再構成するための回路で
あり、バッファ２４１と、シフトレジスタ２４２と、ス
タートビット検出回路２４３と、クロック生成回路２４
４とを有して構成されている。
たシリアルアドレスＡＳをシリアルパラレル変換して、
もとのパラレルのアドレスＡを再構成するための回路で
あり、バッファ２４１と、シフトレジスタ２４２と、ス
タートビット検出回路２４３と、クロック生成回路２４
４とを有して構成されている。
【００１６】アドレスデコード回路３は、ＣＰＵ１から
のアドレスＡをデコードしてプログラムメモリ２のチッ
プセレクト信号ＣＳを生成する。
のアドレスＡをデコードしてプログラムメモリ２のチッ
プセレクト信号ＣＳを生成する。
【００１７】次に、本実施例の動作について説明する。
【００１８】図４は、図１〜図３で示す本実施例の回路
のタイムチャ―トである。
のタイムチャ―トである。
【００１９】電源投入後、リセット信号ＲＳがハイレベ
ルからローレベルに、すなわち、ＣＰＵ１の制御回路１
２の端子ＲＳがローレベルに変化すると、制御回路１２
は端子ＳＴをローレベル、つまり、ステータス信号ＳＴ
をローレベルとする。この結果、ＣＰＵコア１１は、ス
テータス信号ＳＴがローレベルとなることによりリセッ
ト状態となる。アドレス発生回路１３は、リセット信号
ＲＳがローレベルの期間にアドレス００〜ＦＦＨまでの
任意のアドレスＡを発生する。そして、リセット信号Ｒ
Ｓがハイレベルの期間にそのレベル状態を保持する。こ
のアドレスＡは、シリアルアドレス送信回路１５のバッ
ファ１５１と、暗号ＲＯ１４の端子Ａ０〜Ａ７に入力さ
れる。暗号ＲＯ１４は、端子Ａ０〜Ａ７のデータに対応
した００〜ＦＦＨの範囲の暗号データＤ１を比較回路１
７に対して出力する。
ルからローレベルに、すなわち、ＣＰＵ１の制御回路１
２の端子ＲＳがローレベルに変化すると、制御回路１２
は端子ＳＴをローレベル、つまり、ステータス信号ＳＴ
をローレベルとする。この結果、ＣＰＵコア１１は、ス
テータス信号ＳＴがローレベルとなることによりリセッ
ト状態となる。アドレス発生回路１３は、リセット信号
ＲＳがローレベルの期間にアドレス００〜ＦＦＨまでの
任意のアドレスＡを発生する。そして、リセット信号Ｒ
Ｓがハイレベルの期間にそのレベル状態を保持する。こ
のアドレスＡは、シリアルアドレス送信回路１５のバッ
ファ１５１と、暗号ＲＯ１４の端子Ａ０〜Ａ７に入力さ
れる。暗号ＲＯ１４は、端子Ａ０〜Ａ７のデータに対応
した００〜ＦＦＨの範囲の暗号データＤ１を比較回路１
７に対して出力する。
【００２０】一方、比較回路１７のもう一方の入力であ
るシリアル暗号受信回路１６のバッファ１６１は、電源
投入直後はデータＦＦＨを出力しているため両入力が一
致することはないので、比較回路１７の出力はローレベ
ルとなっている。また、バッファ１５１に入力されたア
ドレスＡは、ラッチおよび保持され、そのまま出力して
シフトレジスタ１５２に入力される。
るシリアル暗号受信回路１６のバッファ１６１は、電源
投入直後はデータＦＦＨを出力しているため両入力が一
致することはないので、比較回路１７の出力はローレベ
ルとなっている。また、バッファ１５１に入力されたア
ドレスＡは、ラッチおよび保持され、そのまま出力して
シフトレジスタ１５２に入力される。
【００２１】次に、リセット信号ＲＳがローレベルから
ハイレベルになると、シリアルアドレス送信回路１５の
クロック生成回路１５４はリセットされ、クロック生成
回路１５４に入力されるシステムクロックＣＫのパルス
数をカウントする。そして、そのパルスの８カウントご
とに送信クロックＣＴＫを出力する。
ハイレベルになると、シリアルアドレス送信回路１５の
クロック生成回路１５４はリセットされ、クロック生成
回路１５４に入力されるシステムクロックＣＫのパルス
数をカウントする。そして、そのパルスの８カウントご
とに送信クロックＣＴＫを出力する。
【００２２】ここで、シフトレジスタ１５２は、送信ク
ロックＣＴＫのレベルが電源投入後における最初のハイ
レベルからローレベルへのレベル変化のときにはシフト
動作を行なわない。ハイレベルからローレベルへのレベ
ル変化の２回目以降は、送信クロックのレベルがハイレ
ベルからローレベルへのレベル変化ごとに端子ＳＯか
ら、入力のアドレスＡをパラレルシリアル変換したシリ
アルアドレスＡＳを出力する。
ロックＣＴＫのレベルが電源投入後における最初のハイ
レベルからローレベルへのレベル変化のときにはシフト
動作を行なわない。ハイレベルからローレベルへのレベ
ル変化の２回目以降は、送信クロックのレベルがハイレ
ベルからローレベルへのレベル変化ごとに端子ＳＯか
ら、入力のアドレスＡをパラレルシリアル変換したシリ
アルアドレスＡＳを出力する。
【００２３】スタートビット付加回路１５３は、送信ク
ロックＣＴＫのレベルが電源投入後における最初のハイ
レベルからローレベルへのレベル変化のときには、端子
ＯＵＴ出力をローレベルとし、ハイレベルからローレベ
ルへのレベル変化の２回目以降は、送信クロックＣＴＫ
のレベルがハイレベルからローレベルへのレベル変化ご
とに端子ＩＮ入力のレベル状態をラッチして、端子ＯＵ
Ｔ出力を端子ＩＮ入力と同一のレベル状態にする。そし
て、ハイレベルからローレベルへのレベル変化の１０回
目以降は端子ＯＵＴ出力をハイレベルに保持する。以上
の動作により、ＣＰＵ１からアドレス発生回路１３が生
成したアドレスＡはシリアルアドレスＡＳとしてプログ
ラムメモリ２に入力される。
ロックＣＴＫのレベルが電源投入後における最初のハイ
レベルからローレベルへのレベル変化のときには、端子
ＯＵＴ出力をローレベルとし、ハイレベルからローレベ
ルへのレベル変化の２回目以降は、送信クロックＣＴＫ
のレベルがハイレベルからローレベルへのレベル変化ご
とに端子ＩＮ入力のレベル状態をラッチして、端子ＯＵ
Ｔ出力を端子ＩＮ入力と同一のレベル状態にする。そし
て、ハイレベルからローレベルへのレベル変化の１０回
目以降は端子ＯＵＴ出力をハイレベルに保持する。以上
の動作により、ＣＰＵ１からアドレス発生回路１３が生
成したアドレスＡはシリアルアドレスＡＳとしてプログ
ラムメモリ２に入力される。
【００２４】次に、入力されたシリアルアドレスＡＳ
は、プログラムメモリ２のシリアルアドレス受信回路２
４のスタートビット検出回路２４３の端子ＩＮに入力さ
れる。スタートビット検出回路２４３は、端子ＩＮの入
力がハイレベルからローレベルに変化すると端子Ｑの出
力であるスタートビット検出信号ＳＤをローレベルから
ハイレベルに遷移させる。スタートビット検出回路２４
３は、クロック生成回路２４４からの受信クロックＣＲ
Ｋの１パルスが入力されるまでに端子ＩＮのレベル状態
がハイレベルに戻るとスタートビット検出信号ＳＤをロ
ーレベルに戻すことにより、クロック生成回路２４４に
対しシステムクロックＣＫのカウント動作の停止を指示
する。そして、１０個目の受信クロックＣＲＫが入力さ
れた時点で、スタートビット検出信号ＳＤをローレベル
に設定する。
は、プログラムメモリ２のシリアルアドレス受信回路２
４のスタートビット検出回路２４３の端子ＩＮに入力さ
れる。スタートビット検出回路２４３は、端子ＩＮの入
力がハイレベルからローレベルに変化すると端子Ｑの出
力であるスタートビット検出信号ＳＤをローレベルから
ハイレベルに遷移させる。スタートビット検出回路２４
３は、クロック生成回路２４４からの受信クロックＣＲ
Ｋの１パルスが入力されるまでに端子ＩＮのレベル状態
がハイレベルに戻るとスタートビット検出信号ＳＤをロ
ーレベルに戻すことにより、クロック生成回路２４４に
対しシステムクロックＣＫのカウント動作の停止を指示
する。そして、１０個目の受信クロックＣＲＫが入力さ
れた時点で、スタートビット検出信号ＳＤをローレベル
に設定する。
【００２５】クロック生成回路２４４は、端子ＴＲ１が
ハイレベルの期間中に入力されるシステムクロックＣＫ
のパルス数をカウントする。パルス数を８カウントした
時点で、受信クロックＣＲＫとしてシステムクロックＣ
Ｋの一周期と同一の幅のパルスを一個出力する。以降、
システムクロックＣＫのパルス数の１６カウントごとに
同様のパルスを発生する。
ハイレベルの期間中に入力されるシステムクロックＣＫ
のパルス数をカウントする。パルス数を８カウントした
時点で、受信クロックＣＲＫとしてシステムクロックＣ
Ｋの一周期と同一の幅のパルスを一個出力する。以降、
システムクロックＣＫのパルス数の１６カウントごとに
同様のパルスを発生する。
【００２６】スタートビット検出回路２４３は、クロッ
ク生成回路２４４が発生する受信クロックＣＲＫが入力
されるごとに、端子ＩＮに入力されるシリアルアドレス
ＡＳのレベル状態をラッチして端子ＯＵＴに伝達する。
ク生成回路２４４が発生する受信クロックＣＲＫが入力
されるごとに、端子ＩＮに入力されるシリアルアドレス
ＡＳのレベル状態をラッチして端子ＯＵＴに伝達する。
【００２７】同時にシフトレジスタ２４２は、受信クロ
ックＣＲＫが入力されるごとに端子ＳＩに入力されてい
るシリアルアドレスＡＳをシフトさせ、シリアルパラレ
ル変換を行ない、パラレルデータに再変換されたアドレ
スＡを出力する。シフトレジスタ２４２が、シリアルア
ドレスＡＳからパラレルのアドレスＡへの再変換を完了
する時点、すなわち、クロック生成回路２４４が受信ク
ロックＣＲＫの９個目のパルスを出力したときは、端子
ＳＨにシステムクロックＣＫの一周期と同一の幅のスト
ップパルスＳＰを一個出力して、このストップパルスＳ
Ｐをバッファ２４１の端子Ｃに入力する。バッファ２４
１はこのストップパルスＳＰが入力された時点で入力さ
れるパラレルデータであるアドレスＡをラッチし、保持
して暗号ＲＯＭ２２に出力する。
ックＣＲＫが入力されるごとに端子ＳＩに入力されてい
るシリアルアドレスＡＳをシフトさせ、シリアルパラレ
ル変換を行ない、パラレルデータに再変換されたアドレ
スＡを出力する。シフトレジスタ２４２が、シリアルア
ドレスＡＳからパラレルのアドレスＡへの再変換を完了
する時点、すなわち、クロック生成回路２４４が受信ク
ロックＣＲＫの９個目のパルスを出力したときは、端子
ＳＨにシステムクロックＣＫの一周期と同一の幅のスト
ップパルスＳＰを一個出力して、このストップパルスＳ
Ｐをバッファ２４１の端子Ｃに入力する。バッファ２４
１はこのストップパルスＳＰが入力された時点で入力さ
れるパラレルデータであるアドレスＡをラッチし、保持
して暗号ＲＯＭ２２に出力する。
【００２８】暗号ＲＯＭ２２においては、シリアルアド
レス受信回路２４のバッファ２４１の端子ＤＯが出力す
るＣＰＵ１から送られてきたアドレスＡが端子Ａ０〜Ａ
７に入力される。そして、このアドレスＡに対応する暗
号データＤ２を端子Ｄ０〜Ｄ７に出力する。この暗号デ
ータＤ２は、シリアル暗号送信回路２３のバッファ２３
１と、シフトレジスタ２３２と、スタートビット付加回
路２３３と、クロック生成回路２３４とにより、前述の
ＣＰＵ１のシリアルアドレス送信回路１５と同様の動作
でシリアル変換されて、シリアル暗号データＤ２Ｓとし
てＣＰＵ１に送信する。
レス受信回路２４のバッファ２４１の端子ＤＯが出力す
るＣＰＵ１から送られてきたアドレスＡが端子Ａ０〜Ａ
７に入力される。そして、このアドレスＡに対応する暗
号データＤ２を端子Ｄ０〜Ｄ７に出力する。この暗号デ
ータＤ２は、シリアル暗号送信回路２３のバッファ２３
１と、シフトレジスタ２３２と、スタートビット付加回
路２３３と、クロック生成回路２３４とにより、前述の
ＣＰＵ１のシリアルアドレス送信回路１５と同様の動作
でシリアル変換されて、シリアル暗号データＤ２Ｓとし
てＣＰＵ１に送信する。
【００２９】ＣＰＵ１では、このシリアル暗号データＤ
２Ｓをシリアル暗号受信回路１６により受信し、その構
成要素であるバッファ１６１と、シフトレジスタ１６２
と、スタートビット付加回路１６３と、クロック生成回
路１６４とにより、前述のプログラムメモリ２のシリア
ルアドレス受信回路２４と同様の動作でシリアルパラレ
ル再変換して、パラレルの暗号データＤ２として比較回
路１７に入力する。
２Ｓをシリアル暗号受信回路１６により受信し、その構
成要素であるバッファ１６１と、シフトレジスタ１６２
と、スタートビット付加回路１６３と、クロック生成回
路１６４とにより、前述のプログラムメモリ２のシリア
ルアドレス受信回路２４と同様の動作でシリアルパラレ
ル再変換して、パラレルの暗号データＤ２として比較回
路１７に入力する。
【００３０】比較回路１７は、前述のように、一方の端
子に暗号ＲＯＭ１４からの暗号データＤ１が印加され、
他の一方の端子にはシリアル暗号受信回路１６からの暗
号データＤ２が印加されており、２つの入力信号Ｄ１，
Ｄ２を比較して一致したらハイレベルの一致信号Ｃを出
力し制御回路１２の端子ＣＭＰに入力する。
子に暗号ＲＯＭ１４からの暗号データＤ１が印加され、
他の一方の端子にはシリアル暗号受信回路１６からの暗
号データＤ２が印加されており、２つの入力信号Ｄ１，
Ｄ２を比較して一致したらハイレベルの一致信号Ｃを出
力し制御回路１２の端子ＣＭＰに入力する。
【００３１】制御回路１２は、端子ＣＭＰがハイレベル
になると、端子ＳＴからのステータス信号ＳＴをハイレ
ベルとすることによりＣＰＵコア１１のリセット動作を
解除する。
になると、端子ＳＴからのステータス信号ＳＴをハイレ
ベルとすることによりＣＰＵコア１１のリセット動作を
解除する。
【００３２】もし、両方の暗号データＤ１，Ｄ２を比較
して不一致であったならば、ステータス信号ＳＴはロー
レベルを保持し、プログラムを起動させないようにす
る。
して不一致であったならば、ステータス信号ＳＴはロー
レベルを保持し、プログラムを起動させないようにす
る。
【００３３】以上説明したように本実施例は、ＣＰＵと
プログラムメモリの双方に同一の暗号ＲＯＭを内臓する
ことによって、第三者がプログラムメモリの内容をＲＯ
Ｍライタで読取って複製品を作ってもＣＰＵを起動する
ことができず、設計者の著作権を保護できるという利点
がある。
プログラムメモリの双方に同一の暗号ＲＯＭを内臓する
ことによって、第三者がプログラムメモリの内容をＲＯ
Ｍライタで読取って複製品を作ってもＣＰＵを起動する
ことができず、設計者の著作権を保護できるという利点
がある。
【００３４】次に、本発明の第二の実施例について説明
する。
する。
【００３５】図５，図６は、本発明の第二の実施例を示
すＣＰＵおよびプログラムメモリののブロック図であ
る。
すＣＰＵおよびプログラムメモリののブロック図であ
る。
【００３６】本実施例の前述の第一の実施例に対する相
違点は、図１において、ＣＰＵ１に代ってＣＰＵ４に、
プログラムメモリ２に代ってプログラムメモリ５になる
とともに、ＣＰＵ１側にあったアドレス発生回路および
比較回路がプログラムメモリ５側に移るとともに、プロ
グラムメモリ５にゲート回路５７が付加されたことであ
る。これに関連して、シリアル暗号データＤ２Ｓおよび
シリアルアドレスＡＳのシリアル転送の方向が反対にな
っている。その他の構成要素については第一の実施例と
共通であり、本実施例に直接間連するもの以外は冗長と
ならないよう説明を省略する。
違点は、図１において、ＣＰＵ１に代ってＣＰＵ４に、
プログラムメモリ２に代ってプログラムメモリ５になる
とともに、ＣＰＵ１側にあったアドレス発生回路および
比較回路がプログラムメモリ５側に移るとともに、プロ
グラムメモリ５にゲート回路５７が付加されたことであ
る。これに関連して、シリアル暗号データＤ２Ｓおよび
シリアルアドレスＡＳのシリアル転送の方向が反対にな
っている。その他の構成要素については第一の実施例と
共通であり、本実施例に直接間連するもの以外は冗長と
ならないよう説明を省略する。
【００３７】図５において、本実施例のＣＰＵ４は、第
一の実施例と同様のＣＰＵコア４１と、暗号ＲＯＭ４４
とに加えて、第一の実施例のプログラムメモリ２から移
されたシリアル暗号送信回路４２と、シリアルアドレス
受信回路４３とを備えて構成されている。
一の実施例と同様のＣＰＵコア４１と、暗号ＲＯＭ４４
とに加えて、第一の実施例のプログラムメモリ２から移
されたシリアル暗号送信回路４２と、シリアルアドレス
受信回路４３とを備えて構成されている。
【００３８】図６において、本実施例のプログラムメモ
リ５は、第一の実施例と同様のメモリコア５１と、暗号
ＲＯＭ５２とに加えて、第一の実施例のＣＰＵ１から移
されたアドレス発生回路５３と、シリアルアドレス送信
回路５４と、シリアル暗号受信回路５５と、比較回路５
６と、さらに新規に付加されたゲート回路５７とを備え
て構成されている。
リ５は、第一の実施例と同様のメモリコア５１と、暗号
ＲＯＭ５２とに加えて、第一の実施例のＣＰＵ１から移
されたアドレス発生回路５３と、シリアルアドレス送信
回路５４と、シリアル暗号受信回路５５と、比較回路５
６と、さらに新規に付加されたゲート回路５７とを備え
て構成されている。
【００３９】次に、本実施例の動作について説明する。
【００４０】プログラムメモリ５のゲート回路５７は、
リセット端子ＲＳＴの入力がローレベルの期間は、ステ
ータス端子ＳＴをローレベルに、アドレス端子ＡＯ０〜
ＡＯ７、データ端子ＤＯ０〜ＤＯ７、チップセレクト端
子ＣＳＯ、リード端子ＲＤＯのそれぞれをハイインピー
ダンス状態とする。リセット端子ＲＳＴの入力がローレ
ベルからハイレベルになると、比較信号端子ＣＭＰにハ
イレベル入力が印加されるまではそのままの状態を保持
する。比較信号端子ＣＭＰにハイレベル入力が印加され
ると、アドレス端子ＡＩ０〜ＡＩ７とＡＯ０〜ＡＯ７、
データ端子ＤＩ０〜ＤＩ７とＤＯ０〜ＤＯ７、チップセ
レクト端子ＣＳＩとＣＳＯ、リード端子ＲＤＩとＲＤＯ
のそれぞれの間を内部で接続する。
リセット端子ＲＳＴの入力がローレベルの期間は、ステ
ータス端子ＳＴをローレベルに、アドレス端子ＡＯ０〜
ＡＯ７、データ端子ＤＯ０〜ＤＯ７、チップセレクト端
子ＣＳＯ、リード端子ＲＤＯのそれぞれをハイインピー
ダンス状態とする。リセット端子ＲＳＴの入力がローレ
ベルからハイレベルになると、比較信号端子ＣＭＰにハ
イレベル入力が印加されるまではそのままの状態を保持
する。比較信号端子ＣＭＰにハイレベル入力が印加され
ると、アドレス端子ＡＩ０〜ＡＩ７とＡＯ０〜ＡＯ７、
データ端子ＤＩ０〜ＤＩ７とＤＯ０〜ＤＯ７、チップセ
レクト端子ＣＳＩとＣＳＯ、リード端子ＲＤＩとＲＤＯ
のそれぞれの間を内部で接続する。
【００４１】本実施例では、プログラムメモリ５からシ
リアルアドレスＡＳをＣＰＵ４に転送し、ＣＰＵ４にお
いて、アドレスＡにシリアルパラレル変換を行なって暗
号ＲＯＭ４４から暗号データＤ１を読出し、これをシリ
アル暗号データＤ１Ｓとしてプログラムメモリ５に転送
し、シリアルパラレル変換を行なって暗号データＤ１に
再変換し、比較回路５６にて暗号ＲＯＭ５２からの暗号
データＤ２と比較するという基本動作は、シリアル暗号
データＤ１ＳおよびシリアルアドレスＡＳのシリアル転
送の方向が反対になっているほかは前述の第一の実施例
と同様である。
リアルアドレスＡＳをＣＰＵ４に転送し、ＣＰＵ４にお
いて、アドレスＡにシリアルパラレル変換を行なって暗
号ＲＯＭ４４から暗号データＤ１を読出し、これをシリ
アル暗号データＤ１Ｓとしてプログラムメモリ５に転送
し、シリアルパラレル変換を行なって暗号データＤ１に
再変換し、比較回路５６にて暗号ＲＯＭ５２からの暗号
データＤ２と比較するという基本動作は、シリアル暗号
データＤ１ＳおよびシリアルアドレスＡＳのシリアル転
送の方向が反対になっているほかは前述の第一の実施例
と同様である。
【００４２】比較回路５６において、暗号データＤ１，
Ｄ２の比較結果一致したらハイレベルの一致信号Ｃを出
力しゲート回路５７の端子ＣＭＰに入力する。ゲート回
路５７は、外部からのアドレスＡ、データＤ、メモリリ
ード信号Ｒ、チップセレクト信号ＣＳをメモリコア５１
に接続する。
Ｄ２の比較結果一致したらハイレベルの一致信号Ｃを出
力しゲート回路５７の端子ＣＭＰに入力する。ゲート回
路５７は、外部からのアドレスＡ、データＤ、メモリリ
ード信号Ｒ、チップセレクト信号ＣＳをメモリコア５１
に接続する。
【００４３】暗号データＤ１，Ｄ２の比較結果不一致な
らば、ゲート回路５７は、外部からのアドレスＡ、デー
タＤ、メモリリード信号Ｒ、チップセレクト信号ＣＳを
メモリコア５１に接続しない。
らば、ゲート回路５７は、外部からのアドレスＡ、デー
タＤ、メモリリード信号Ｒ、チップセレクト信号ＣＳを
メモリコア５１に接続しない。
【００４４】前述の第一の実施例では、プログラムメモ
リの暗号ＲＯＭの内容がＲＯＭライタにより容易に読取
れるのに対して、本実施例では、プログラムメモリ内で
暗号データの比較を行なうため、読取ることができず、
したがって、プログラムメモリの複製も作らせないとい
う利点がある。
リの暗号ＲＯＭの内容がＲＯＭライタにより容易に読取
れるのに対して、本実施例では、プログラムメモリ内で
暗号データの比較を行なうため、読取ることができず、
したがって、プログラムメモリの複製も作らせないとい
う利点がある。
【００４５】
【発明の効果】以上説明したように、本発明のプログラ
ム保護システムは、ＣＰＵおよびプログラムメモリの双
方に暗号ＲＯＭを備え、アドレス発生回路と、比較回路
と、暗号データとアドレスをシリアル転送するシリアル
暗号送信回路と、シリアル暗号受信回路と、シリアルア
ドレス送信回路と、シリアルアドレス受信回路と、それ
らを制御する制御回路とを備えることにより、第三者に
よるシステムの複製が作られることを防止できるという
効果がある。
ム保護システムは、ＣＰＵおよびプログラムメモリの双
方に暗号ＲＯＭを備え、アドレス発生回路と、比較回路
と、暗号データとアドレスをシリアル転送するシリアル
暗号送信回路と、シリアル暗号受信回路と、シリアルア
ドレス送信回路と、シリアルアドレス受信回路と、それ
らを制御する制御回路とを備えることにより、第三者に
よるシステムの複製が作られることを防止できるという
効果がある。
【図面の簡単な説明】
【図１】本発明のプログラム保護システムの第一の実施
例を示すブロック図である。
例を示すブロック図である。
【図２】図１に示したＣＰＵの構成の一例を示すブロッ
ク図である。
ク図である。
【図３】図１に示したプログラムメモリの構成の一例を
示すブロック図である。
示すブロック図である。
【図４】本実施例のプログラム保護システムにおける動
作の一例を示すフローチャートである。
作の一例を示すフローチャートである。
【図５】本発明のプログラム保護システムの第二の実施
例のＣＰＵの構成を示すブロック図である。
例のＣＰＵの構成を示すブロック図である。
【図６】本発明のプログラム保護システムの第二の実施
例のプログラムメモリの構成を示すブロック図である。
例のプログラムメモリの構成を示すブロック図である。
１，４ ＣＰＵ ２，５ プログラムメモリ ３ アドレスデコード回路 １１，４１ ＣＰＵコア １２ 制御回路 １３，５３ アドレス発生回路 １４，２２，４４，５２ 暗号ＲＯＭ １５，５４ シリアルアドレス送信回路 １６，５５ シリアル暗号受信回路 １７，５６ 比較回路 ２１，５１ メモリコア ２３，４２ シリアル暗号送信回路 ２４，４３ シリアルアドレス受信回路 ５７ ゲート回路 １５１，１６１，２３１，２４１ バッファ １５２，１６２，２３２，２４２ シフトレジスタ １５３，２３３ スタートビット付加回路 １６３，２４３ スタートビット検出回路 １５４，２３４，１６４，２４４ クロック生成回路
Claims (1)
- 【特許請求の範囲】 【請求項１】 第一の暗号データを格納した第一の記憶
回路を有する中央演算ユニットと、前記暗号データと同
一の第二の暗号データを格納した第二の記憶回路を有し
プログラムを格納したプログラムメモリと、前記第一お
よび第二の記憶回路から前記第一および第二の暗号デー
タを読出すアドレスを発生するアドレス発生回路と、前
記第一および第二の記憶回路からそれぞれ読出した前記
第一および第二の暗号データを比較する比較回路と、前
記アドレスをシリアルデータのシリアルアドレスに変換
する第一のパラレルシリアル変換回路と、前記シリアル
アドレスをパラレルデータの前記アドレスに再変換する
第一のシリアルパラレル変換回路と、前記第一および第
二のいずれか一方の暗号データをシリアルデータのシリ
アル暗号データに変換する第二のパラレルシリアル変換
回路と、前記シリアル暗号データをパラレルデータの前
記暗号データに再変換する第二のシリアルパラレル変換
回路と、前記中央演算ユニットと前記プログラムメモリ
とを有するデータ処理システムの前記第一および第二の
暗号データの処理と通常処理とを切替え制御する制御回
路とを備えることを特徴とするプログラム保護システ
ム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3153630A JPH052478A (ja) | 1991-06-26 | 1991-06-26 | プログラム保護システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3153630A JPH052478A (ja) | 1991-06-26 | 1991-06-26 | プログラム保護システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH052478A true JPH052478A (ja) | 1993-01-08 |
Family
ID=15566705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3153630A Pending JPH052478A (ja) | 1991-06-26 | 1991-06-26 | プログラム保護システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH052478A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9569371B2 (en) | 2014-06-13 | 2017-02-14 | Samsung Electronics Co., Ltd. | Memory device, memory system, and operating method of memory system |
| CN110231794A (zh) * | 2019-07-09 | 2019-09-13 | 四川米众网络科技股份有限公司 | 基于安全cpu芯片的串行通信控制器 |
-
1991
- 1991-06-26 JP JP3153630A patent/JPH052478A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9569371B2 (en) | 2014-06-13 | 2017-02-14 | Samsung Electronics Co., Ltd. | Memory device, memory system, and operating method of memory system |
| CN110231794A (zh) * | 2019-07-09 | 2019-09-13 | 四川米众网络科技股份有限公司 | 基于安全cpu芯片的串行通信控制器 |
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