JPH05244111A - Pointer transfer control system - Google Patents

Abstract

PURPOSE:To correctly execute the processing for transferring a pointer and sending out a new data flag, with regard to the transfer control system of the pointer for showing the head position of data in a frame, at the time of transmitting the data between two stations whose timings are different. CONSTITUTION:The system is provided with a counter 2 for counting a read-out clock signal of a memory 1 between a byte inserted and detached by a stuff processing after a pointer value inserting byte in a frame, and a byte for showing the head position of data, an up-down counter 3 for holding the count contents of this counter 2 as an internal pointer reference value, and also, updating the holding contents by an increment request or a decrement request from the memory 1, a comparing circuit 4 for comparing the contents of this up-down counter 3 and the counter 2, and an insertion control part 5 for inserting the contents of the up-down counter 3 as a pointer value, and executing a pointer transfer. By a comparison noncoincident signal of the comparing circuit 4, a new data flag is sent out.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、フレーム内のデータの
先頭位置を示すポインタを、タイミングの異なる二局間
のデータ伝送に於いて乗換えを行わせるポインタ乗換制
御方式に関する。タイミングの異なる一方の局から他方
の局へ伝送するフレームには、データの先頭位置を示す
ポインタが付加されており、データを受信した局に於い
ては、スタッフ処理等によりフレーム内のデータの先頭
位置が変化することによって、ポインタ値を変更するこ
とになる。又新たなデータの場合は、前のフレームのポ
インタ値と今回のフレームのポインタ値とが相違するか
ら、これを検出してニューデータフラグをセットするこ
とになる。従って、ポインタ乗換制御に於いて、スタッ
フ処理によるポインタ値の変更かニューデータによるポ
インタ値の変更かを識別することが必要となる。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a pointer transfer control system for transferring a pointer indicating the start position of data in a frame in data transmission between two stations having different timings. A pointer indicating the start position of data is added to the frame transmitted from one station with different timing to the other station, and at the station that received the data, the start of the data in the frame is processed by the stuffing process. When the position changes, the pointer value changes. In the case of new data, the pointer value of the previous frame and the pointer value of the current frame are different, so this is detected and the new data flag is set. Therefore, in the pointer transfer control, it is necessary to identify whether the pointer value is changed by the stuffing process or the pointer value is changed by new data.

【０００２】[0002]

【従来の技術】図５はポインタ乗換制御の概要説明図で
あり、タイミングの異なる一方のＢ局から他方のＡ局
へ、ＳＴＳ−１のフレームによって伝送する場合を示
し、５１はデマルチプレクサ（ＤＭＵＸ）、５２はポイ
ンタ受信部（ＰＲ）、５３はＢ局のタイミングでデータ
を書込み、Ａ局のタイミングでデータを読出すメモリ
（ＭＥＭ）、５４はＢ局の書込タイミングの位相とＡ局
の読出タイミングの位相とを比較する位相比較部、５５
はポインタ送信部（ＰＳ）、５６はマルチプレクサ（Ｍ
ＵＸ）である。2. Description of the Related Art FIG. 5 is a schematic explanatory diagram of pointer transfer control, showing a case of transmitting from one B station at a different timing to another A station by an STS-1 frame, and 51 is a demultiplexer (DMUX). ), 52 is a pointer receiver (PR), 53 is a memory (MEM) for writing data at the timing of station B and reading the data at the timing of station A, and 54 is the phase of the writing timing of station B and the station A. A phase comparison unit for comparing the phase of the read timing, 55
Is a pointer transmitter (PS), 56 is a multiplexer (M
UX).

【０００３】デマルチプレクサ５１は、受信データを例
えば８ビット並列データに変換し、クロック信号と共に
メモリ５３に加え、又ポインタ受信部５２はポインタを
識別し、データの先頭を示すＪ１タイミング信号Ｊ１Ｔ
をメモリ５３に加える。このメモリ５３は、デマルチプ
レクサ５１からのクロック信号を基にアドレス制御を行
い、フレーム中のデータの先頭を示すＪ１タイミング信
号Ｊ１Ｔに基づいてオーバーヘッドバイトを除いてデー
タを書込む。又ポインタ送信部５５からのメモリ読出ク
ロック信号ＭＢＣを基にデータが読出されてマルチプレ
クサ５６に加えられ、又データの先頭を示すＪ１タイミ
ング信号Ｊ１Ｔがポインタ送信部５５に加えられる。又
書込アドレスと読出アドレスとの差による書込タイミン
グと読出タイミングとの位相を位相比較部５４に於いて
比較し、ポジティブスタッフの時にインクリメント要求
パルスｉｎｃ、又ネガティブスタッフの時にデクリメン
ト要求パルスｄｅｃがポインタ送信部５５に加えられ
る。The demultiplexer 51 converts the received data into, for example, 8-bit parallel data, adds it to the memory 53 together with the clock signal, and the pointer receiving section 52 identifies the pointer and indicates the beginning of the data. J1 timing signal J1T
Is added to the memory 53. The memory 53 performs address control based on the clock signal from the demultiplexer 51, and writes data excluding the overhead byte based on the J1 timing signal J1T indicating the beginning of the data in the frame. Data is read based on the memory read clock signal MBC from the pointer transmission unit 55 and added to the multiplexer 56, and the J1 timing signal J1T indicating the beginning of the data is added to the pointer transmission unit 55. Further, the phases of the write timing and the read timing due to the difference between the write address and the read address are compared in the phase comparing section 54, and the increment request pulse inc is generated when the positive stuff is performed and the decrement request pulse dec is generated when the negative stuff is generated. It is added to the pointer transmitter 55.

【０００４】ポインタ送信部５５とマルチプレクサ５６
との間に、Ｈ３タイミング信号Ｈ３Ｔ、バイトクロック
信号ＢＣＫ、オーバーヘッドバイト（余剰ビット）ＯＨ
Ｂ、フレームタイミング信号ＦＴＭ、ニューデータフラ
グＮＤＦ、ポインタ挿入データＰＮＴが送受信され、マ
ルチプレクサ５６により、メモリ５３から読出されたデ
ータに、ポインタ挿入データＰＮＴを含むオーバーヘッ
ドが付加されて送出される。Pointer transmitter 55 and multiplexer 56
, H3 timing signal H3T, byte clock signal BCK, overhead byte (excess bit) OH
B, the frame timing signal FTM, the new data flag NDF, and the pointer insertion data PNT are transmitted / received, and the multiplexer 56 adds the overhead including the pointer insertion data PNT to the data read from the memory 53 and sends it.

【０００５】図６はＳＴＳ−１のフレームフォーマット
説明図であり、ＳＴＳ−１のフレームは、９行×９０バ
イトの構成であり、Ａ１，Ａ２，Ａ３はそれぞれ１バイ
トの同期信号、Ｈ１，Ｈ２，Ｈ３はポインタバイトで、
トランスポートオーバーヘッドに形成されている。又Ｊ
１はデータＳＰＥの先頭を示し、パスオーバーヘッドに
形成されている。ポインタのＨ１，Ｈ２は、データＳＰ
Ｅの先頭を示すＪ１バイトの位置を示すポインタ値を挿
入するバイトである。又Ｈ３とそれに隣接する１バイト
がスタッフバイトであり、ポジティブスタッフの時は点
線で示す１バイトが付加され、ネガティブスタッフの時
にＨ３バイトが省略される。FIG. 6 is an explanatory view of the STS-1 frame format. The STS-1 frame has a structure of 9 rows × 90 bytes, and A1, A2 and A3 are 1-byte synchronization signals H1 and H2, respectively. , H3 is a pointer byte,
It is formed in the transport overhead. See J
1 indicates the beginning of the data SPE and is formed in the path overhead. The pointers H1 and H2 are data SP
This is a byte into which a pointer value indicating the position of the J1 byte indicating the beginning of E is inserted. Further, H3 and one byte adjacent thereto are stuff bytes. When positive stuff, one byte indicated by a dotted line is added, and when negative stuff, H3 byte is omitted.

【０００６】図７はポインタ乗換説明図であり、（ａ）
はＢ局のフレームタイミング信号、（ｂ）はＢ局が送出
したＳＴＳ−１のフレーム、（ｃ）はＡ局のフレームタ
イミング信号、（ｄ）はＡ局が送出するＳＴＳ−１のフ
レームを示し、Ｂ局のフレームタイミングに対してＡ局
のフレームタイミングが進んでいる場合（従って、Ｂ局
のフレームタイミングパルスに対応するＡ局のフレーム
タイミングパルスは図示されていない）、データＳＰＥ
の先頭のＪ１バイトのタイミングを同じくした時、
（ｂ）に示すＢ局のタイミングのフレームに於けるＨ
１，Ｈ２，Ｈ３バイトによるポインタ値と、（ｄ）に示
すＡ局のタイミングのフレームに於けるＨ１，Ｈ２，Ｈ
３バイトによるポインタ値とは異なる値としなければな
らない。即ち、ポインタの乗換えを行うことになる。FIG. 7 is an explanatory diagram of pointer transfer, which is (a).
Is a frame timing signal of station B, (b) is an STS-1 frame transmitted by station B, (c) is a frame timing signal of station A, and (d) is an STS-1 frame transmitted by station A. , The frame timing of the A station is ahead of the frame timing of the B station (hence, the frame timing pulse of the A station corresponding to the frame timing pulse of the B station is not shown), the data SPE
When the timing of the J1 byte at the beginning of
H in the timing frame of station B shown in (b)
Pointer values of 1, H2, H3 bytes and H1, H2, H in the frame of timing of station A shown in (d)
It must be different from the pointer value of 3 bytes. That is, the pointer is changed.

【０００７】図８は従来例の説明図であり、６１はＨ３
タイミング信号Ｈ３Ｔによりセットされ、Ｊ１タイミン
グ信号Ｊ１Ｔによりリセットされるフリップフロップ、
６２はフリップフロップ６１のセット期間中はバイトク
ロック信号ＢＣＫをカウントし、オーバーヘッドバイト
ＯＨＢによりカウントを禁止されるカウンタ、６３はデ
クリメント要求パルスｄｅｃ及びインクリメント要求パ
ルスｉｎｃをラッチするラッチ回路、６４はラッチ回路
６３の出力信号に従ってポインタ値のデクリメント及び
インクリメントを制御する制御部、６５はバイトクロッ
ク信号ＢＣＫとオーバーヘッドバイトＯＨＢとにより、
メモリ読出クロック信号ＭＢＣを出力するスタッフ制御
部である。FIG. 8 is an explanatory view of a conventional example, and 61 is H3.
A flip-flop set by the timing signal H3T and reset by the J1 timing signal J1T,
Reference numeral 62 is a counter that counts the byte clock signal BCK during the set period of the flip-flop 61 and is prohibited from counting by the overhead byte OWB, 63 is a latch circuit that latches the decrement request pulse dec and the increment request pulse inc, and 64 is a latch circuit. A control unit for controlling the decrement and increment of the pointer value according to the output signal of 63, and 65 by the byte clock signal BCK and the overhead byte OWB,
A stuffing control unit that outputs a memory read clock signal MBC.

【０００８】又６６はカウンタ６２のカウント内容をフ
レームタイミング信号ＦＴＭによってラッチするラッチ
回路、６７は今回のカウント内容とラッチ回路６６にラ
ッチされた前回のカウント内容とを比較する比較回路、
６８は比較出力信号に従ってニューデータフラグＮＤＦ
を制御するＮＤＦ制御部、６９は３フレーム間ガードす
るガード回路、７０は４ビット構成のニューデータフラ
グＮＤＦ１〜ＮＤＦ４を出力するゲート回路、７１はポ
インタ挿入データを形成する挿入制御部、７２はフレー
ムタイミング信号ＦＴＭのタイミングで制御部６４の出
力の変化の有無を検出する変化検出部である。Further, 66 is a latch circuit for latching the count contents of the counter 62 by the frame timing signal FTM, 67 is a comparison circuit for comparing the present count contents with the previous count contents latched by the latch circuit 66,
68 is a new data flag NDF according to the comparison output signal
NDF control unit for controlling the frame number, 69 is a guard circuit for guarding for three frames, 70 is a gate circuit for outputting new data flags NDF1 to NDF4 having a 4-bit structure, 71 is an insertion control unit for forming pointer insertion data, and 72 is a frame. This is a change detection unit that detects the presence or absence of a change in the output of the control unit 64 at the timing of the timing signal FTM.

【０００９】この図８に示す構成は、図５に於けるポイ
ンタ送信部５５に相当する要部を示すものであり、端子
１のＨ３ＴはＨ３タイミング信号、端子２のＢＣＫはバ
イトクロック信号、端子３のＯＨＢはオーバーヘッドバ
イト、端子４のＦＴＭはフレームタイミング信号、端子
５のＮＤＦ１〜ＮＤＦ４はニューデータフラグ、端子６
のＰＮＴはポインタ挿入データ、端子７のＭＢＣはメモ
リ読出クロック信号、端子８のｄｅｃはデクリメント要
求パルス、端子９のｉｎｃはインクリメント要求パル
ス、端子１０のＪ１ＴはＪ１タイミング信号を示す。The configuration shown in FIG. 8 shows the main part corresponding to the pointer transmission unit 55 in FIG. 5, where H3T at terminal 1 is an H3 timing signal, BCK at terminal 2 is a byte clock signal, and terminal 2 is a byte clock signal. OHB of 3 is an overhead byte, FTM of terminal 4 is a frame timing signal, NDF1 to NDF4 of terminal 5 are new data flags, and terminal 6 is
PNT is pointer insertion data, MBC of terminal 7 is a memory read clock signal, dec of terminal 8 is a decrement request pulse, inc of terminal 9 is an increment request pulse, and J1T of terminal 10 is a J1 timing signal.

【００１０】カウンタ６１によりＨ３バイトからＪ１バ
イトまでの間のバイト数をカウントするから、カウント
内容はポインタ値を示すものとなる。Ｈ１，Ｈ２バイト
による１６ビットのうちの先頭から６ビットにより、ポ
インタ値の変更の有無等を表示し、残りの１０ビットに
よりポインタ値を表示するものであるから、カウンタ６
２は１０ビットカウンタとしている。そして、カウント
内容を挿入制御部７１からポインタ挿入データＰＮＴと
して、図５に於けるマルチプレクサ５６に加えることに
なる。又ラッチ回路６６はカウンタ６２のカウント内容
をラッチして比較回路６７に加えるもので、比較回路６
７は、ラッチ回路６６にラッチされた前回のカウント内
容と、カウンタ６２の今回のカウント内容とを比較す
る。Since the counter 61 counts the number of bytes from the H3 byte to the J1 byte, the count content indicates the pointer value. Since 6 bits from the beginning of the 16 bits of H1 and H2 bytes indicate whether or not the pointer value has been changed, the remaining 10 bits indicate the pointer value.
2 is a 10-bit counter. Then, the count content is added from the insertion control unit 71 as pointer insertion data PNT to the multiplexer 56 in FIG. The latch circuit 66 latches the count content of the counter 62 and adds it to the comparison circuit 67.
7 compares the previous count content latched by the latch circuit 66 with the current count content of the counter 62.

【００１１】比較回路６７の比較出力信号がＮＤＦ制御
部６８に加えられ、比較不一致の出力信号の場合に、Ｎ
ＤＦ制御部６８からニューデータフラグＮＤＦが出力さ
れ、ガード回路６９とゲート回路７０と制御部６４とに
加えられる。ゲート回路７０は、バッファゲートとイン
バータとを含み、ニューデータフラグのＮＦ１，ＮＤＦ
４をバッファゲートを介して出力し、ＮＦ２，ＮＦ３を
インバータを介して出力する構成を有する。The comparison output signal of the comparison circuit 67 is applied to the NDF control section 68.
A new data flag NDF is output from the DF control unit 68 and added to the guard circuit 69, the gate circuit 70, and the control unit 64. The gate circuit 70 includes a buffer gate and an inverter, and has a new data flag NF1, NDF.
4 is output via a buffer gate, and NF2 and NF3 are output via an inverter.

【００１２】図５に於けるメモリ５３の位相比較部５４
から、デクリメント要求パルスｄｅｃ又はインクリメン
ト要求パルスｉｎｃがラッチ回路６３に加えられてラッ
チされると、制御部６４はスタッフ制御部６５を制御
し、メモリ５３からデータを読出す為のメモリ読出クロ
ック信号ＭＢＣの１パルス挿脱によるスタッフ処理を行
わせ、その制御信号により挿入制御部７１はポインタに
スタッフ有りを表示し、変化検出部７２はＮＤＦ制御部
６８からニューデータフラグＮＤＦの送出を禁止させ
る。即ち、スタッフによって、比較回路６７からはＪ１
タイミング信号Ｊ１Ｔが前のフレームに比較してずれる
から、比較回路６７から比較不一致の信号が出力され、
ニューデータフラグＮＤＦが送出されることになるが、
これを変化検出部７２からの信号によって禁止する。又
ガード回路６９は、制御部６４に３フレーム間はスタッ
フ制御を行わせないように制御するものである。The phase comparator 54 of the memory 53 shown in FIG.
When the decrement request pulse dec or the increment request pulse inc is applied to and latched in the latch circuit 63, the control unit 64 controls the stuff control unit 65 and the memory read clock signal MBC for reading data from the memory 53. 1 pulse insertion / removal stuffing processing is performed, the insertion control unit 71 displays stuffing on the pointer by the control signal, and the change detection unit 72 prohibits the NDF control unit 68 from sending the new data flag NDF. In other words, depending on the staff, J1 from the comparison circuit 67
Since the timing signal J1T is shifted compared to the previous frame, the comparison circuit 67 outputs a signal of comparison disagreement,
The new data flag NDF will be sent,
This is prohibited by a signal from the change detection unit 72. The guard circuit 69 controls the control unit 64 so as not to perform the stuff control for three frames.

【００１３】図９は従来例の動作説明図であり、（ａ）
はＨ１，Ｈ２，Ｈ３バイトのタイミング、（ｂ）はイン
クリメント要求又はデクリメント要求（Ｉ／Ｄ要求）ラ
ッチ出力信号、（ｃ）はスタッフ（ｓｔｕｆｆ）タイミ
ング、（ｄ）はカウンタ６２の動作、（ｅ）はラッチ回
路６６のラッチ出力信号、（ｆ）は比較回路６７の比較
不一致出力信号、（ｇ）はＮＤＦ制御部６８に加えられ
る変化検出部７２からのインヒビット信号の一例を示
す。FIG. 9 is a diagram for explaining the operation of the conventional example, (a).
Is a timing of H1, H2, H3 bytes, (b) is an increment request or decrement request (I / D request) latch output signal, (c) is a stuff (stuff) timing, (d) is an operation of the counter 62, (e) ) Is a latch output signal of the latch circuit 66, (f) is a comparison disagreement output signal of the comparison circuit 67, and (g) is an example of an inhibit signal from the change detection unit 72 added to the NDF control unit 68.

【００１４】カウンタ６２は、（ｄ）に示すように、Ｈ
３バイトからＪ１バイトまでの間のバイト数をカウント
し、そのカウント内容をラッチ回路６６により保持す
る。又（ｅ）に示すカウンタ６２のカウント内容（具体
的数値は省略）を（ａ）に示すＨ１，Ｈ２バイトにポイ
ンタ値として挿入する。（ｃ）に示すようにスタッフ制
御を行うと、（ｆ）に示すように、比較回路６７から比
較不一致出力信号が得られる。この時、変化検出部７２
から（ｇ）に示すインヒビット信号がＮＤＦ制御部６８
に加えられるから、ニューデータフラグＮＤＦの出力は
禁止される。The counter 62, as shown in FIG.
The number of bytes between 3 bytes and J1 byte is counted, and the content of the count is held by the latch circuit 66. Further, the count content (specific numerical value is omitted) of the counter 62 shown in (e) is inserted as a pointer value into the H1 and H2 bytes shown in (a). When the stuff control is performed as shown in (c), a comparison mismatch output signal is obtained from the comparison circuit 67 as shown in (f). At this time, the change detection unit 72
From (g) to the NDF control unit 68.
Therefore, the output of the new data flag NDF is prohibited.

【００１５】図１０は従来例のポインタの説明図であ
り、（ａ），（ｆ），（ｊ）はＳＴＳ−１のフレームの
要部、（ｂ）はＨ３タイミング信号Ｈ３Ｔ、（ｃ），
（ｇ），（ｋ）はＪ１タイミング信号Ｊ１Ｔ、（ｄ），
（ｈ），（ｌ）はオーバーヘッドバイトＯＨＢ、
（ｅ），（ｉ），（ｍ）はバイトクロック信号ＢＣＫを
示す。FIG. 10 is an explanatory view of a conventional pointer, where (a), (f) and (j) are the main parts of the STS-1 frame, and (b) is the H3 timing signal H3T, (c) ,.
(G) and (k) are J1 timing signals J1T, (d),
(H) and (l) are overhead bytes OHB,
(E), (i), (m) show the byte clock signal BCK.

【００１６】前述のように、カウンタ６２は、オーバー
ヘッドバイトＯＨＢの期間はカウントが禁止され、Ｈ３
バイトの次からＪ１バイトまでの間のバイト数をカウン
トし、そのカウント内容をポインタ値とするもので、そ
のポインタ値が「４」の場合に於いて、インクリメント
要求が生じると、Ｈ３バイトの後に、（ｆ）の斜線を施
したバイトが挿入されるから、Ｊ１バイトは１バイト分
移動することになる。従って、Ｊ１タイミング信号Ｊ１
Ｔは（ｇ）に示すものとなり、ポインタ値は、（ｉ）に
示すように「５」となる。As described above, the counter 62 is prohibited from counting during the period of the overhead byte OWB, and H3
The number of bytes between the byte and the J1 byte is counted, and the content of the count is used as a pointer value. When the pointer value is "4" and an increment request occurs, after the H3 byte, , (F) are inserted, the J1 byte is moved by one byte. Therefore, J1 timing signal J1
T is as shown in (g), and the pointer value is "5" as shown in (i).

【００１７】この状態でインクリメント要求又はデクリ
メント要求がなければ、Ｊ１バイトは、（ｊ）に示すよ
うに、（ｆ）と同一の位置であるから、（ｋ）に示すよ
うに、Ｊ１タイミング信号Ｊ１Ｔも（ｇ）と同一のタイ
ミングとなり、従って、ポインタ値は「５」を継続する
ことになる。If there is no increment request or decrement request in this state, since the J1 byte is at the same position as (f) as shown in (j), the J1 timing signal J1T is shown in (k). Also has the same timing as (g), so the pointer value continues to be "5".

【００１８】[0018]

【発明が解決しようとする問題点】前述のように、従来
例に於いては、インクリメント要求又はデクリメント要
求によりスタッフ処理を行った場合は、１フレーム間は
ニューデータフラグＮＤＦの送出を防止している。その
為に、例えば、スタッフ有りの場合のポインタ値が±２
以上の変化が生じて、ニューデータフラグＮＤＦを送出
しなければならない場合でも、ニューデータフラグＮＤ
Ｆが送出されない欠点があった。As described above, in the conventional example, when the stuff process is performed by the increment request or the decrement request, the transmission of the new data flag NDF is prevented for one frame. There is. Therefore, for example, the pointer value with staff is ± 2
Even if the above change occurs and the new data flag NDF must be transmitted, the new data flag ND
There was a drawback that F was not sent.

【００１９】又入力データ等の断により、Ｊ１タイミン
グ信号Ｊ１Ｔを検出できない場合、カウンタ６２がオー
バーフローすることにより、比較回路６７では比較不一
致信号を出力することになり、ＮＤＦ制御部６８からニ
ューデータフラグＮＤＦが送出される。そして、フルカ
ウントしたカウント内容をポインタ値として送出するこ
とになる。これは、入力データ等の断の前の状態のポイ
ンタ値を保持しておくことが望ましいにも拘らず、新た
なポインタ値とするから、入力データが回復した時に、
カウント値が前のフルカウント値と相違することによ
り、ニューデータフラグＮＤＦが送出される欠点があっ
た。本発明は、ニューデータフラグの送出を正確に実行
できるようにすることを目的とする。When the J1 timing signal J1T cannot be detected due to disconnection of input data or the like, the counter 62 overflows and the comparison circuit 67 outputs a comparison disagreement signal, and the NDF control unit 68 outputs a new data flag. NDF is sent out. Then, the content of the full count is transmitted as a pointer value. This is because it is desirable to hold the pointer value in the state before the disconnection of the input data etc., but since it is a new pointer value, when the input data is recovered,
There is a drawback that the new data flag NDF is sent because the count value is different from the previous full count value. It is an object of the present invention to enable accurate transmission of the new data flag.

【００２０】[0020]

【課題を解決するための手段】本発明のポインタ乗換制
御方式は、図１を参照して説明すると、受信フレームの
データの先頭を示すポインタを基に、該データを一方の
局のタイミングでメモリ１に書込み、このメモリ１から
他方の局のタイミングで読出し、そのデータのフレーム
中の先頭位置を示すポインタを付加するポインタ乗換制
御方式に於いて、フレーム中のポインタ値挿入バイトの
後のスタッフ処理により挿脱するバイトから前記データ
の先頭位置を示すバイトまでの間のメモリ１の読出クロ
ック信号をカウントするカウンタ２と、このカウンタ２
のカウント内容を内部ポインタ基準値として保持すると
共に、メモリ１からのインクリメント要求又はデクリメ
ント要求によって保持内容を更新するアップダウンカウ
ンタ３と、このカウンタ３に保持された内部ポインタ基
準値とカウンタ２のカウント内容とを比較する比較回路
４と、アップダウンカウンタ３に保持された内部ポイン
タ基準値をポインタ値として挿入してポインタの乗換え
を行う挿入制御部５とを備えて、メモリ１からのインク
リメント要求又はデクリメント要求によるスタッフ処理
時のフレームに於いても、比較回路４からの比較不一致
の出力信号によりニューデータフラグを送出するもので
ある。A pointer transfer control system of the present invention will be described with reference to FIG. 1. Based on a pointer indicating the beginning of data of a received frame, the data is stored at a timing of one station. In the pointer transfer control method in which a pointer value indicating the head position of the data in the frame is added, the stuff processing is performed after the pointer value insertion byte in the frame. A counter 2 for counting the read clock signal of the memory 1 between the byte to be inserted / removed and the byte indicating the start position of the data, and this counter 2
Holds the count content of the counter as an internal pointer reference value, and updates the held content by an increment request or a decrement request from the memory 1, an internal pointer reference value held by the counter 3, and a count of the counter 2. A comparison circuit 4 for comparing the contents with each other and an insertion control unit 5 for inserting the internal pointer reference value held in the up / down counter 3 as a pointer value and changing the pointer are provided. Even in the frame during the stuffing process by the decrement request, the new data flag is transmitted by the output signal of the comparison disagreement from the comparison circuit 4.

【００２１】[0021]

【作用】メモリ１には、オーバーヘッドを除いたデータ
を、一方の局のタイミングに従って書込み、そのメモリ
１から他方の局のタイミングに従って読出し、そのデー
タにオーバーヘッドを付加するものであり、カウンタ２
は、スタッフ処理により挿脱されるバイトからデータの
先頭位置を示すバイトまでの間のバイト数を、メモリ１
の読出クロック信号のカウントにより求め、このカウン
ト内容をアップダウンカウンタ３と比較回路４とに加え
る。アップダウンカウンタ３は、メモリ１からインクリ
メント要求又はデクリメント要求が加えられない時、カ
ウンタ２のカウント内容を内部ポインタ基準値として保
持する。比較回路４は、このアップダウンカウンタ３に
保持された内部ポインタ基準値と、カウンタ２のカウン
ト内容とを比較する。In the memory 1, data excluding the overhead is written according to the timing of one station, read from the memory 1 according to the timing of the other station, and the overhead is added to the data.
Is the number of bytes between the byte inserted / removed by the stuffing process and the byte indicating the start position of the data.
Is obtained by counting the read clock signal of, and the content of this count is added to the up / down counter 3 and the comparison circuit 4. The up / down counter 3 holds the count content of the counter 2 as an internal pointer reference value when an increment request or a decrement request is not applied from the memory 1. The comparison circuit 4 compares the internal pointer reference value held in the up / down counter 3 with the count content of the counter 2.

【００２２】従って、メモリ１からのインクリメント要
求又はデクリメント要求に従ってスタッフ処理を行った
場合、カウンタ２は、スタッフ処理により挿脱さるバイ
トからデータの先頭位置を示すバイトまでの間のバイト
数をカウントするから、そのカウント内容は前フレーム
と変化がなく、比較回路４から比較不一致信号は出力さ
れない。即ち、ニューデータフラグＮＤＦのセットは行
われない。この時、新たなデータの伝送が行われる場合
は、カウンタ２のカウント内容が変化し、比較回路４か
ら比較不一致信号が出力され、ニューデータフラグＮＤ
Ｆがセットされることになる。Therefore, when the stuffing process is performed according to the increment request or the decrement request from the memory 1, the counter 2 counts the number of bytes from the byte inserted / removed by the stuffing process to the byte indicating the head position of the data. Therefore, the count content does not change from the previous frame, and the comparison non-match signal is not output from the comparison circuit 4. That is, the new data flag NDF is not set. At this time, when new data is transmitted, the count content of the counter 2 changes, the comparison mismatch signal is output from the comparison circuit 4, and the new data flag ND is output.
F will be set.

【００２３】[0023]

【実施例】図２は本発明の実施例の説明図であり、図５
のポインタ送信部の要部を示すものであり、１１はフリ
ップフロップ、１２はカウンタ、１３はラッチ回路、１
４は制御部、１５はスタッフ制御部、１６はアップダウ
ンカウンタ、１７は比較回路、１８はＮＤＦ制御部、１
９はガード回路、２０はゲート回路、２１は挿入制御
部、２２はカウンタ監視部である。又端子１〜１０の各
信号は、図８に於ける端子１〜１０と同様であるが、端
子３のオーバーヘッドバイトＯＨＢは、図６に示すＳＴ
Ｓ−１のフレームフォーマットに於ける同期信号Ａ１，
Ａ２，Ａ３やポインタ値挿入バイトＨ１，Ｈ２，スタッ
フバイトＨ３等と共に、点線で示すように挿入されたス
タッフバイトも含み、カウンタ１２のバイトクロック信
号ＢＣＫのカウントを、このオーバーヘッドバイトＯＨ
Ｂにより禁止するものである。FIG. 2 is an explanatory view of an embodiment of the present invention, and FIG.
11 is a flip-flop, 12 is a counter, 13 is a latch circuit, and 1 is a pointer transmitter.
4 is a control unit, 15 is a staff control unit, 16 is an up / down counter, 17 is a comparison circuit, 18 is an NDF control unit, 1
9 is a guard circuit, 20 is a gate circuit, 21 is an insertion control unit, and 22 is a counter monitoring unit. The signals at terminals 1 to 10 are the same as those at terminals 1 to 10 in FIG. 8, but the overhead byte OHB at terminal 3 is ST shown in FIG.
Sync signal A1, in the S-1 frame format
A2, A3, pointer value insertion bytes H1, H2, stuff byte H3, etc., as well as stuff bytes inserted as shown by the dotted line are included, and the count of the byte clock signal BCK of the counter 12 is calculated as the overhead byte OH.
It is prohibited by B.

【００２４】又従来例と同様に、Ｈ３タイミング信号Ｈ
３Ｔによりフリップフロップ１１はセットされ、Ｊ１タ
イミング信号Ｊ１Ｔによりリセットされて、フリップフ
ロップ１１のセット出力の期間に、バイトクロック信号
ＢＣＫをカウンタ１２はカウントするが、前述のオーバ
ーヘッドバイトＯＨＢによりカウントの禁止制御が行わ
れる。又アップダウンカウンタ１６は、カウンタ１２の
カウント内容が加えられ、ＮＤＦ制御部１８からニュー
データフラグＮＤＦ１〜ＮＤＦ４を出力した時の制御信
号又は制御部１４からの制御信号によって、カウンタ１
２のカウント内容を保持し、それを内部ポインタ基準値
とする。又この内部ポインタ基準値を挿入制御部２１に
加えて、ポインタ挿入データＰＮＴを形成させる。As in the conventional example, the H3 timing signal H
The flip-flop 11 is set by 3T and reset by the J1 timing signal J1T, and the counter 12 counts the byte clock signal BCK during the set output of the flip-flop 11, but the overhead byte OHB controls the count inhibition. Is done. The up / down counter 16 is added with the count content of the counter 12, and the counter 1 is controlled by a control signal when the NDF control unit 18 outputs new data flags NDF1 to NDF4 or a control signal from the control unit 14.
The count content of 2 is held and used as the internal pointer reference value. Also, this internal pointer reference value is added to the insertion control unit 21 to form pointer insertion data PNT.

【００２５】又カウンタ監視部２２は、１フレーム中に
Ｊ１バイトが検出されない場合に、制御信号をカウンタ
２と制御部１４とＮＤＦ制御部１８とに加えて、Ｈ３タ
イミング信号Ｈ３Ｔのラッチ出力信号によってバイトク
ロック信号ＢＣＫのカウントを開始したカウンタ１２が
オーバーフローしないように制御し、又制御部１４によ
るスタッフ処理を行わないように制御し、且つＮＤＦ制
御部１８からニューデータフラグＮＤＦ１〜ＮＤＦ４が
出力されないように制御するものである。When the J1 byte is not detected in one frame, the counter monitoring unit 22 adds a control signal to the counter 2, the control unit 14, and the NDF control unit 18, and uses the latch output signal of the H3 timing signal H3T. The counter 12 that has started counting the byte clock signal BCK is controlled so as not to overflow, the control unit 14 is controlled not to perform the stuffing process, and the NDF control unit 18 does not output the new data flags NDF1 to NDF4. To control.

【００２６】比較回路１７は、カウンタ１２のカウント
内容とアップダウンカウンタ１６の内容と比較し、比較
不一致信号をＮＤＦ制御部１８に加えてニューデータフ
ラグＮＤＦ１〜ＮＤＦ４を送出させるものであり、その
場合のゲート回路２０は従来例と同様に、バッファゲー
トとインバータとにより構成されている。ニューデータ
フラグＮＤＦ１〜ＮＤＦ４の送出により、アップダウン
カウンタ１６の内容はその時点のカウンタ１２の内容に
更新される。即ち、新しい内部ポインタ基準値に更新さ
れる。又ガード回路１９は従来例と同様に、スタッフ処
理及びニューデータフラグ送出後に、例えば、３フレー
ム間のガードを行うものである。又ラッチ回路１３は、
メモリ（図示せず）からのデクリメント要求パルスｄｅ
ｃ又はインクリメント要求パルスｉｎｃをラッチして制
御部１４に加えるもので、それによってスタッフ制御部
１５からメモリ読出クロック信号ＭＢＣのパルスの挿脱
によりスタッフ処理が行われる。The comparison circuit 17 compares the count content of the counter 12 with the content of the up / down counter 16, adds a comparison disagreement signal to the NDF control section 18, and sends out new data flags NDF1 to NDF4. The gate circuit 20 is composed of a buffer gate and an inverter as in the conventional example. By sending the new data flags NDF1 to NDF4, the contents of the up / down counter 16 are updated to the contents of the counter 12 at that time. That is, the new internal pointer reference value is updated. Further, the guard circuit 19 performs, for example, guarding for three frames after the stuffing process and the transmission of the new data flag, as in the conventional example. Also, the latch circuit 13
Decrement request pulse de from a memory (not shown)
c or the increment request pulse inc is latched and applied to the control unit 14, whereby the stuffing process is performed by inserting and removing the pulse of the memory read clock signal MBC from the stuffing control unit 15.

【００２７】図３は本発明の実施例の動作説明図であ
り、（ａ）はＨ１，Ｈ２，Ｈ３バイトのタイミング、
（ｂ）はインクリメント要求又はデクリメント要求（Ｉ
／Ｄ要求）ラッチ出力信号、（ｃ）はスタッフタイミン
グ、（ｄ）はカウンタ１２の動作、（ｅ）はアップダウ
ンカウンタ１６の動作、（ｆ）は比較回路１７からの比
較不一致信号を示す。FIG. 3 is a diagram for explaining the operation of the embodiment of the present invention, in which (a) is the timing of H1, H2, and H3 bytes,
(B) is an increment request or decrement request (I
/ D request) latch output signal, (c) shows stuff timing, (d) shows operation of counter 12, (e) shows operation of up / down counter 16, and (f) shows comparison disagreement signal from comparison circuit 17.

【００２８】カウンタ１２は、フリップフロップ１１の
セット期間中のバイト数をカウントして、次のフレーム
まで保持するものであり、又アップダウンカウンタ１６
は、スタッフ処理やニューデータフラグＮＤＦ送出の処
理が行われると、その保持内容がその時点のカウンタ１
２のカウント内容に更新される。（ｂ）に示すように、
インクリメント要求又はデクリメント要求のラッチ出力
信号に従ってスタッフ処理が行われた時、カウンタ１２
のカウント内容は、スタッフバイト（図６参照）を含め
てカウント禁止を行うオーバーヘッドバイトＯＨＢがカ
ウンタ１２に加えられることにより、前フレームの時の
同一となる。なお、従来例に於いては、スタッフ処理に
より、カウンタのカウント内容は±１の変化が生じる。The counter 12 counts the number of bytes in the set period of the flip-flop 11 and holds it until the next frame, and the up / down counter 16
When the stuffing process and the process of sending the new data flag NDF are performed, the stored contents are stored in the counter 1 at that time.
The count content is updated to 2. As shown in (b),
When the stuffing process is performed according to the latch output signal of the increment request or the decrement request, the counter 12
The count content of is the same as that of the previous frame when the overhead byte OHB for prohibiting the count including the stuff byte (see FIG. 6) is added to the counter 12. In the conventional example, the stuffing process causes the count content of the counter to change by ± 1.

【００２９】従って、比較回路１７ではアップダウンカ
ウンタ１６の内容とカウンタ１２の内容とを比較し、同
一の内容であるから、（ｆ）に示すように、比較不一致
信号は出力されないことになる。Therefore, the comparison circuit 17 compares the contents of the up / down counter 16 and the contents of the counter 12 and the contents are the same, so that the comparison disagreement signal is not output as shown in (f).

【００３０】図４は本発明の実施例のポインタの説明図
であり、（ａ），（ｅ），（ｉ）はＳＴＳ−１のフレー
ムの要部、（ｂ），（ｆ），（ｊ）はＪ１タイミング信
号Ｊ１Ｔ、（ｃ），（ｇ），（ｋ）はオーバーヘッドバ
イトＯＨＢ、（ｄ），（ｈ），（ｌ）はバイトクロック
信号ＢＣＫを示す。FIG. 4 is an explanatory diagram of a pointer according to the embodiment of the present invention. (A), (e) and (i) are main parts of the STS-1 frame, and (b), (f) and (j). ) Indicates a J1 timing signal J1T, (c), (g) and (k) indicate overhead bytes OHB, and (d), (h) and (l) indicate a byte clock signal BCK.

【００３１】（ａ）に示すフレームの場合、（ｃ）に示
すオーバーヘッドバイトＯＨＢの次から（ｂ）に示すＪ
１タイミング信号Ｊ１Ｔまでの（ｄ）に示すバイトクロ
ック信号ＢＣＫをカウンタ１２がカウントすることによ
り、ポインタ値は「４」となるが、スタッフ処理により
（ｅ）に示すフレームの斜線を施したスタッフバイトが
挿入された場合、オーバーヘッドバイトＯＨＢは（ｇ）
に示すものとなるから、Ｊ１タイミング信号Ｊ１Ｔまで
の（ｈ）に示すバイトクロック信号ＢＣＫをカウンタ１
２がカウントした時、前フレームの場合と同様にポイン
タ値は「４」となる。従って、比較回路１７からは比較
不一致信号は出力されない。In the case of the frame shown in (a), the overhead byte OHB shown in (c) is followed by J shown in (b).
When the counter 12 counts the byte clock signal BCK shown in (d) up to the timing signal J1T, the pointer value becomes "4", but the stuffed byte in the frame shown in (e) is stuffed by the stuffing process. Is inserted, the overhead byte OHB is (g)
Therefore, the byte clock signal BCK shown in (h) up to the J1 timing signal J1T is applied to the counter 1
When 2 is counted, the pointer value becomes "4" as in the case of the previous frame. Therefore, the comparison circuit 17 does not output the comparison disagreement signal.

【００３２】又フレームが（ａ）の状態から（ｉ）に示
すように、Ｊ１バイトが１バイト分移動した場合は、オ
ーバーヘッドバイトＯＨＢは、（ｃ）と同様な（ｋ）に
示すものとなるから、ポインタ値は（ｌ）に示すように
「５」となる。この場合は、比較回路１７から比較不一
致信号が出力されて、ニューデータフラグＮＤＦ１〜Ｎ
ＤＦ４が送出され、アップダウンカウンタ１６は、この
時のカウンタ１２のカウント内容に更新されて、次の内
部ポインタ基準値を保持することになる。Further, as shown in (i) from the state of the frame (a), when the J1 byte is moved by one byte, the overhead byte OHB becomes the same as (c) as shown in (k). Therefore, the pointer value becomes "5" as shown in (l). In this case, the comparison circuit 17 outputs a comparison disagreement signal and the new data flags NDF1 to NDF.
DF4 is sent out, and the up / down counter 16 is updated to the count content of the counter 12 at this time, and holds the next internal pointer reference value.

【００３３】又入力データ断等により、Ｈ３バイトの検
出後にＪ１バイトが検出されない場合、カウンタ１２は
オーバーフローすることになるが、カウンタ監視部２２
は１フレーム中にＪ１バイトが検出できないことによ
り、カウンタ１２のオーバーフローを防止するように制
御し、比較回路１７から比較不一致信号が出力されて
も、ＮＤＦ制御部１８からニューデータフラグＮＤＦ１
〜ＮＤＦ４が出力されないように制御し、又制御部１４
からのスタッフ処理要求を禁止し、それによって、アッ
プダウンカウンタ１６に保持された内部ポインタ基準値
の更新を禁止する。従って、入力データ断が回復した時
に、比較回路１７から比較不一致信号が出力されないよ
うに制御することができる。If the J1 byte is not detected after the H3 byte is detected due to a break in the input data, the counter 12 will overflow, but the counter monitoring section 22
Controls to prevent overflow of the counter 12 because the J1 byte cannot be detected in one frame, and the NDF control unit 18 outputs the new data flag NDF1 even if a comparison mismatch signal is output from the comparison circuit 17.
~ Control so that NDF4 is not output, and control unit 14
Prohibits the stuffing process request from the internal pointer reference value held by the up / down counter 16. Therefore, when the input data disconnection is recovered, the comparison circuit 17 can be controlled so that the comparison mismatch signal is not output.

【００３４】[0034]

【発明の効果】以上説明したように、本発明は、スタッ
フ処理により挿脱するバイトからデータの先頭位置を示
すバイトまでの間のメモリ１の読出クロック信号をカウ
ンタ２によりカウントし、このカウンタ２のカウント内
容をアップダウンカウンタ３に内部ポインタ基準値とし
て保持し、メモリ１からのインクリメント要求又はデク
リメント要求によって、その時点のカウンタ２のカウン
ト内容に更新し、このアップダウンカウンタ３とカウン
タ２との内容を比較回路４により比較するものであり、
スタッフ処理の場合にカウンタ２は、挿入されたバイト
を含まないバイト数をカウントすることになるから、正
常なスタッフ処理の場合には、比較回路４から比較不一
致信号が出力されない。しかし、スタッフ処理を行った
フレームに於けるニューデータについては、比較不一致
信号が出力されるから、ニューデータフラグＮＤＦを送
出することができる。即ち、ポインタの乗換制御を正し
く行うことができる利点がある。As described above, according to the present invention, the read clock signal of the memory 1 between the byte inserted / removed by the stuffing process and the byte indicating the head position of the data is counted by the counter 2, and the counter 2 is counted. The count content of the counter 2 is held in the up / down counter 3 as an internal pointer reference value, and the count content of the counter 2 at that time is updated by an increment request or a decrement request from the memory 1, and the up / down counter 3 and the counter 2 The contents are compared by the comparison circuit 4,
In the stuffing process, the counter 2 counts the number of bytes not including the inserted byte. Therefore, in the normal stuffing process, the comparison circuit 4 does not output the comparison disagreement signal. However, the new data flag NDF can be transmitted because the comparison disagreement signal is output for the new data in the frame subjected to the stuffing process. That is, there is an advantage that the transfer control of the pointer can be correctly performed.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の原理説明図である。FIG. 1 is a diagram illustrating the principle of the present invention.

【図２】本発明の実施例の説明図である。FIG. 2 is an explanatory diagram of an example of the present invention.

【図３】本発明の実施例の動作説明図である。FIG. 3 is an operation explanatory diagram of the embodiment of the present invention.

【図４】本発明の実施例のポインタの説明図である。FIG. 4 is an explanatory diagram of a pointer according to the embodiment of this invention.

【図５】ポインタ乗換制御の概要説明図である。FIG. 5 is a schematic explanatory diagram of pointer transfer control.

【図６】ＳＴＳ−１のフレームフォーマット説明図であ
る。FIG. 6 is an explanatory diagram of a frame format of STS-1.

【図７】ポインタ乗換説明図である。FIG. 7 is an explanatory diagram of pointer transfer.

【図８】従来例の説明図である。FIG. 8 is an explanatory diagram of a conventional example.

【図９】従来例の動作説明図である。FIG. 9 is an operation explanatory diagram of a conventional example.

【図１０】従来例のポインタの説明図である。FIG. 10 is an explanatory diagram of a conventional pointer.

【符号の説明】[Explanation of symbols]

１ メモリ ２ カウンタ ３ アップダウンカウンタ ４ 比較回路 ５ 挿入制御部 1 Memory 2 Counter 3 Up / Down Counter 4 Comparison Circuit 5 Insertion Control Unit

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】 受信フレームのデータの先頭を示すポイ
ンタを基に、該データを一方の局のタイミングでメモリ
（１）に書込み、該メモリ（１）から他方の局のタイミ
ングでデータを読出し、該データのフレーム中の先頭位
置を示すポインタを付加するポインタ乗換制御方式に於
いて、 前記フレーム中のポインタ値挿入バイトの後のスタッフ
処理により挿脱するバイトから前記データの先頭位置を
示すバイトまでの間の前記メモリ（１）の読出クロック
信号をカウントするカウンタ（２）と、 該カウンタ（２）のカウント内容を内部ポインタ基準値
として保持すると共に、前記メモリ（１）からのインク
リメント要求又はデクリメント要求によって保持内容を
更新するアップダウンカウンタ（３）と、 前記カウンタ（２）のカウント内容と前記アップダウン
カウンタ（３）に保持された内部ポインタ基準値とを比
較する比較回路（４）と、 前記アップダウンカウンタ（３）に保持された内部ポイ
ンタ基準値をポインタ値として挿入してポインタ乗換え
を行う挿入制御部（５）とを備え、 前記メモリ（１）からの前記インクリメント要求又はデ
クリメント要求によるスタッフ処理を行ったフレームに
於いても、前記比較回路（４）からの比較不一致の出力
信号によりニューデータフラグを送出することを特徴と
するポインタ乗換制御方式。1. Based on a pointer indicating the head of data of a received frame, the data is written into a memory (1) at the timing of one station, and the data is read from the memory (1) at the timing of the other station, In the pointer transfer control method for adding a pointer indicating the start position of the data in the frame, from the byte inserted / removed by the stuffing process after the pointer value insertion byte in the frame to the byte indicating the start position of the data A counter (2) for counting the read clock signal of the memory (1) during the period, and holding the count content of the counter (2) as an internal pointer reference value, and at the same time requesting increment or decrement from the memory (1). An up / down counter (3) for updating the held content according to a request, and a count content of the counter (2) A comparison circuit (4) for comparing the internal pointer reference value held in the up / down counter (3), and the internal pointer reference value held in the up / down counter (3) as a pointer value for pointer transfer. And an insertion control section (5) for performing the stuffing process, the output signal of the comparison mismatch from the comparison circuit (4) even in the frame in which the stuff processing is performed by the increment request or the decrement request from the memory (1). A pointer transfer control method characterized in that a new data flag is transmitted by means of.