JPH05243383A - Automatic wiring method - Google Patents
Automatic wiring methodInfo
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- JPH05243383A JPH05243383A JP4044389A JP4438992A JPH05243383A JP H05243383 A JPH05243383 A JP H05243383A JP 4044389 A JP4044389 A JP 4044389A JP 4438992 A JP4438992 A JP 4438992A JP H05243383 A JPH05243383 A JP H05243383A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】近年における半導体集積回路の微
細化，高集積化、また、回路動作の高速化への需要など
によって信号ディレイの許容値が厳しくなりつつあるこ
とに伴い、予めディレイを考慮した自動配線処理が必要
とされている。[Industrial field of application] Delays have been taken into consideration beforehand as the allowable values of signal delays have become stricter due to demands for miniaturization and higher integration of semiconductor integrated circuits in recent years, and higher speed of circuit operation. Automatic wiring processing is required.
【０００２】本発明はＶＬＳＩなど半導体集積回路の自
動配線処理方法において、その処理中に並行する可能性
を有する配線間に近接した径路決定を禁止する制約を付
与し、信号間クロストークによるディレイが許容範囲を
超えないように自動配線を行なう手法に関する。According to the present invention, in an automatic wiring processing method for a semiconductor integrated circuit such as VLSI, a constraint is imposed to prohibit the determination of a route close to a wiring which may possibly be parallel during the processing, and delay due to crosstalk between signals is prevented. The present invention relates to a method of performing automatic wiring so as not to exceed an allowable range.
【０００３】[0003]
【従来の技術】従来、自動配線処理においては、高速・
高配線率が満足されるべき要求とされてきた。しかし、
近年の半導体技術の発達により半導体集積回路の信号デ
ィレイに対する許容値が厳しくなりつつあることに伴
い、自動配線処理を行なった後、全ての並行する配線が
制限長の違反を犯しているか検査し、違反したものに対
しては人手によって修正を加えるなどの対処方法が採ら
れてきた。2. Description of the Related Art Conventionally, in automatic wiring processing, high speed and
A high wiring rate has been demanded to be satisfied. But,
With the development of semiconductor technology in recent years, the allowable value for signal delay of semiconductor integrated circuits is becoming stricter, and after performing automatic wiring processing, it is inspected whether all parallel wiring violates the limit length, Countermeasures have been taken such as manually correcting the violated items.
【０００４】[0004]
【発明が解決しようとする課題】上記従来技術では、一
旦、自動配線処理を施した後、(1）並行する配線の組を
抽出し、(2) 配線の組の並行長が予め与えられた制限長
を越えるか検査し、超える場合、(3) 配線の径路を人手
によって修正を加える、ことにより違反を回避してい
た。このため、並行配線違反の数によって非常な工数の
増大を生じていた。更に、近年における半導体集積回路
の大規模化・高速化に伴い、並行する径路決定を禁止す
る制約（以下並行配線制約）が益々厳しくなっているこ
とから、その工数もこれまで以上に増大してきている。In the above prior art, after the automatic wiring process is once performed, (1) a set of parallel wirings is extracted, and (2) a parallel length of the wiring set is given in advance. If it exceeds the limit length, it is inspected. If it exceeds, (3) the path of the wiring is manually corrected to avoid the violation. For this reason, the number of parallel wiring violations causes a significant increase in man-hours. Furthermore, with the recent increase in the scale and speed of semiconductor integrated circuits, the constraint that prohibits parallel path determination (hereinafter, parallel wiring constraint) is becoming more and more severe, and the number of man-hours is increasing more than ever. There is.
【０００５】本発明の目的は、上記人手による並行配線
の修正を皆無とするために、並行配線違反を起こさずデ
ィレイ制約を遵守した配線径路を生成する自動配線方法
を提供することにある。It is an object of the present invention to provide an automatic wiring method for generating a wiring path complying with a delay constraint without causing a parallel wiring violation in order to eliminate the manual correction of the parallel wiring.
【０００６】[0006]
【課題を解決するための手段】配線径路決定の前に、配
線の各組合せについて前記組合せが並行したときにディ
レイ制約を違反する可能性があるものを検出し、前記組
合せの間に並行する長さ及び配線間隔を制御する並行配
線制約を与え、前記ディレイ制約を遵守するように配線
径路を決定する。Before the wiring route is determined, for each combination of wirings, the one that may violate the delay constraint when the combination is parallel is detected, and the parallel length between the combinations is detected. And a parallel wiring constraint that controls the wiring interval and a wiring route is determined so as to comply with the delay constraint.
【０００７】[0007]
【作用】本発明によれば、長く並行し、ディレイ制約に
違反する可能性を有する配線の組に対し、上述の並行配
線制約を与え、並行配線制約を遵守した径路決定を行な
い、並行する配線の長さを短く抑えることで、回路に与
えられた要求を満足する範囲に収まるようにクロストー
クによるディレイを低減する。According to the present invention, the above-mentioned parallel wiring constraint is given to a set of wirings which are parallel for a long time and which may violate the delay constraint, and the route determination is performed in compliance with the parallel wiring constraint. By shortening the length of, the delay due to crosstalk is reduced so that it falls within the range that satisfies the requirements given to the circuit.
【０００８】[0008]
【実施例】図１は、本発明を既存の自動配線の基本手法
の一つであるチャネル割り当て法に適用した自動配線処
理の流れの一例を示している。チャネル割り当て法は、
図２（ａ）に示されるようなチャネルと呼ばれる上下辺
に回路素子の端子２０１が並ぶ矩形配線領域２０２内の
配線径路を決定する手法である。同一ネットの端子（同
図（ｂ）の例では２０３，２０４）は、幹線と呼ばれる
水平方向の配線205と、支線と呼ばれる垂直方向の配線
２０６を用いて結ばれる。また、配線層は２つ以上（同
図（ｃ）の例は２層の場合で２０７と２０８）用意さ
れ、各層を使用する配線の方向は水平・垂直いずれかに
固定され、幹線と支線の接続にはスルーホール２０９が
用いられる。水平方向に対する層２０７には幹線の割り
付けられる格子（トラック）２１０、垂直方向の層２０
８には幹線と支線を置く格子（カラム）２１１が設定さ
れ、幹線及び支線は重なり合いを持たないように各格子
に割り付けられる。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 shows an example of the flow of automatic wiring processing in which the present invention is applied to a channel allocation method which is one of the existing basic methods of automatic wiring. The channel allocation method is
This is a method of determining a wiring path in a rectangular wiring region 202 in which terminals 201 of circuit elements are arranged on the upper and lower sides called channels as shown in FIG. 2A. The terminals of the same net (203 and 204 in the example of FIG. 7B) are connected by using a horizontal wiring 205 called a trunk line and a vertical wiring 206 called a branch line. Also, two or more wiring layers are prepared (207 and 208 in the case of two layers in the example of FIG. 7C), and the direction of the wiring using each layer is fixed to either horizontal or vertical, and the main line and the branch line are fixed. Through holes 209 are used for connection. In the layer 207 for the horizontal direction, a grid (track) 210 to which main lines are allocated, and the layer 20 in the vertical direction are provided.
In 8, grids (columns) 211 for setting main lines and branch lines are set, and the main lines and branch lines are assigned to each grid so as not to overlap each other.
【０００９】図１で示される通り、該自動配線処理は大
きく三つの部分（データ入力処理部１０１，制約生成処
理部１０２，割り付け処理部１０３）に分けられる。As shown in FIG. 1, the automatic wiring process is roughly divided into three parts (data input processing unit 101, constraint generation processing unit 102, allocation processing unit 103).
【００１０】自動配線処理が開始されると、まず、デー
タ入力処理部１０１で回路素子の端子に割り当てられた
ネットの名称など配線に関する論理的な情報、及び配線
チャネルの形状や回路素子の端子位置などの物理的な情
報が受けとられ、例えば、幹線や支線またそれらの接続
関係など、チャネル割り当て法による自動配線に必要な
データが生成される。When the automatic wiring process is started, first, logical information about wiring such as the name of the net assigned to the terminal of the circuit element by the data input processing unit 101, the shape of the wiring channel and the terminal position of the circuit element. Is received, and data necessary for automatic wiring by the channel allocation method such as a trunk line, a branch line, and a connection relationship between them is generated.
【００１１】次に、生成制約処理部１０２は、そこで生
成される制約の種類に従って三つの処理部分（垂直制約
生成処理部１０４，水平制約生成処理部１０５，並行配
線制約生成処理部１０６）に分けられる。本発明はこの
中で並行配線制約生成処理部１０６に係る。Next, the generation constraint processing unit 102 is divided into three processing portions (vertical constraint generation processing unit 104, horizontal constraint generation processing unit 105, parallel wiring constraint generation processing unit 106) according to the types of constraints generated therein. Be done. The present invention relates to the parallel wiring constraint generation processing unit 106 among them.
【００１２】ここで、図３を用いて配線層が２層である
場合を例として、垂直制約及び水平制約を説明する。図
中、３０１はカラム、３０２はトラックを表し、３０
３，３０６，３１２及び３１５は幹線、３０４，３０
７，３１３及び３１６は支線である。幹線と支線はそれ
ぞれ３０４，３０８，３１４及び３１７で示されるスル
ーホールで接続される。Here, the vertical constraint and the horizontal constraint will be described with reference to FIG. 3 by taking the case where the number of wiring layers is two as an example. In the figure, 301 is a column, 302 is a track, and 30
3, 306, 312 and 315 are trunk lines, 304, 30
7, 313 and 316 are branch lines. The trunk line and branch line are connected by through holes indicated by 304, 308, 314 and 317, respectively.
【００１３】図３（ａ）に示されるように幹線３０３及
び３０６が同一カラムに存在する支線３０４及び３０７
を持つ場合、２幹線を同一トラックに割り付けることは
不可能で、かつ幹線３０３が幹線３０６の下方に割り付
けられると支線３０４と307が重なってしまうため、幹
線３０３は幹線３０６の上方に割り付けられなければな
らなくなるように、幹線から支線が出る向きにより配線
の割り付け位置の相対関係も決定するような関係を垂直
制約と呼び、グラフ上では同図（ｂ）の３０９及び３１
０のノードで表される２幹線の間に張られる有向エッジ
３１１で表現される。As shown in FIG. 3A, branch lines 304 and 307 in which trunk lines 303 and 306 exist in the same column.
If it has, the two main lines cannot be assigned to the same track, and if the main line 303 is assigned below the main line 306, the branch lines 304 and 307 will overlap, so the main line 303 must be assigned above the main line 306. In order to avoid this, a relationship in which the relative relationship of the wiring allocation positions is determined by the direction in which the branch line exits from the main line is called vertical constraint, and on the graph, 309 and 31 in FIG.
It is represented by a directed edge 311 that is stretched between two trunk lines represented by 0 nodes.
【００１４】また、同図（ｃ）に示される幹線３１２及
び３１５のように、幹線間に水平方向の重なり合う部分
が存在する場合も、２幹線を同一トラックに割り付ける
ことは不可能である。しかし、ここでは幹線３１２を幹
線３１５の上方に割り付けても下方に割り付けても構わ
ないように、２配線を割り付ける相対的な位置関係は決
定できない、このような関係を水平制約と呼び、同図
（ｄ）の３１８及び319のノードで表される２幹線の間
に張られる無向エッジ３２０でグラフ表現される。これ
らのエッジはデザインルールから得られる配線間距離を
その重みとして持っている。Further, even when there is a horizontal overlapping portion between the main lines like the main lines 312 and 315 shown in FIG. 7C, it is impossible to allocate the two main lines to the same track. However, here, the relative positional relationship for allocating the two wirings cannot be determined so that the main line 312 may be allocated above or below the main line 315. Such a relationship is called a horizontal constraint. The graph is represented by an undirected edge 320 stretched between two trunk lines represented by the nodes 318 and 319 in (d). These edges have the distance between wires obtained from the design rule as their weight.
【００１５】垂直制約生成処理部１０４，水平制約生成
処理部１０５では、上記の関係を検出し、有向・無向エ
ッジを生成する。The vertical constraint generation processing unit 104 and the horizontal constraint generation processing unit 105 detect the above relationship and generate directed / undirected edges.
【００１６】次に、本発明に係る並行配線制約生成処理
１０６を説明する。処理では、制約発生検査対象生成処
理１０７，制約発生検査処理１０８の順に処理が進み、
ここで生成される並行配線制約は、２本の幹線をその間
のクロストークによるディレイが許容範囲内に収まるよ
うな距離だけ離す必要はあるがその相対的な位置を決め
る必要はないため、水平制約と同様の無向エッジで表現
される。以下に各処理の説明を示す。Next, the parallel wiring constraint generation processing 106 according to the present invention will be described. In the processing, the processing proceeds in the order of the constraint occurrence inspection target generation processing 107 and the constraint occurrence inspection processing 108,
The parallel wiring constraint generated here is a horizontal constraint because it is necessary to separate the two trunk lines by a distance such that the delay due to crosstalk between them falls within an allowable range, but it is not necessary to determine their relative positions. It is expressed by an undirected edge similar to. The following is a description of each process.
【００１７】制約発生検査対象生成処理１０７では、配
線の重なり合いについて最悪の場合を考慮するため、１
トラックに寸断なくかつ重なり合いを持たないように並
べることができる幹線の集合を検査の対象の単位とす
る。集合を得る処理を図４並びに図５のフローチャート
を用いて以下に示す。In the constraint generation inspection target generation processing 107, in order to consider the worst case of overlapping of wirings, 1
The unit of the inspection is a set of trunk lines that can be arranged without breaking and overlapping on the track. The process of obtaining a set will be described below with reference to the flowcharts of FIGS.
【００１８】まず、前処理として、全てのネットを要素
とする集合Ｓ０を作成し、検査対象のリストＬｎをクリ
アする。更に、調査対象数ｎを０とする（４０１）。こ
こでステップ１として、Ｓ０に要素が存在するか検査さ
れ、存在しなければ処理は終了する（４０２）。一方、
Ｓ０に要素が存在するとき、幹線をその要素とする集合
Ｓ１を、一旦、クリアし(４０３)、Ｓ０の任意の要素Ｎ
ｉに属する幹線Ｔｉｊを全てＳ１に入れ、Ｓ０からＮｉ
を削除する（４０４）。次にステップ２として、検査対
象数ｎを１増やし（４０５）、Ｓ１の要素の中からその
左端点の座標が最小である幹線Ｔminを検査対象リスト
Ｌｎに入れ、Ｓ１からＴminを削除する（４０６）。更
に、ステップ３として、Ｌｎの最後の要素Ｔlastの右座
標と同一の左座標を持つ幹線ＴnextをＳ１から検出し
（５０１）、Ｔnextが存在すればＬｎの最後に追加し、
Ｓ１からＴnextを削除する（５０２）。Ｔnextを検出で
きる限りこのステップは繰り返される（５０３）。Ｔne
xtを検出できない場合（５０４)、Ｓ１に要素が存在す
るか検査し、存在するときはステップ２へ(505)、そう
でない場合はステップ１へ（５０６）戻り、処理を続け
る。First, as preprocessing, a set S0 having all nets as elements is created and the list Ln to be inspected is cleared. Further, the number n of survey targets is set to 0 (401). Here, as step 1, it is checked whether or not the element exists in S0, and if it does not exist, the process ends (402). on the other hand,
When an element exists in S0, the set S1 having the trunk line as its element is once cleared (403), and an arbitrary element N of S0 is set.
Put all the trunk lines Tij belonging to i into S1, and from S0 to Ni
Is deleted (404). Next, in step 2, the inspection target number n is incremented by 1 (405), the main line Tmin having the smallest coordinate of the left end point among the elements of S1 is added to the inspection target list Ln, and S1 to Tmin are deleted (406). ). Further, in step 3, the trunk line Tnext having the same left coordinate as the right coordinate of the last element Tlast of Ln is detected from S1 (501), and if Tnext exists, it is added to the end of Ln,
Tnext is deleted from S1 (502). This step is repeated (503) as long as Tnext can be detected. Tne
If xt cannot be detected (504), it is checked whether or not the element exists in S1, and if it exists, the process returns to step 2 (505), and if not, the process returns to step 1 (506) to continue the processing.
【００１９】次に、制約発生検査処理１０８の概要を図
６を用いて説明する。例えば、ここで間隔Ｗ０で並行す
る２配線がＬ０を超える長さをもって重なり合うことを
禁止する並行配線制約があるとする。ここで、並行配線
制約が全く与えられずに割り付け処理が行なわれたと
き、その結果として図６（ａ）に示されるように配線６
０１と６０２について配線間隔Ｗ及び水平方向に重なり
合う長さＬが、Ｌ＞Ｌ０，Ｗ≦Ｗ０、となり、並行配線
制約を違反することが起こり得る。該処理では上記結果
が起こり得る状況を検出し、同図（ｂ）に示されるよう
に配線６０１と６０２の間の水平方向に重なり合う長さ
Ｌがクロストークの影響を受けない距離Ｗ１（＞Ｗ０）
の重みを持つ無向エッジを与えている。Next, the outline of the constraint occurrence inspection process 108 will be described with reference to FIG. For example, it is assumed here that there is a parallel wiring constraint that prohibits two wirings parallel to each other with an interval W0 from overlapping with a length exceeding L0. Here, when the allocation processing is performed without any parallel wiring constraint, the wiring 6 is obtained as a result as shown in FIG.
For 01 and 602, the wiring interval W and the overlapping length L in the horizontal direction are L> L0, W ≦ W0, and the parallel wiring constraint may be violated. In this processing, a situation in which the above result may occur is detected, and as shown in FIG. 7B, the length L that overlaps in the horizontal direction between the wirings 601 and 602 is a distance W1 (> W0) that is not affected by crosstalk. )
It gives an undirected edge with a weight of.
【００２０】更に、ここで水平方向の混雑度（あるカラ
ムに対してそのカラムを通過する、もしくはそのカラム
に端点を持つ幹線の数）を考慮し、図６（ｂ）のグラフ
に示されるように混雑度が最大許容混雑度に対し余裕が
ある場合は幹線の割り付け処理に大きな自由度が存在す
ることから、長い配線全体に対して与えられた並行配線
制約がチャネル全体の割り付け結果、更に言及すれば、
割り付けに必要となるトラック数に対して与える影響は
少ないが、図６（ｃ）のグラフに示されるように２配線
が重なり合う範囲に最大許容混雑度に対し混雑度の余裕
が不足する部分を有する場合、その中で特に余裕が不足
している部分（図６（ｃ）６０１）と６０２との間に制
約が存在しなくとも、該配線が重なり合う長さＬ１が並
行配線制約違反を起こさないように、言い換えれば、Ｌ
１≦Ｌ０となるような、余裕度の大きな箇所に係る配線
の長さＬ２（≧Ｌ−Ｌ０）を持つ部分配線（図６（ｃ）
６０３）を抽出し、部分配線と６０２との間に並行配線
制約を与えることで、必要トラック数の増大を招かずに
並行配線制約を遵守することを可能とする。この処理に
おいて、上述のように１列に並べることができる同一ネ
ットの複数幹線の集合を制約発生検査の検査対象の単位
とすることで、部分抽出を容易にしている。Further, here, considering the degree of congestion in the horizontal direction (the number of trunks passing through a column or having an end point in that column), as shown in the graph of FIG. 6 (b). Since there is a large degree of freedom in the process of allocating the main line when the congestion degree has a margin to the maximum allowable congestion degree, the parallel wiring constraint given to the whole long wiring results in the allocation of the entire channel. if,
Although the influence on the number of tracks required for allocation is small, as shown in the graph of FIG. 6C, there is a portion where the margin of the congestion degree is insufficient with respect to the maximum allowable congestion degree in the range where the two wirings overlap. In this case, even if there is no constraint between the part (601 in FIG. 6C) 602 and the part 602 where the margin is particularly insufficient, the overlapping length L1 of the wiring does not cause a parallel wiring constraint violation. In other words, L
Partial wiring having a wiring length L2 (≧ L−L0) related to a large margin such that 1 ≦ L0 (FIG. 6C).
603) is extracted and a parallel wiring constraint is given between the partial wiring and 602, so that it is possible to comply with the parallel wiring constraint without increasing the number of required tracks. In this process, partial extraction is facilitated by using a set of a plurality of trunks of the same net that can be arranged in one column as a unit to be inspected in the constraint occurrence inspection as described above.
【００２１】図７に上述の制約生成処理機能を拡張する
ためのデータの例を示す。FIG. 7 shows an example of data for expanding the above-mentioned constraint generation processing function.
【００２２】第１に、図７（ａ）のように段階的に複数
の並行する配線の長さを用意し、それに対応して配線間
距離を与えることにより、配線間の並行配線制約をより
精度高くすることを可能とする。First, as shown in FIG. 7A, the lengths of a plurality of parallel wirings are prepared in stages, and the distances between the wirings are given correspondingly, so that the parallel wiring constraint between the wirings can be further reduced. It is possible to increase the accuracy.
【００２３】第２に、各配線を通る信号はその種類によ
り回路性能、ここでは特にその速度へ与える影響の大き
さが異なることが考えられる。そのため、制約生成処理
において、図７（ｂ）に示されるような制約対象配線の
信号種の組合せを表現するデータを用意することで、信
号の回路速度の点での影響を考慮した並行配線制約値を
求めることを可能としている。更に、同図（ｃ）のデー
タを用意し、同図(ａ)のデータと組み合わせることも可
能である。Secondly, it is conceivable that the signal passing through each wiring has a different effect on the circuit performance, particularly here on the speed, depending on the type. Therefore, in the constraint generation processing, by preparing data representing a combination of signal types of the constraint target wiring as shown in FIG. 7B, the parallel wiring constraint considering the influence on the circuit speed of the signal. It is possible to obtain the value. Furthermore, it is possible to prepare the data of FIG. 11C and combine it with the data of FIG.
【００２４】第３に、配線層が複数存在する場合、層の
違いによって信号伝送速度が異なるなど層自身の問題、
また同一の層に存在する配線間と異なる層に存在する配
線間ではクロストークの特性が異なるなど層の組合せに
よる問題から、図７（ｄ）に示すように配線に与えられ
た自身が使用する層をデータを組み合わせることによ
り、層に違いによるクロストークの問題が考慮された並
行配線制約値を求めることが可能となる。前記の場合と
同様に、ここでも、同図（ａ）のデータを組み合わせの
対象として使用することが可能である。Third, when there are a plurality of wiring layers, there are problems of the layers themselves, such as a difference in signal transmission speed depending on the layers.
Also, due to problems due to layer combinations such as crosstalk characteristics different between wires existing in the same layer and wires existing in different layers, it is used by itself given to the wires as shown in FIG. 7D. By combining layers with data, it is possible to obtain a parallel wiring constraint value in which the problem of crosstalk due to the difference in layers is taken into consideration. As in the case described above, the data shown in FIG. 9A can be used as a combination target here as well.
【００２５】更に、図７（ｂ）と（ｄ）を組み合わせて
使用することにより、信号種と配線層の違いを同時に考
慮したより詳細な並行配線制約を求めることが可能とな
る。Furthermore, by using FIG. 7 (b) and FIG. 7 (d) in combination, it is possible to obtain a more detailed parallel wiring constraint that simultaneously considers the difference between the signal type and the wiring layer.
【００２６】自動配線処理の最後に、割り付け処理部１
０３で、上述の並行配線制約など制約生成処理部１０２
で生成された各種の制約を遵守しながら幹線がトラック
に割り付けられ、該自動配線処理は終了する。At the end of the automatic wiring process, the allocation processing unit 1
In 03, the constraint generation processing unit 102 such as the parallel wiring constraint described above.
The main line is assigned to the track while observing the various constraints generated in step 1, and the automatic wiring process ends.
【００２７】[0027]
【発明の効果】本発明によれば、自動配線処理において
並行配線制約を適応させて並行する配線の長さを制御す
ることで、クロストークによるディレイを、与えられた
制約を遵守する範囲内に抑えることが可能となり、これ
までディレイ制約違反を起こした配線の対処に係ってい
た人手修正の工数を削減できるなどの効果がある。According to the present invention, the parallel wiring constraint is adapted in the automatic wiring processing to control the length of the parallel wiring, so that the delay due to the crosstalk can be kept within the range of complying with the given constraint. As a result, it is possible to reduce the number of man-hours required for manual correction, which has been related to the handling of the wiring that has caused the delay constraint violation.
【図１】本発明に係る並行配線制約処理を適用した自動
配線処理の一実施例のフローチャート。FIG. 1 is a flowchart of an example of an automatic wiring process to which a parallel wiring constraint process according to the present invention is applied.
【図２】チャネル割り当て法の説明図。FIG. 2 is an explanatory diagram of a channel allocation method.
【図３】垂直制約・水平制約の一例及びそのグラフ表現
の説明図。FIG. 3 is an explanatory diagram of an example of vertical constraint / horizontal constraint and its graph representation.
【図４】制約発生検査対象生成処理の第一のフローチャ
ート。FIG. 4 is a first flowchart of constraint generation inspection target generation processing.
【図５】制約発生検査対象生成処理の第二のフローチャ
ート。FIG. 5 is a second flowchart of constraint generation inspection target generation processing.
【図６】並行配線制約を与える手法の一例を示す説明
図。FIG. 6 is an explanatory diagram showing an example of a method of giving a parallel wiring constraint.
【図７】並行配線制約を表現するデータの一例を示す説
明図。FIG. 7 is an explanatory diagram showing an example of data expressing a parallel wiring constraint.
１０１〜１０８…並行配線制約を考慮した自動配線手法
における各処理。101-108 ... Each process in the automatic wiring method considering the parallel wiring constraint.
Claims (6)
における自動配線方法で、２つの配線が同一方向に近接
する（以下、この状態を並行と呼ぶ）径路が決定された
ときに、その間の信号の干渉（以下、クロストークと呼
ぶ）から起きる信号到達時間の遅れ（以下、ディレイと
呼ぶ）によって、半導体集積回路の性能が要求される基
準を満足しない可能性を有する場合を事前に検出し、こ
の原因となる配線間に、予め、並行する径路決定を禁止
する制約（以下、並行配線制約と呼ぶ）を与え、該制約
を遵守した径路を探索することにより、設計時の回路の
ディレイに対する要求を満足させることを特徴とする自
動配線方法。1. An automatic wiring method in an automatic layout system of a semiconductor integrated circuit, wherein when a path is determined in which two wirings are close to each other in the same direction (hereinafter, this state is referred to as parallel), signal interference between them is determined. A case in which the performance of the semiconductor integrated circuit may not satisfy the required standard is detected in advance due to a delay in the signal arrival time (hereinafter referred to as “delay”) (hereinafter referred to as “crosstalk”). Satisfies the circuit delay requirement at the time of design by applying a constraint (hereinafter referred to as a parallel wiring constraint) that prohibits the determination of parallel routes between the wirings to be searched and a route that complies with the constraint. An automatic wiring method characterized by:
小間隔（以下、配線間距離と呼ぶ）をその重みとするエ
ッジで示し、該配線間に径路の相対的な位置関係（例え
ば、配線Ａは配線Ｂの上になければならない等）が存在
する場合は有向エッジ、それらに該位置関係が存在しな
い場合は無向エッジとするようなグラフ表現を用いた自
動配線方法で、前記並行配線制約を無向エッジで表現
し、該グラフで表現された制約を遵守して配線径路を決
定することを特徴とする請求項１記載の自動配線方法。2. A wiring is represented by a node, and an edge whose weight is a minimum distance between two wirings (hereinafter referred to as an inter-wiring distance) is shown, and a relative positional relationship of a path between the wirings (for example, The wiring A must be on the wiring B, etc.) by an automatic wiring method using a graph representation in which a directed edge is present when there is such a positional relationship, and an undirected edge when the positional relationship does not exist between them. The automatic wiring method according to claim 1, wherein the parallel wiring constraint is expressed by an undirected edge, and the wiring path is determined in compliance with the constraint expressed by the graph.
れる配線（以下、ネットと呼ぶ）をグループとし、該グ
ループ内でその配線セグメントの方向が同一で、かつ該
配線セグメントの端点が同一座標を共有することが可能
な該配線セグメントの集合を一つの並行配線制約発生の
検査対象とするように該グループを分割し、全ての該検
査対象間について並行配線制約発生の有無を検査するこ
とを特徴とする請求項１記載の自動配線方法。3. When generating a parallel wiring constraint, wirings (hereinafter referred to as nets) through which the same signal flows are grouped, the wiring segments have the same direction in the group, and the end points of the wiring segments have the same coordinates. The group is divided so that the set of the wiring segments that can share the same is set as the inspection target of the parallel wiring constraint occurrence, and the inspection of the presence or absence of the parallel wiring constraint occurrence between all the inspection targets is performed. The automatic wiring method according to claim 1, which is characterized in that.
レイが半導体集積回路の性能に及ぼす影響の程度が異な
り、並行配線制約が異なることを考慮し、流れる信号の
識別データを配線に付与し、該データを用いて径路決定
時に使用される並行配線制約値を求める処理を持つこと
を特徴とする請求項１記載の自動配線方法。4. Considering that the degree of influence of the delay on the performance of the semiconductor integrated circuit varies depending on the type of signal flowing through each wiring and the parallel wiring constraint is different, the identification data of the flowing signal is given to the wiring, 2. The automatic wiring method according to claim 1, further comprising a process of obtaining a parallel wiring constraint value used when determining a route using the data.
にクロストークによる配線のディレイの大きさが異な
り、並行配線制約が異なることを考慮し、使用配線層の
識別データを配線に付与し、該データを径路決定時に使
用される並行配線制約値を求める処理を持つことを特徴
とする請求項１記載の自動配線方法。5. In consideration of the fact that there are a plurality of wiring layers used by the wiring, the magnitude of the wiring delay due to crosstalk is different for each layer, and the parallel wiring constraint is different, the identification data of the used wiring layer is used as the wiring. 2. The automatic wiring method according to claim 1, further comprising a process of giving the data and determining a parallel wiring constraint value used when determining a route.
対応した配線間距離を用意することで、並行する長さに
対応して最適な並行配線制約値を選択する処理を持つこ
とを特徴とする請求項１記載の自動配線方法。6. A limit length for a plurality of parallel wirings and a distance between the wirings corresponding thereto are prepared so as to have a process of selecting an optimum parallel wiring constraint value corresponding to the parallel lengths. The automatic wiring method according to claim 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4044389A JPH05243383A (en) | 1992-03-02 | 1992-03-02 | Automatic wiring method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4044389A JPH05243383A (en) | 1992-03-02 | 1992-03-02 | Automatic wiring method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05243383A true JPH05243383A (en) | 1993-09-21 |
Family
ID=12690160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4044389A Pending JPH05243383A (en) | 1992-03-02 | 1992-03-02 | Automatic wiring method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05243383A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6968521B2 (en) | 2002-03-20 | 2005-11-22 | Fujitsu Limited | Method, apparatus and program product for automatic placement and routing of integrated circuit |
| US7284223B2 (en) | 2004-11-29 | 2007-10-16 | Fujitsu Limited | Wiring method, program, and apparatus |
| US7308667B2 (en) | 2004-11-29 | 2007-12-11 | Fujitsu Limited | LSI physical designing method, program, and apparatus |
| US7325218B2 (en) | 2004-11-29 | 2008-01-29 | Fujitsu Limited | Wiring method, program, and apparatus |
-
1992
- 1992-03-02 JP JP4044389A patent/JPH05243383A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6968521B2 (en) | 2002-03-20 | 2005-11-22 | Fujitsu Limited | Method, apparatus and program product for automatic placement and routing of integrated circuit |
| US7284223B2 (en) | 2004-11-29 | 2007-10-16 | Fujitsu Limited | Wiring method, program, and apparatus |
| US7308667B2 (en) | 2004-11-29 | 2007-12-11 | Fujitsu Limited | LSI physical designing method, program, and apparatus |
| US7325218B2 (en) | 2004-11-29 | 2008-01-29 | Fujitsu Limited | Wiring method, program, and apparatus |
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