JPH05243330A - Connecting structure for multilayer interconnection substrate with flip chip ic - Google Patents
Connecting structure for multilayer interconnection substrate with flip chip icInfo
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- JPH05243330A JPH05243330A JP4305092A JP4305092A JPH05243330A JP H05243330 A JPH05243330 A JP H05243330A JP 4305092 A JP4305092 A JP 4305092A JP 4305092 A JP4305092 A JP 4305092A JP H05243330 A JPH05243330 A JP H05243330A
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Landscapes
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、フリップチップＩＣ
を多層配線基板に実装するための多層配線基板とフリッ
プチップＩＣの接続構造に関する。BACKGROUND OF THE INVENTION The present invention relates to a flip chip IC.
The present invention relates to a connection structure between a multilayer wiring board and a flip-chip IC for mounting on a multilayer wiring board.
【０００２】[0002]
【従来の技術】絶縁板を多層に積層し、その絶縁板それ
ぞれの面に厚膜印刷によって回路を形成するようにした
多層配線基板が知られている。この様な多層配線基板に
対しては、各種の回路素子が取り付け設定され、その各
回路素子と厚膜回路との間を接続することによって、特
定される回路装置が構成されるようになる。2. Description of the Related Art A multilayer wiring board is known in which insulating plates are laminated in multiple layers and a circuit is formed on each surface of the insulating plates by thick film printing. Various circuit elements are attached and set to such a multilayer wiring board, and the specified circuit device is configured by connecting between each circuit element and the thick film circuit.
【０００３】この様な多層配線基板に対して、例えばフ
リップチップＩＣを実装する場合、図４の（Ａ）に示す
ように多層配線基板11の表層に開口するようにして、厚
膜印刷による内部配線12部に接続するようにしてビアホ
ール13を形成し、このビアホール13内に例えば内部配線
12を構成する材料と同じ導電材料を埋め込む。When a flip-chip IC is mounted on such a multilayer wiring board, as shown in FIG. 4 (A), an opening is made in the surface layer of the multilayer wiring board 11 so that the inside by thick film printing. A via hole 13 is formed so as to be connected to the wiring portion 12, and an internal wiring is formed in the via hole 13.
The same conductive material as the material forming 12 is embedded.
【０００４】この場合、この配線基板11に実装すべきフ
リップチップＩＣ14のバンプ位置とは別個の位置に形成
されるもので、多層配線基板11の表面にバンプ部に至る
表層配線15を形成する。そして、この表層配線15に電気
的に接続されるようにして、多層配線基板11の表面に導
体ランド16を形成し、この導体ランド16とフリップチッ
プＩＣ14のバンプとがはんだ17によって接続され、フリ
ップチップＩＣ14が多層配線基板11に実装されるように
している。In this case, it is formed at a position different from the bump position of the flip chip IC 14 to be mounted on the wiring board 11, and the surface wiring 15 reaching the bump portion is formed on the surface of the multilayer wiring board 11. Then, a conductor land 16 is formed on the surface of the multilayer wiring board 11 so as to be electrically connected to the surface wiring 15, and the conductor land 16 and the bump of the flip chip IC 14 are connected by the solder 17 to flip the flip chip IC 14. The chip IC 14 is mounted on the multilayer wiring board 11.
【０００５】[0005]
【発明が解決しようとする課題】この様に多層配線基板
11の表面に表層配線15を形成するようにした構成では、
この表層配線15による結線部の基板11上の占有面積が増
大し、多層配線基板11を用いた回路装置の小型化および
高密度化に不利な状況となる。この様な不利な状況を改
善するために、図４の（Ｂ）に示すようにビアホール13
の真上に導体ランド16を形成して、表層配線を省略でき
るようにすることが考えられる。しかし、多層配線基板
11に実装されるフリップチップＩＣ14は小型化される傾
向にあり、したがってバンプピッチの縮小化と共にバン
プ自身の小型化が必要となる。Thus, a multilayer wiring board
In the configuration in which the surface wiring 15 is formed on the surface of 11,
The area occupied by the surface wirings 15 on the substrate 11 is increased, which is disadvantageous for downsizing and increasing the density of a circuit device using the multilayer wiring substrate 11. In order to improve such a disadvantageous situation, a via hole 13 is formed as shown in FIG.
It is conceivable that the conductor land 16 is formed immediately above so that the surface wiring can be omitted. However, multilayer wiring board
The flip-chip IC 14 mounted on 11 tends to be miniaturized. Therefore, it is necessary to reduce the bump pitch and the bump itself.
【０００６】バンプピッチおよびバンプサイズの小型化
が進むにしたがって、バンプを接続する導体ランド16の
小型化も要求され、導体ランド16が小型化されるように
なると、この導体ランド16とビアホール13との重ね合わ
せ位置精度が問題となる。さらに導体ランド16を厚膜印
刷によって形成するに際して、印刷垂れやにじみの発生
が問題となる。As the bump pitch and the bump size are reduced, the conductor land 16 for connecting the bump is also required to be downsized. When the conductor land 16 is downsized, the conductor land 16 and the via hole 13 are There is a problem with the overlay position accuracy. Further, when the conductor land 16 is formed by thick film printing, print sagging or bleeding becomes a problem.
【０００７】すなわち、導体ランド16とビアホール13と
の位置ずれによって、フリップチップＩＣ14のバンプと
接合する導体ランド16の形状が不規則となり、接合信頼
性に支障が発生する虞がある。また、導体ランド16の印
刷垂れやにじみによって、隣接するバンプ部と電気的に
短絡される懸念も生ずる。That is, due to the positional deviation between the conductor lands 16 and the via holes 13, the shape of the conductor lands 16 bonded to the bumps of the flip chip IC 14 becomes irregular, and the reliability of the bonding may be impaired. In addition, there is a concern that the conductor land 16 may be electrically short-circuited with the adjacent bump portion due to the printing sag or bleeding.
【０００８】この発明は上記のような点に鑑みなされた
もので、厚膜印刷によって導体ランドを形成する必要性
をなくして、フリップチップＩＣの小型化に伴うバンプ
ピッチの小型化さらにバンプサイズの小型化に対処でき
るようにすると共に、短絡障害等が発生しない信頼性に
富む多層配線基板とフリップチップＩＣの接続構造を提
供しようとするものである。The present invention has been made in view of the above points, and eliminates the need for forming conductive lands by thick film printing, thereby reducing the bump pitch and the bump size in accordance with the miniaturization of flip chip ICs. An object of the present invention is to provide a highly reliable connection structure between a multilayer wiring board and a flip-chip IC, which is capable of coping with miniaturization and which is free from short circuit failures and the like.
【０００９】[0009]
【課題を解決するための手段】この発明に係る多層配線
基板とフリップチップＩＣの接続構造は、内層部に焼成
可能な厚膜導体による配線の形成された多層基板に、フ
リップチップＩＣの底面に形成された複数のバンプの位
置にそれぞれ対応して前記厚膜導体に接続されるようし
たビアホールを形成し、このビアホール内に前記厚膜導
体に接続されるように導出導体を埋込むもので、この導
出導体の前記多層基板表層部と一致する表面部に接合材
を形成する。ここで、前記ビアホールは前記バンプの径
にほぼ等しい径で構成されるようにしている。A connection structure for a multilayer wiring board and a flip-chip IC according to the present invention is a multilayer board having wiring made of a thick film conductor that can be fired in an inner layer portion, and a bottom surface of the flip-chip IC. A via hole is formed so as to be connected to the thick film conductor corresponding to the positions of the formed bumps, and a lead conductor is embedded in the via hole so as to be connected to the thick film conductor. A bonding material is formed on the surface portion of the lead-out conductor that matches the surface portion of the multilayer substrate. Here, the via hole has a diameter substantially equal to the diameter of the bump.
【００１０】また、前記導体材料が１０００℃以上で焼
成するもので構成される場合は、この導出導体の前記多
層基板表層部と一致する表面部に中間層をメッキによっ
て形成するもので、この中間層ははんだ濡れ性の良好な
材料によって構成されるようにする。When the conductor material is formed by firing at 1000 ° C. or higher, an intermediate layer is formed by plating on the surface of the lead-out conductor which corresponds to the surface of the multilayer substrate. The layer should be composed of a material having good solder wettability.
【００１１】[0011]
【作用】この様にして多層配線基板に対してフリップチ
ップＩＣが実装されるようにすると、基板の表面部に表
層配線が存在しないものであるため、導体ランドの存在
によって生じた問題点は全て改善される。ここで、フリ
ップチップＩＣのパンプ部に対して、バンプ径とほぼ同
じ径のビアホールが形成され、このビアホールの開口部
に露出する導出導体に対して、バンプを接続するはんだ
が形成される。このため、この接続はんだの形状がほぼ
上下対称構造とされるものであるため、発生する応力が
最小限とされるものであり、信頼性が充分に得られる。When the flip-chip IC is mounted on the multilayer wiring board in this manner, the surface wiring is not present on the surface of the board, so that all the problems caused by the presence of the conductor land are present. Be improved. Here, a via hole having substantially the same diameter as the bump diameter is formed in the bump portion of the flip chip IC, and solder for connecting the bump is formed in the lead conductor exposed in the opening portion of the via hole. For this reason, since the shape of the connecting solder is substantially vertically symmetrical, the stress generated is minimized, and sufficient reliability is obtained.
【００１２】[0012]
【実施例】以下、図面を参照してこの発明の一実施例を
説明する。図１において多層配線基板21は、多数の絶縁
板211 、212 、…を積層して構成され、この絶縁板211
、212 、…の相互間に内部配線221 、222 、…形成さ
れるようにして構成される。そして、この内部配線221
、222 、…の相互が、ビアホールに充填した内部電極2
31 、232 、…を介して接続されるようになっている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. In FIG. 1, the multilayer wiring board 21 is configured by stacking a large number of insulating plates 211, 212, ...
, 212, ... Between the internal wirings 221, 222 ,. And this internal wiring 221
, 222, ... are the internal electrodes 2 filled in the via holes.
It is designed to be connected via 31, 232, ....
【００１３】この様な多層配線基板21は例えば次のよう
にして製造される。まず原料スラリーをグリーシートに
形成し、このシートを必要な大きさに切断すると共に、
ビアホールに対応してパンチングあるいはプレスにより
穴明け加工を行う。そして、この様にして形成された穴
にビアホール材料ペーストを、例えばスクリーン印刷に
よって充填して内部電極を形成するもので、これらシー
トを積層し熱圧着することにより一体化する。Such a multilayer wiring board 21 is manufactured, for example, as follows. First, the raw material slurry is formed into a green sheet, and this sheet is cut into the required size,
Drilling is performed by punching or pressing corresponding to the via holes. The holes formed in this way are filled with via-hole material paste, for example, by screen printing to form internal electrodes. These sheets are laminated and thermocompression bonded to integrate them.
【００１４】すなわち、複数の絶縁板211 、212 、…が
積層した構成とされるもので、この複数のグリーンシー
トの積層体を焼成し、表面に抵抗体等の回路を形成して
多層配線基板が完成される。That is, a plurality of insulating plates 211, 212, ... Are laminated, and a laminate of the plurality of green sheets is fired to form a circuit such as a resistor on the surface thereof to form a multilayer wiring board. Is completed.
【００１５】この様にして構成されたた多層配線基板21
に対して、フリップチップＩＣ24が実装されるもので、
このフリップチップＩＣ24の基板21との対向面には、フ
リップチップＩＣ24の内部回路の端子に対応してバンプ
251 、252 が形成される。この多層配線基板21には、そ
の表層部に開口してビアホール261 、262 が形成される
もので、このビアホール261 、262 に対して、それぞれ
導出導体271 、272 が充填される。The multi-layer wiring board 21 configured in this way
On the other hand, a flip chip IC 24 is mounted,
On the surface of the flip chip IC 24 facing the substrate 21, bumps corresponding to the terminals of the internal circuit of the flip chip IC 24 are formed.
251, 252 are formed. Via holes 261 and 262 are formed in the surface layer portion of the multilayer wiring board 21, and the lead-out conductors 271 and 272 are filled in the via holes 261 and 262, respectively.
【００１６】フリップチップＩＣ24は、この様な多層配
線基板21の表面に重なる位置に設定されるもので、この
フリップチップＩＣ24のバンプ251 、252 は、それぞれ
ビアホール261 、262 の開口部に重なる位置に設定さ
れ、このビアホール261 、262内の導出導体271 、272
の表面とバンプ251 、252 との間は、接合材であるはん
だ281 、282 によって結合されるようにする。The flip chip IC 24 is set at a position overlapping the surface of such a multilayer wiring board 21, and the bumps 251 and 252 of the flip chip IC 24 are located at positions overlapping the openings of the via holes 261 and 262, respectively. The lead conductors 271 and 272 in the via holes 261 and 262 are set.
The surfaces of the bumps and the bumps 251 and 252 are bonded by solders 281 and 282 which are bonding materials.
【００１７】ここで、内部配線221 、222 、…は銀、銀
ーパラジウム、銀ー白金等を用いて構成され、この多層
配線基板21は１０００℃以下の低温で焼成される低温焼
成基板で構成されるもので、導出導体271 、272 はこの
内部配線221 、222 、…と同じ材料で構成することがで
きる。Here, the internal wirings 221, 222, ... Are made of silver, silver-palladium, silver-platinum, etc., and the multilayer wiring board 21 is made of a low temperature firing substrate which is fired at a low temperature of 1000.degree. However, the lead-out conductors 271, 272 can be made of the same material as the internal wirings 221, 222 ,.
【００１８】この様に従来のように導体ランドを設ける
ことなく、ビアホール上に直接フリップチップＩＣ24を
取り付けるようにした場合、必然的にフリップチップＩ
Ｃ24と多層配線基板21の接合強度が不足するようにな
り、またビアホール261 、262上の導出導体271 、272
表面のはんだ濡れ性が低下した状態となる。また、フリ
ップチップＩＣ24との接合部の形状の不適性によって、
寿命が低下するようになる問題が存在する。As described above, when the flip chip IC 24 is directly mounted on the via hole without providing the conductor land as in the conventional case, the flip chip I is inevitably used.
The bonding strength between C24 and the multilayer wiring board 21 becomes insufficient, and the lead conductors 271 and 272 on the via holes 261 and 262 become insufficient.
The solder wettability of the surface is lowered. Also, due to the improper shape of the joint with the flip chip IC24,
There is a problem that the life is shortened.
【００１９】この様な問題点に対処するため、この実施
例においてはビアホール261 、262内に充填される導出
導体271 、272 を構成するペースト材料中に、ガラスを
添加するようにしている。In order to cope with such a problem, in this embodiment, glass is added to the paste material forming the lead-out conductors 271 and 272 filled in the via holes 261 and 262.
【００２０】なお、導出導体271 、272 を構成する導電
材料として、内部配線と同じ銀、銀ーパラジウム、銀ー
白金等を用いた場合において、ガラスの添加量と接着強
度およびはんだ広がり率（はんだ濡れ性）との関係を検
討すると、ガラスの添加量が増加するにしたがって接着
強度が増加することが確認された。しかし、このガラス
添加量の増加に伴ってはんだ広がり率が低下するように
なる。When silver, silver-palladium, silver-platinum, etc., which is the same as the internal wiring, is used as the conductive material forming the lead conductors 271, 272, the amount of glass added, the adhesive strength, and the solder spread rate (solder wettability). It was confirmed that the adhesive strength increases as the amount of glass added increases. However, as the amount of glass added increases, the solder spread rate decreases.
【００２１】したがって、この両特性のバランスに基づ
き、このガラスの添加量を適正化することによって、接
着強度並びにはんだ濡れ性を両立させることができる。
ここで、この実施例において添加するガラスとしては、
ホウケイ酸鉛系ガラスを用いている。なお、内部配線22
1 、222 、…にも同様にガラスを添加することも、もち
ろん可能である。Therefore, the adhesive strength and the solder wettability can be made compatible by optimizing the addition amount of this glass based on the balance between these two characteristics.
Here, as the glass to be added in this example,
Lead borosilicate glass is used. Internal wiring 22
It is of course possible to add glass to 1, 222, ...
【００２２】次に、フリップチップＩＣ24の接合部の形
状不適性による問題点に関連して、ビアホール261 、26
2 の径の適正化による寿命向上について検討すると、図
２の（Ａ）〜（Ｃ）にそれぞれ示すようにビアホール26
1 の径と、バンプ251 との径との関連で、この両者を結
合するはんだ281 の形状が決定される。Next, regarding the problems due to the shape inadequacy of the joint portion of the flip chip IC 24, the via holes 261 and 26 are connected.
When considering the improvement of the life by optimizing the diameter of 2, the via hole 26 is formed as shown in each of (A) to (C) of FIG.
The diameter of 1 and the diameter of the bump 251 determine the shape of the solder 281 connecting them.
【００２３】すなわち、（Ａ）で示すようにビアホール
261 の径とバンプ251 の径とが一致もしくはほぼ同等と
されている場合には、この両者を結合するはんだ281
は、上下対称の樽型に形成される。That is, as shown in FIG.
If the diameter of 261 and the diameter of bump 251 are the same or almost equal, the solder that connects them is 281
Are formed in a vertically symmetrical barrel shape.
【００２４】これに対して、（Ｂ）図および（Ｃ）図で
示すように、ビアホール261 の径とバンプ251 の径とが
異なる場合、断面台形もしくはその反対の形状となっ
て、特に（Ｃ）図のようにバンプ251 の径がビアホール
261 の径より大きい場合には、極端にこの接続部の寿命
が低下することが確認された。また、（Ｂ）図のように
バンプ251 の径よりもビアホール261 の径が大きい場合
でも、その差が大きくなった場合には、寿命が低下す
る。したがって、適正なビアホール261 の径としては、
フリップチップＩＣのバンプ251 径に対して、ほぼ同径
となるようにすることが必要となる。On the other hand, as shown in FIGS. 6B and 6C, when the diameter of the via hole 261 and the diameter of the bump 251 are different from each other, a trapezoidal cross section or an opposite shape is formed. ) As shown in the figure, the diameter of bump 251 is a via hole.
It was confirmed that when the diameter was larger than 261 the life of this connection was extremely reduced. Further, even if the diameter of the via hole 261 is larger than the diameter of the bump 251 as shown in FIG. 7B, the life is shortened when the difference becomes large. Therefore, the proper diameter of the via hole 261 is
It is necessary to make the diameter substantially the same as the diameter of the bump 251 of the flip chip IC.
【００２５】上記実施例では低温焼成基板の場合を示し
たが、図３に示す第２の実施例においては、多層配線基
板21をアルミナによって構成し、内部配線221 、222 、
…およびビアホール261 、262 に充填される導出導体27
1 、272 をタングステン導体を用いて構成している。In the above embodiment, the low temperature firing substrate is shown. In the second embodiment shown in FIG. 3, the multilayer wiring substrate 21 is made of alumina, and the internal wirings 221, 222,
... and the lead-out conductor 27 filled in the via holes 261 and 262.
1 and 272 are composed of a tungsten conductor.
【００２６】この場合、基板材料として１６００〜１７
００℃で焼成するアルミナが使用されるものであるた
め、内部配線221 、222 、…および導出導体271 、272
の材料として、前記実施例のように低融点（９５０〜１
０３３℃）の銀、銀ーパラジウム、銀ー白金、さらに銅
等の材料を用いることができないもので、これらの導体
材料として高融点（３３８７℃）タングステン導体が使
用される。In this case, the substrate material is 1600 to 17
Since alumina that is fired at 00 ° C. is used, the internal wirings 221, 222, ... And the lead conductors 271, 272 are used.
As a material of the low melting point (950-1
(033 ° C.) silver, silver-palladium, silver-platinum, and copper cannot be used, and a high melting point (3387 ° C.) tungsten conductor is used as the conductor material.
【００２７】しかし、この多層配線基板21のビアホール
261 の導出導体271 にフリップチップＩＣ24をはんだに
よって接続する場合、タングステンに対しては直接はん
だが付かないものであるため、直接この導出導体271 に
対してフリップチップＩＣ24のバンプ251 をはんだ付け
することができない。However, the via hole of this multilayer wiring board 21
When the flip chip IC 24 is connected to the lead conductor 271 of the 261 by soldering, the solder is not directly attached to tungsten. Therefore, the bump 251 of the flip chip IC 24 should be directly soldered to the lead conductor 271. I can't.
【００２８】このためこの実施例においては、ビアホー
ル261 の表面開口部に露出する導出導体271 の表面に、
無電解メッキ処理によって、銅あるいはニッケルの中間
層30を形成する。Therefore, in this embodiment, on the surface of the lead conductor 271 exposed at the surface opening of the via hole 261,
An intermediate layer 30 of copper or nickel is formed by electroless plating.
【００２９】図４に示した従来例においては、ビアホー
ル上にはんだ付けのための導体ランドを形成する構成と
なっているもので、この導体ランドはスクリーン印刷手
法によって形成されている。したがって、印刷精度や印
刷垂れ・にじみが問題となるようになって、導体ランド
の微細化に限界があった。In the conventional example shown in FIG. 4, a conductor land for soldering is formed on the via hole, and the conductor land is formed by a screen printing method. Therefore, printing accuracy, printing sag and bleeding have become problems, and there has been a limit to miniaturization of the conductor land.
【００３０】しかし、実施例で示した中間層30は、導出
導体271 の表面露出面に対して無電解メッキによって形
成されるものであるため、タングステンによる導出導体
271の表面部にのみ、選択的にメッキ金属が付くもので
あり、導体ランドで存在したような問題は生じない。However, since the intermediate layer 30 shown in the embodiment is formed by electroless plating on the exposed surface of the lead conductor 271, the lead conductor made of tungsten is used.
Since the plated metal is selectively attached only to the surface portion of 271, there is no problem as in the case of the conductor land.
【００３１】なお、上記図１で示した実施例において
も、図３の実施例のようにメッキによる中間層を形成す
るようにして、はんだ濡れ性を向上させるようにして
も、もちろんよい。In the embodiment shown in FIG. 1 as well, the solder wettability may be improved by forming an intermediate layer by plating as in the embodiment of FIG.
【００３２】[0032]
【発明の効果】以上のようにこの発明に係る多層配線基
板とフリップチップＩＣの接続構造によれば、フリップ
チップＩＣの小型化、さらにバンプ部の小型化に対して
も充分対処できるものであり、微細化した接続構造が確
実に実現でき、この接続部における長寿命化を含む信頼
性が充分に得られるようになる。As described above, according to the connection structure of the multilayer wiring board and the flip chip IC according to the present invention, it is possible to sufficiently cope with the miniaturization of the flip chip IC and the miniaturization of the bump portion. Therefore, a miniaturized connection structure can be surely realized, and reliability including long life of the connection portion can be sufficiently obtained.
【図１】この発明の一実施例に係るフリップチップＩＣ
の接続構造を説明するための図。FIG. 1 is a flip chip IC according to an embodiment of the present invention.
For explaining the connection structure of the.
【図２】（Ａ）〜（Ｃ）はそれぞれバンプ径とビアホー
ル径との関係を説明するための図。2A to 2C are views for explaining the relationship between the bump diameter and the via hole diameter.
【図３】この発明の第２の実施例を説明する図。FIG. 3 is a diagram illustrating a second embodiment of the present invention.
【図４】（Ａ）および（Ｂ）はそれぞれ従来の接続構造
を示す図。4A and 4B are views showing a conventional connection structure.
21…多層配線基板、221 、222 、…内部配線、24…フリ
ップチップＩＣ、251 、252 …バンプ、261 、262 、…
ビアホール、271 、272 …導出導体、281 、282 …はん
だ、30…中間層。21 ... Multilayer wiring board, 221, 222, ... Internal wiring, 24 ... Flip chip IC, 251, 252 ... Bumps, 261, 262, ...
Via holes, 271, 272 ... Lead-out conductors, 281, 282 ... Solder, 30 ... Intermediate layer.
Claims (2)
の形成された多層基板と、 この多層基板に接続されるフリップチップＩＣの底面に
形成された複数のバンプの位置にそれぞれ対応した位置
に、前記多層基板の表層部に開口して形成され、前記厚
膜導体に接続されるようしたビアホールと、 このビアホール内に前記厚膜導体に接続されるように埋
込形成された導出導体と、 この導出導体の前記多層基板表層部と一致する表面部に
形成された接合材とを具備し、 前記ビアホールは前記バンプの径にほぼ等しい径で構成
されるようにしたことを特徴とする多層配線基板とフリ
ップチップＩＣの接続構造。1. A multilayer substrate having wiring formed of a thick film conductor that can be fired on an inner layer portion, and positions corresponding to positions of a plurality of bumps formed on the bottom surface of a flip chip IC connected to this multilayer substrate. A via hole formed in the surface layer portion of the multilayer substrate so as to be connected to the thick film conductor, and a lead conductor embedded in the via hole so as to be connected to the thick film conductor. And a bonding material formed on a surface portion of the lead-out conductor that matches the surface portion of the multilayer substrate, wherein the via hole has a diameter substantially equal to the diameter of the bump. Connection structure of wiring board and flip-chip IC.
るものであり、 前記導出導体の前記多層基板表層部と一致する表面部に
メッキによって形成されたはんだ濡れ性の良好な材料に
よって構成される中間層が具備され、 この中間層の表面部に接合材を設定するようにしたこと
を特徴とする前記請求項１記載の多層配線基板とフリッ
プチップＩＣの接続構造。2. The conductor material is fired at 1000 ° C. or higher, and is composed of a material having good solder wettability, which is formed by plating on a surface portion of the lead-out conductor which corresponds to the surface layer portion of the multilayer substrate. The connection structure between a multilayer wiring board and a flip-chip IC according to claim 1, wherein an intermediate layer is provided, and a bonding material is set on a surface portion of the intermediate layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4305092A JPH05243330A (en) | 1992-02-28 | 1992-02-28 | Connecting structure for multilayer interconnection substrate with flip chip ic |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4305092A JPH05243330A (en) | 1992-02-28 | 1992-02-28 | Connecting structure for multilayer interconnection substrate with flip chip ic |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05243330A true JPH05243330A (en) | 1993-09-21 |
Family
ID=12653058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4305092A Pending JPH05243330A (en) | 1992-02-28 | 1992-02-28 | Connecting structure for multilayer interconnection substrate with flip chip ic |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05243330A (en) |
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