JPH05241955A - Error processing system for flash array - Google Patents

Abstract

PURPOSE:To improve the fault resistance of a flash array that is the copy of an address array sent from another device and to be indexed in cache coincidence processing. CONSTITUTION:This system is an error processing system for the flash array provided with a detection circuit 30 which detects the readout error of the flash array 11, a hit register 55 which nullifies the flash array 11 and the address array 10 when an error is detected, an error number of times holding register 70 which holds the number of times of detection of the error by the detection circuit 30, and a comparator 80 which informs the arrival of the number of times of occurrence of the error at the number of times decided in advance to an instruction interruption control means. Since the entry of the flash array 11 is nullified when the readout error of the flash array is detected and after that, reload is performed by address registration, it is possible to improve the fault resistance to perform the automatic correction of a software error, etc., and to improve reliability.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明はエラー処理方式、特に演
算処理装置のフラッシュアレイにおけるエラー検出時の
エラー処理方式に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an error processing system, and more particularly to an error processing system when an error is detected in a flash array of an arithmetic processing unit.

【０００２】[0002]

【従来の技術】従来、キャッシュ一致処理要求によりフ
ラッシュアレイを読み出しエラーを検出した場合には、
エラーを検出した時点で診断装置に障害検出報告を行な
うか、又は命令を構成する複数のコマンド列のうち、エ
ラーを検出した時点以降のコマンドの実行を抑止しある
時間が経過するのを待って診断装置に障害報告を行なっ
ていた。2. Description of the Related Art Conventionally, when a flash array read error is detected by a cache match processing request,
When an error is detected, a failure detection report is sent to the diagnostic device, or execution of commands from the time when the error is detected is suppressed from among the multiple command strings that make up the instruction, and a certain time elapses. The failure was reported to the diagnostic device.

【０００３】[0003]

【発明が解決しようとする課題】近年、ＬＳＩの高集積
化が進み、ＲＡＭのソフトエラー（再書込みを行なえば
回復するエラー）が発生する確率が高くなってきてい
る。しかし、上述した従来のフラッシュアレイのエラー
処理方式では、エラーを検出し障害報告を行なうもの
の、エラーが回復する機能がなく、命令再試行不可能で
停止する確率が高くなり、走行中のジョブが途中で打ち
切られる頻度か高くなり信頼性に欠けるという欠点があ
る。In recent years, as LSIs have been highly integrated, the probability that a RAM soft error (an error that will be recovered if rewriting is performed) is increasing. However, although the above-described conventional error processing method of the flash array detects an error and reports a failure, it does not have a function of recovering the error, the instruction retry is impossible and the probability of stopping is high, and the running job is There is a drawback in that the frequency of aborts is high and the reliability is low.

【０００４】[0004]

【課題を解決するための手段】本発明のフラッシュアレ
イのエラー処理方式は、主記憶のどのブロックがキャッ
シュメモリにロードされたかを各カラム毎に記憶するア
ドレスアレイと、他装置が前記主記憶を書き換えたこと
を示すキャッシュ一致処理要求が送られた来た時、該要
求と共に送られて来るキャッシュ一致アドレスによりア
クセスされる前記アドレスアレイの写しであるフラッシ
ュアレイを有する演算処理装置におけるフラッスアレイ
のエラー処理方式において、前記キャッシュ一致処理ア
ドレスから抽出されるカラムアドレスの示す前記フラッ
シュアレイに記憶されているブロック番号を読出し、該
ブロック番号のエラーを検出する検出手段と、該検出手
段がエラーを検出した場合に、前記カラムアドレスの示
す前記フラッシュアレイのカラム及び前記アドレスアレ
イのカラムを無効化する無効化手段と、前記検出手段が
エラーを検出した回数を記憶するエラー回数保持手段
と、該エラー回数保持手段に保持されるエラー回数が予
め定められた回数に達した時、命令に対する割込みを制
御する割込み制御手段に割込み指示を通知する割込指示
手段とを有することを特徴とする。According to the error processing method of the flash array of the present invention, an address array for storing for each column which block of the main memory is loaded into the cache memory, and another device storing the main memory. When a cache coincidence processing request indicating rewriting is sent, error processing of a flood array in a processor having a flash array which is a copy of the address array accessed by the cache coincidence address sent together with the request. In the method, when a block number stored in the flash array indicated by a column address extracted from the cache coincidence processing address is read and a detecting unit detects an error in the block number, the detecting unit detects an error. To the flash indicated by the column address The invalidation means for invalidating the column of the ray and the column of the address array, the error count holding means for storing the number of times the detection means detects an error, and the error count held by the error count holding means are predetermined. An interrupt instruction means for notifying an interrupt instruction to an interrupt control means for controlling an interrupt for an instruction when the number of times reached is reached.

【０００５】[0005]

【実施例】次に、本発明について図面を参照して説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings.

【０００６】図１は、本発明の第１の実施例を示すブロ
ック図である。FIG. 1 is a block diagram showing a first embodiment of the present invention.

【０００７】図１において、アドレスレジスタ１０は、
他装置からのキャッシュ一致処理時に、キャッシュ一致
処理アドレスを受け取るレジスタである。フラッシュア
レイ１１は、アドレスアレイ６１のコピーであり、アド
レスレジスタ１０の下位ビットがアドレス入力に接続さ
れている。比較器２０は、アドレスレジスタ１０の上位
ヒッドとフラッシュアレイ１１から読出したブロック番
号を比較し、その結果はオア回路４０へ出力される。In FIG. 1, the address register 10 is
This is a register that receives a cache match processing address from the cache match processing from another device. The flash array 11 is a copy of the address array 61, and the lower bits of the address register 10 are connected to the address input. The comparator 20 compares the high-order header of the address register 10 with the block number read from the flash array 11, and the result is output to the OR circuit 40.

【０００８】また、各ビットの比較結果は、検出回路３
０へ出力される。検出回路３０は、比較器２０から送ら
れてくる各ビットは比較結果を基に、フラッシュアレイ
１１から読出したデータの各バイト毎のパリティチェッ
クを行なう。その結果は、ＣＦ回路４０へ出力される。
オア回路４０は、比較器２０の比較結果と検出回路３０
の出力の論理和を取り、ヒットレジスタ５５へ出力され
る。The comparison result of each bit is the detection circuit 3
Output to 0. The detection circuit 30 performs a parity check for each byte of the data read from the flash array 11 based on the comparison result for each bit sent from the comparator 20. The result is output to the CF circuit 40.
The OR circuit 40 includes the comparison result of the comparator 20 and the detection circuit 30.
Is output to the hit register 55.

【０００９】アドレスレジスタ５０はアドレスレジスタ
１０の下位ビットが入力され、アドレスアレイ６１のフ
ラッシュ要求時のアドレスアレイ６１の索引アドレスを
保持する。アドレスレジスタ６０は、アドレスレジスタ
７０を入力として、アドレスアレイ６１の索引アドレス
を保持するレジスタである。The address register 50 receives the lower bits of the address register 10 and holds the index address of the address array 61 when the address array 61 is requested to flush. The address register 60 is a register which receives the address register 70 and holds the index address of the address array 61.

【００１０】書込み指示レジスタ６５は、ヒットレジス
タ５５の出力を受け取り、アドレスアレイ６１の有効ビ
ットのクリア指示を行なう。アドレスアレイ６１は、キ
ャッスメモリにブロックロードされたブロックのブロッ
ク番号とその有効バットを記憶する。The write instruction register 65 receives the output of the hit register 55 and gives an instruction to clear the effective bit of the address array 61. The address array 61 stores the block number of the block loaded in the cache memory and its valid bat.

【００１１】エラー回数保持レジスタ７０は、検出回路
３０がエラーを検出する毎にインクリメンタ７５の出力
受け取り、エラー回数を保持する。インクリメンタ７５
は、エラー回数保持レジスタ７０の内容に“１”に加え
る。比較器８０は、予め定められた定数とエラー回数保
持レジスタ７０の内容を比較する。The error count holding register 70 receives the output of the incrementer 75 and holds the error count each time the detection circuit 30 detects an error. Incrementer 75
Adds "1" to the content of the error count holding register 70. The comparator 80 compares the content of the error count holding register 70 with a predetermined constant.

【００１２】以下に割込制御手段へ割込みを指示するま
での動作を説明する。The operation up to the instruction of interrupt to the interrupt control means will be described below.

【００１３】まず、キャッシュ一致処理アドレスをアド
レスレジスタ１０が受け取る。アドレスレジスタ１０の
下位ビットでフラッシュアレイ１１を索引し、フラッシ
ュアレイ１１から読出したブロック番号とアドレスレジ
スタ１０の上位と比較器３０で比較する。比較器２０の
ｂ出力は、比較器２０の入力の各ビットの比較結果が出
力され検出回路３０へ送られる。First, the address register 10 receives the cache coincidence processing address. The flash array 11 is indexed by the lower bits of the address register 10, and the block number read from the flash array 11 and the upper part of the address register 10 are compared by the comparator 30. The b output of the comparator 20 outputs the comparison result of each bit of the input of the comparator 20, and is sent to the detection circuit 30.

【００１４】検出回路３０は、各バイトのパリティチェ
ックを行なう。検出回路３０がパリティエラーを検出す
るとオア回路４０を通じて、ヒットレジスタ５５をセッ
トする。これと平行して、アドレスレジスタ１０の下位
ビットをセレクタ１５を介して、アドレスレジスタ５０
へセットする。ヒットレジスタ５５の出力にて、フラッ
シュアレイ１１のアドレス入力をアドレスレジスタ１０
からアドレスレジスタ５０に切換える。The detection circuit 30 checks the parity of each byte. When the detection circuit 30 detects a parity error, the hit register 55 is set through the OR circuit 40. In parallel with this, the lower bits of the address register 10 are transferred to the address register 50 via the selector 15.
To set. At the output of the hit register 55, the address input of the flash array 11 is transferred to the address register 10
To address register 50.

【００１５】同時に、ヒットレジスタ５５の出力にて、
フラッシュアレイ１１の有効ビットを“０”として、ア
ドレスレジスタ５０の指示するフラッシュアレイ１１の
カラムを無効とする。また、レジスタ５０とヒットレジ
スタ５５の内容をアドレスレジスタ６０及び書込み指示
レジスタ６５へセットする。アドレスレジス６０の示す
アドレスアレイ６１のカラムの有効ビットを書込みレジ
スタ６５の出力にて“０”としてアドレスアレイ６１の
無効化する。At the same time, at the output of the hit register 55,
The valid bit of the flash array 11 is set to "0", and the column of the flash array 11 designated by the address register 50 is invalidated. Further, the contents of the register 50 and the hit register 55 are set in the address register 60 and the write instruction register 65. The output of the write register 65 sets the valid bit of the column of the address array 61 indicated by the address register 60 to "0" to invalidate the address array 61.

【００１６】フラッシュアレイ１１及びアドレスアレイ
６１の無効化により、ブロック番号のパリティエラーを
検出したカラムは無効化され、次のブロック番号登録
（メモリからキャッシュメモリのブロックロード時）
時、再書込みが行なわれ間欠エラーの修復が行なわれ
る。By invalidating the flash array 11 and the address array 61, the column in which the parity error of the block number is detected is invalidated, and the next block number is registered (when the block of the cache memory is loaded from the memory).
At this time, rewriting is performed to repair the intermittent error.

【００１７】一方、エラー回数保持レジスタ７０は、検
出回路３０がパリティエラーを検出した時、インクリメ
ンタ７５の出力を取込み、カウントアップする。エラー
回数保持レジスタ７０と予め定められた定数１は、比較
器８０にて比較する。比較器８０の出力は、割込制御手
段（図示せず）に送られる。On the other hand, the error number holding register 70 takes in the output of the incrementer 75 and counts up when the detection circuit 30 detects a parity error. The comparator 80 compares the error count holding register 70 with a predetermined constant 1. The output of the comparator 80 is sent to the interrupt control means (not shown).

【００１８】割込制御手段は、割込み指示を受け取る
と、命令の完了または、命令再試行可能な状態に演算処
理装置がなった時、演算処理装置がエラーを検出したこ
とを診断装置へ報告を行なう。Upon receipt of the interrupt instruction, the interrupt control means reports to the diagnostic device that the arithmetic processing unit has detected an error when the instruction processing is completed or the arithmetic processing unit is in a state in which the instruction can be retried. To do.

【００１９】図２は、本発明の第２の実施例を示すブロ
ック図である。FIG. 2 is a block diagram showing a second embodiment of the present invention.

【００２０】図２において、アドレスレジスタ１１０な
いし障害報告手段１９０は、図１のアドレスレジスタ１
０ないし障害検出手段９０と同一の機能を有する。診断
装置への障害報告までは第１の実施例と同じ動作をす
る。In FIG. 2, the address register 110 or the fault reporting means 190 is the address register 1 of FIG.
0 or has the same function as the failure detection means 90. The same operation as that of the first embodiment is performed until the failure is reported to the diagnostic device.

【００２１】以下にエラー回数保持レジスタ１７０が初
期化される動作を示す。レジスタ２００は、クロックが
進歩する度びにインクリメンタ２０５を取り込みカウン
トアップするレジスタであり、検出回路１３０がパリテ
ィエラーを検出するたびに“０”にリセットされる。レ
ジスタ２００の内容は、予め定められた定数２と比較器
２１０により比較される。The operation of initializing the error count holding register 170 will be described below. The register 200 is a register that takes in the incrementer 205 and counts up each time the clock advances, and is reset to "0" every time the detection circuit 130 detects a parity error. The content of the register 200 is compared with a predetermined constant 2 by the comparator 210.

【００２２】比較器２１０が一致を示した時、すなわち
検出回路１３０があるエラー検出から次のエラー検出ま
での時間が定数２で決まる時間に達したとき、エラー回
数保持レジスタ１７０を“０”にリセットし、初期化を
行なう。When the comparator 210 indicates a match, that is, when the time from one error detection to the next error detection reaches the time determined by the constant 2, the error count holding register 170 is set to "0". Reset and initialize.

【００２３】図３は、本発明の第３の実施例を示すブロ
ック図である。FIG. 3 is a block diagram showing a third embodiment of the present invention.

【００２４】図３において、アドレスレジスタ５１０な
いし比較器６１０は、図２のアドレスレジスタ１１０な
いし比較器２１０と同一の機能を有する。診断装置への
障害検出報告までは図１及び図２に示されるキャッシュ
一致処理値と同じ動作をする。 図２と異なるのは、レ
ジスタ６００のリセット条件であり、エラー回数保持手
段５７０に保持されるエラー回数が“０”で検出回路５
３０でエラーを検出した場合である。すなわち、エラー
回数保持手段が初期化され初めて検出回路５３０がエラ
ーを検出したときである。それ以外の動作は、図２で示
される例におけるのと同じ動作を行なう。In FIG. 3, the address register 510 to the comparator 610 have the same functions as the address register 110 to the comparator 210 in FIG. Up to the failure detection report to the diagnostic device, the same operation as the cache matching process value shown in FIGS. 1 and 2 is performed. The difference from FIG. 2 is the reset condition of the register 600, and when the error count held in the error count holding means 570 is “0”, the detection circuit 5 is detected.
This is the case where an error is detected at 30. That is, it is when the detection circuit 530 detects an error for the first time that the error number holding means is initialized. Other operations are the same as those in the example shown in FIG.

【００２５】第２の実施例および第３の実施例において
は、予め定められた時間以内にエラーが起らなければ、
エラー検出回数をリセットすることにより、障害報告の
頻度を減少でき、演算処理装置の信頼性をさらに向上で
きるという効果がある。In the second and third embodiments, if no error occurs within a predetermined time,
By resetting the error detection frequency, the frequency of failure reporting can be reduced, and the reliability of the arithmetic processing device can be further improved.

【００２６】[0026]

【発明の効果】以上説明したように本発明は、フラッシ
ュアレイに登録されているブロック番号の読出し時にエ
ラーを検出した場合フラッシュアレイ及びアドレスアレ
イのエラーを検出したカラムを無効化することと、エラ
ー検出回数が予め定められた回数に達した時に割込制御
手段に通知し命令再試行可能な状態で停止することによ
り、従来の欠点を除去し、エラー検出時でも走行中のジ
ョブを途中で打切られる頻度を少なくし、演算処理装置
の信頼性を向上できるという効果がある。As described above, according to the present invention, when an error is detected when reading the block number registered in the flash array, the column in which the error in the flash array and the address array is detected is invalidated, and the error is detected. When the number of times of detection reaches a predetermined number, it notifies the interrupt control means and stops in the state where commands can be retried, eliminating the conventional defect and aborting the running job even if an error is detected. This has the effect of reducing the frequency of occurrences and improving the reliability of the arithmetic processing unit.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の第１の実施例を示すブロック図であ
る。FIG. 1 is a block diagram showing a first embodiment of the present invention.

【図２】本発明の第２の実施例を示すブロック図であ
る。FIG. 2 is a block diagram showing a second embodiment of the present invention.

【図３】本発明の第３の実施例を示すブロック図であ
る。FIG. 3 is a block diagram showing a third embodiment of the present invention.

【符号の説明】 １０，５０，６０，１１０，１５０，１６０，５１０，
５５０，５６０ アドレスレジスタ １５，１１５，５１５ セレクタ １１，１１１，５１１ フラッシュアレイ ２０，８０，１２０，１８０，２１０，５２０，５８
０，６１０，６２０比較器 ３０，１３０，５３０ エラー検出回路 ４０，１４０，５４０ オア回路 ５５，１５５，５５５ ヒットレジスタ ６１，１６１，５６１ アドレスアレイ ６５，１６５，５６５ 書込み指示レジスタ ７０，１７０，５７０ エラー回数保持レジスタ ２００，６００ レジスタ ６３０ アンド回路[Explanation of Codes] 10, 50, 60, 110, 150, 160, 510,
550, 560 Address register 15, 115, 515 Selector 11, 111, 511 Flash array 20, 80, 120, 180, 210, 520, 58
0,610,620 comparator 30,130,530 error detection circuit 40,140,540 OR circuit 55,155,555 hit register 61,161,561 address array 65,165,565 write instruction register 70,170,570 error Number-of-times holding register 200,600 register 630 AND circuit

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】 主記憶のどのブロックがキャッシュメモ
リにロードされたかを各カラム毎に記憶するアドレスア
レイと、他装置が前記主記憶を書き換えたことを示すキ
ャッシュ一致処理要求が送られた来た時、該要求と共に
送られて来るキャッシュ一致アドレスによりアクセスさ
れる前記アドレスアレイの写しであるフラッシュアレイ
を有する演算処理装置におけるフラッスアレイのエラー
処理方式において、 前記キャッシュ一致処理アドレスから抽出されるカラム
アドレスの示す前記フラッシュアレイに記憶されている
ブロック番号を読出し、該ブロック番号のエラーを検出
する検出手段と、 該検出手段がエラーを検出した場合に、前記カラムアド
レスの示す前記フラッシュアレイのカラム及び前記アド
レスアレイのカラムを無効化する無効化手段と、 前記検出手段がエラーを検出した回数を記憶するエラー
回数保持手段と、 該エラー回数保持手段に保持されるエラー回数が予め定
められた回数に達した時、命令に対する割込みを制御す
る割込み制御手段に割込み指示を通知する割込指示手段
とを有することを特徴とするフラッシュアレイのエラー
処理方式。1. An address array for storing, for each column, which block of the main memory has been loaded into the cache memory, and a cache matching processing request indicating that another device has rewritten the main memory have been sent. At this time, in the error processing method of the flood array in the arithmetic processing unit having the flash array which is a copy of the address array accessed by the cache match address sent with the request, the column address extracted from the cache match address is The detecting means for reading the block number stored in the flash array and detecting an error of the block number, and the column and the address of the flash array indicated by the column address when the detecting means detects an error. No to disable array columns Conversion means, error count holding means for storing the number of times the detection means detects an error, and controlling an interrupt for an instruction when the error count held in the error count holding means reaches a predetermined number An error processing system for a flash array, comprising: an interrupt instruction means for notifying an interrupt instruction to an interrupt control means. 【請求項２】 前記検出手段における一つのエラー検出
から次のエラー検出までの時間が予め定められた時間を
経過した場合、前記エラー回数保持手段に記憶されるエ
ラー回数を初期化する第１のエラー回数初期化手段を設
けたことを特徴とする請求項１記載のフラッシュアレイ
のエラー処理方式。2. When the time from one error detection to the next error detection in the detection means exceeds a predetermined time, the error number stored in the error number holding means is initialized. 2. The error processing method for a flash array according to claim 1, further comprising error number initialization means. 【請求項３】 前記検出手段がエラーを検出して前記エ
ラー回数保持手段に保持されるエラー回数の初期値から
の更新回数が予め定けられた回数に達するまでに、予め
定められた時間が経過した時、該エラー回数保持手段に
保持されるエラー回数を初期値にもどす第２のエラー回
数初期化手段を設けたことを特徴とする請求項１記載の
フラッシュアレイのエラー処理報方式。3. A predetermined time period until the detection means detects an error and the number of updates of the error number held in the error number holding means from an initial value reaches a predetermined number of times. 2. The error processing information system for a flash array according to claim 1, further comprising a second error count initialization means for returning the error count held by the error count holding means to an initial value when the time has elapsed.