JPH052391A - Signal processor - Google Patents
Signal processorInfo
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- JPH052391A JPH052391A JP3154456A JP15445691A JPH052391A JP H052391 A JPH052391 A JP H052391A JP 3154456 A JP3154456 A JP 3154456A JP 15445691 A JP15445691 A JP 15445691A JP H052391 A JPH052391 A JP H052391A
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- delay
- data
- signal
- tone
- dsp
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- Electrophonic Musical Instruments (AREA)
- Reverberation, Karaoke And Other Acoustics (AREA)
Abstract
Description
【0001】[0001]
【産業上の利用分野】この発明は、プログラム動作によ
って音声信号や楽音信号に対して遅延処理やフィルタ処
理を行う信号処理装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a signal processing device for performing delay processing or filter processing on a voice signal or a tone signal by a program operation.
【0002】[0002]
【従来の技術】音声信号などの時系列の信号に対して遅
延処理や高域カットなどのフィルタ処理を行うための装
置としてデジタルシグナルプロセッサ(DSP)が実用
化されている。この装置は、時系列のアナログ信号をサ
ンプリングタイミングごとに量子化し、デジタル化した
信号を高速のマイクロプロセッサによってプログラム処
理するものである。すなわち、遅延処理をする場合には
その遅延時間に対応するサンプリングタイミング分のメ
モリエリアを設定し、このメモリエリアにデータをFI
FO(先入れ先出し)でデータをリードライトすること
によって行う。楽音信号などを処理する場合にはその音
質を保つため約40kHzのサンプリング周波数でサン
プリングしている。このため、約1秒間の遅延時間を得
るためには4万個のデータ記憶エリアが必要となる。こ
のような装置として、特公昭62−55158号に記載
する残響音付加装置がある。2. Description of the Related Art A digital signal processor (DSP) has been put into practical use as a device for performing delay processing and filter processing such as high frequency cut on time series signals such as audio signals. This device quantizes a time-series analog signal at each sampling timing, and programs a digitized signal by a high-speed microprocessor. That is, when performing delay processing, a memory area for sampling timing corresponding to the delay time is set, and data is stored in the FI.
This is done by reading and writing data with FO (first in first out). When processing a musical tone signal or the like, sampling is performed at a sampling frequency of about 40 kHz in order to maintain the sound quality. Therefore, 40,000 data storage areas are required to obtain the delay time of about 1 second. As such a device, there is a reverberation sound adding device described in JP-B-62-55158.
【0003】DSPの制御プログラムや係数データを書
き換えることによって異なる残響特性,フィルタ特性を
実現することができるが、DSPを連続して動作させな
がら制御プログラムや係数データを書き換えた場合、書
き換える前のプログラムによって処理されてRAMに書
き込まれたデータがそのまま残っていると、新たな処理
の最初にそのデータが読み出されノイズの原因となっ
た。そこで、このような場合従来は、処理プログラムを
書き換えるのと同時に遅延用のRAMを全てクリアする
処理を行うようにしていた。Different reverberation characteristics and filter characteristics can be realized by rewriting the control program and coefficient data of the DSP, but when the control program and coefficient data are rewritten while the DSP is continuously operating, the program before rewriting If the data processed by and written in the RAM remains as it is, the data is read at the beginning of a new process, which causes noise. Therefore, in such a case, conventionally, at the same time as rewriting the processing program, the processing for clearing all the delay RAMs is performed.
【0004】このようにDSPの動作中に制御プログラ
ムや係数データを書き換える動作は、近年の電子楽器に
おいては発音チャンネルがランダムアサインであるため
頻繁に行われるものである。ランダムアサインとは、複
数の楽音を異る音色で同時に発音可能にし、且つ、各楽
音を発音するチャンネルを特定せず、KON信号を受け
付ける度に空きチャンネルを検索して、そのチャンネル
に対してキーオン信号,キーコードとともに音色信号を
送出する技術である。これによって発音チャンネルの有
効利用を図ることが可能になった。As described above, the operation of rewriting the control program and the coefficient data during the operation of the DSP is frequently performed in the recent electronic musical instruments because the tone generation channels are randomly assigned. Random assignment allows multiple tones to be pronounced simultaneously with different tones, and does not specify the channel that produces each tone, searches for an empty channel each time a KON signal is received, and turns on the key for that channel. This is a technology that sends tone color signals together with signals and key codes. This makes it possible to effectively use the pronunciation channels.
【0005】[0005]
【発明が解決しようとする課題】しかし、上述したよう
に長い遅延時間を得ようとする場合や複雑なフィルタ特
性を得ようとする場合には多くのデータを記憶する必要
があり、DSPには大容量のRAMを接続することにな
るが、上記従来の方式では、頻繁に制御プログラムや係
数データが書き換えられ、その都度RAMの全エリアを
クリアする必要があるため、この処理に非常に長い時間
がかかり、リアルタイムの信号処理が困難になる欠点が
あった。However, in order to obtain a long delay time or to obtain a complicated filter characteristic as described above, it is necessary to store a lot of data, and the DSP has to be stored. Although a large-capacity RAM is connected, in the above-mentioned conventional method, the control program and coefficient data are frequently rewritten, and it is necessary to clear the entire area of the RAM each time, so this processing takes a very long time. However, there is a disadvantage that real-time signal processing becomes difficult.
【0006】この発明は処理プログラムが変更されても
データをクリアせず、且つ、ノイズを発生させない信号
処理装置を提供することを目的とする。An object of the present invention is to provide a signal processing device which does not clear data even if the processing program is changed and does not generate noise.
【0007】[0007]
【課題を解決するための手段】この発明は、入力された
信号を所定時間遅延して出力する遅延手段と、前記遅延
手段の遅延時間を設定する設定手段と、前記設定手段が
前記遅延手段の遅延時間の設定を変更したとき、変更後
その変更された新たな遅延時間が経過するまでは前記遅
延手段の出力を特定値に書き換える手段と、を備えたこ
とを特徴とする。According to the present invention, there is provided delay means for delaying an input signal by a predetermined time and outputting the signal, setting means for setting the delay time of the delay means, and the setting means is the delay means. When the setting of the delay time is changed, a means for rewriting the output of the delay means to a specific value after the change until the changed new delay time elapses is provided.
【0008】[0008]
【作用】この発明の信号処理装置では、遅延手段と、こ
の遅延手段の遅延時間を設定する設定手段とを備え、さ
らに、設定手段が遅延手段の遅延時間の設定を変更した
とき、新たな遅延時間が経過するまでは遅延手段の出力
を特定値に書き換えるようにした。遅延手段は例えば、
RAMのエリアにFIFOでデータのリードライトをす
る手段で構成される。設定手段は、そのメモリエリアの
段数を決定する手段で構成される。遅延時間の設定を変
更したとき、その直後に入力された新たな信号はその遅
延時間が経過するまでは読み出されないため、それ以前
に読み出される信号は古い設定時の信号である。このた
め、この信号が出力されている間はその出力に変えて特
定値を出力するようにした。特定値は信号が無い状態を
表現するデータ(0やFFH など)にすればよい。In the signal processing apparatus of the present invention, the delay means and the setting means for setting the delay time of the delay means are provided, and when the setting means changes the setting of the delay time of the delay means, a new delay is set. Until the time passes, the output of the delay means is rewritten to a specific value. The delay means is, for example,
It is configured by means for reading / writing data in the area of RAM by FIFO. The setting means is composed of means for determining the number of stages of the memory area. When the setting of the delay time is changed, a new signal input immediately after that is not read until the delay time elapses, so the signal read before that is the signal at the old setting. Therefore, while this signal is being output, the output is changed to that output and a specific value is output. The specific value may be data (0, FF H, etc.) expressing the state where there is no signal.
【0009】この発明の信号処理装置は、たとえば、入
力される信 号に対して複数段階の遅延動作を実行する
プログラムを複数種類記憶したプログラム記憶手段と、
前記複数種類のプログラムの各々について各段階におけ
る遅延時間を記憶した遅延時間記憶手段と、前記複数段
階の遅延動作のそれぞれに別個に設定され遅延する信号
を記憶する複数の信号記憶手段と、前記複数種類のプロ
グラムのうち1つを選択する選択手段と、前記選択手段
によりプログラムの選択が変更されたとき、変更後各段
階において、その変更された新たなプログラムの遅延時
間が経過するまでは前記段階に対応する信号記憶手段の
出力を特定値に書き換える手段と、を備えるようにすれ
ばよい。このように構成した信号処理装置は、プログラ
ムにより複数段階の遅延動作を実行する。複数段階の遅
延動作は、例えばFIRフィルタやIIRフィルタなど
をDSPで実現する場合である。この場合、各ステップ
に対応する遅延時間をそのプログラムに対応して記憶し
ており(遅延時間記憶手段)、そのプログラムが選択さ
れたとき、各ステップにおいてその遅延時間が経過する
までは出力信号を所定値に書き換える。これによって、
各ステップにおいて古いデータが読み出されることによ
るノイズを無くすことができ、プログラムの書き換えに
要する時間を短縮することができる。The signal processing apparatus of the present invention includes, for example, program storage means for storing a plurality of types of programs for executing a plurality of stages of delay operations for an input signal,
A delay time storage unit that stores a delay time at each stage for each of the plurality of types of programs; a plurality of signal storage units that stores signals that are separately set and delayed for each of the plurality of stages of delay operation; Selecting means for selecting one of the types of programs, and when the selection of the program is changed by the selecting means, at each step after the change, the step is performed until the delay time of the changed new program elapses. And means for rewriting the output of the signal storage means corresponding to the above into a specific value. The signal processing device configured as described above executes a delay operation in a plurality of stages by a program. The multi-stage delay operation is a case where, for example, an FIR filter or an IIR filter is realized by a DSP. In this case, the delay time corresponding to each step is stored corresponding to the program (delay time storage means), and when the program is selected, the output signal is output until the delay time elapses at each step. Rewrite to a predetermined value. by this,
Noise caused by reading old data in each step can be eliminated, and the time required for rewriting the program can be shortened.
【0010】[0010]
【実施例】図1はこの発明の実施例である信号処理装置
を備えた電子楽器のブロック図である。この電子楽器は
鍵盤15を操作することによって同時に複数の楽音を発
生することができるものであり、各楽音にそれぞれ異な
ったディレイやフィルタ処理などの効果を付与すること
ができるものである。電子楽器全体の動作はCPU10
が制御する。CPU10にはバス11を介してROM1
2,RAM13,鍵盤インターフェイス14,パネルイ
ンターフェイス16,楽音合成回路18および効果付与
回路19が接続されている。鍵盤インターフェイスには
鍵盤15が接続されている。またパネルインターフェイ
ス16には電子楽器の操作パネル17の各キーや表示器
が接続されている。ROM12には後述のフローチャー
トなどで示される動作プログラムが記憶されている。R
AM13には鍵盤15やパネル17の操作によって発生
したデータが記憶されるレジスタエリアが設定されてい
る。鍵盤15の操作によってキーコード,ベロシティデ
ータなどのデータが生成されこのデータが鍵盤インター
フェイス14を介してCPU10に伝達される。1 is a block diagram of an electronic musical instrument equipped with a signal processing apparatus according to an embodiment of the present invention. This electronic musical instrument can generate a plurality of musical tones at the same time by operating the keyboard 15, and each musical tone can be given different effects such as delay and filtering. The operation of the entire electronic musical instrument is the CPU 10.
Controlled by. ROM1 to CPU10 via bus 11
2, RAM 13, keyboard interface 14, panel interface 16, tone synthesis circuit 18 and effect imparting circuit 19 are connected. The keyboard 15 is connected to the keyboard interface. Further, the panel interface 16 is connected to each key and display of the operation panel 17 of the electronic musical instrument. The ROM 12 stores an operation program shown by a flowchart described later. R
A register area for storing data generated by operating the keyboard 15 and the panel 17 is set in the AM 13. Data such as a key code and velocity data is generated by operating the keyboard 15, and this data is transmitted to the CPU 10 via the keyboard interface 14.
【0011】パネル17には音色選択スイッチや効果選
択スイッチなどが含まれている。楽音合成回路18は8
〜16の発音チャンネルを備えており、CPU10から
伝達されたキーオン信号やキーコードに基づいて楽音信
号を形成する。CPU10は、キーオンを検出したとき
発音チャンネルのうち動作していないチャンネルを検索
してそのチャンネルに対してこのキーオンに対応する楽
音信号の形成を指示する。従って、どの発音チャンネル
がどの音色の楽音の形成を担当するかは全くランダムに
決定される。効果付与回路19は発音チャンネルと同数
設けられており、形成された楽音信号の各々について別
個の効果を付与することができる。効果を付与された楽
音信号はサウンドシステム20に入力され増幅されたの
ちスピーカ21から出力される。The panel 17 includes a tone color selection switch and an effect selection switch. The tone synthesis circuit 18 is 8
It has 16 sound generation channels, and forms a tone signal based on the key-on signal and key code transmitted from the CPU 10. When the key-on is detected, the CPU 10 searches for a non-operating channel among the sound generation channels and instructs the channel to form a tone signal corresponding to the key-on. Therefore, which tone generation channel is in charge of forming a musical tone of which tone color is decided at random. The effect applying circuits 19 are provided in the same number as the tone generation channels, and can apply different effects to each of the formed musical tone signals. The musical tone signal to which the effect is applied is input to the sound system 20, amplified, and then output from the speaker 21.
【0012】図2は効果付与回路19で実現されるFI
Rフィルターの例を示す図である。FIG. 2 shows the FI realized by the effect applying circuit 19.
It is a figure which shows the example of an R filter.
【0013】このフィルタは、入力された楽音信号をt
1d〜t4dの4段階のシフトレジスタで遅延し、それ
ぞれの遅延段階から出力を取り出して加算器で合成す
る。これによって初期反射音などの有限個の残響音を付
加することができる。実際の電子楽器においてはこのよ
うな固定的な回路を構成すると、他の効果に用いること
ができないため、DSPを用いてプログラムによってこ
のようなフィルタ特性を実現する。This filter outputs an input musical tone signal t
It is delayed by a four-stage shift register of 1d to t4d, and outputs are taken out from the respective delay stages and combined by an adder. As a result, a finite number of reverberant sounds such as early reflected sounds can be added. In an actual electronic musical instrument, if such a fixed circuit is configured, it cannot be used for other effects, so such a filter characteristic is realized by a program using a DSP.
【0014】図3は図2のFIRフィルタをマイクロプ
ログラムで実現した例である。このプログラムの動作は
以下のとおりである。入力ポートINPの値をアキュム
レータAccにロード(LD)する(ステップ0)。A
ccの値を外部RAMのT1W番地に書き込む(MW:
ステップ1)。DSP内の内部レジスタIW2に外部R
AMのT1R番地の内容を読み出して書き込む(MR:
ステップ2)。ステップ3〜ステップ5はステップ2と
同様に、外部RAMのT2R番地の内容を内部レジスタ
IW3に書き込み、外部RAMのT3R番地の内容を内
部レジスタIW4に書き込み、外部RAMのT4R番地
の内容を内部レジスタIW5に書き込む。FIG. 3 shows an example in which the FIR filter of FIG. 2 is realized by a micro program. The operation of this program is as follows. The value of the input port INP is loaded (LD) into the accumulator Acc (step 0). A
Write the value of cc to the T1W address of the external RAM (MW:
Step 1). External R to internal register IW2 in DSP
Read and write the contents of T1R address of AM (MR:
Step 2). In steps 3 to 5, as in step 2, the contents of the T2R address of the external RAM are written to the internal register IW3, the contents of the T3R address of the external RAM are written to the internal register IW4, and the contents of the T4R address of the external RAM are written to the internal register. Write to IW5.
【0015】ここで、図4に示すテーブルは読出アドレ
スT1R,T2R,T3R,T4Rの書込アドレスT1
Wからのシフト数を記憶したテーブルである。図3のよ
うなマイクロプログラムには図4のテーブルが必ず対応
して記憶されている。このテーブルによると読出アドレ
スT1Rは書込アドレスT1Wから3120エリアシフ
トされた位置となる。すなわち、外部RAMに書き込ま
れたデータは3120DACサイクル経過したのち初め
て読み出され、以下21367DACサイクル(T2
R),36519DACサイクル(T3R),5949
5DACサイクル(T4R)経過したとき読み出され
る。Here, in the table shown in FIG. 4, the write address T1 of the read addresses T1R, T2R, T3R, T4R is written.
It is a table that stores the number of shifts from W. The table of FIG. 4 is always stored in the microprogram as shown in FIG. According to this table, the read address T1R is a position shifted from the write address T1W by 3120 areas. That is, the data written in the external RAM is read out only after 3120 DAC cycles have elapsed, and the data is written in the following 21367 DAC cycles (T2
R), 36519 DAC cycle (T3R), 5949
It is read when 5 DAC cycles (T4R) have elapsed.
【0016】つぎに、図3においてステップ6では内部
レジスタIW2と係数K1を乗算してAccにロードす
る(ML)。ステップ7では内部レジスタIW3と係数
K2を乗算し現在のAccの内容に積算する(MA)。
ステップ8,ステップ9はステップ7と同様に各段階の
内部レジスタIW4,IW5の内容を係数K3,K4と
乗算して積算している。すなわち、この動作によって各
ステップのシフトレジスタの出力が合算される。K1〜
K4がインパルス応答に対応している。最後に、ステッ
プ10においてアキュムレータAccの内容を出力ポー
トOUTに出力する。以上の動作が1DACサイクル毎
に繰り返し実行される。この場合において、外部RAM
への書き込みアドレスT1Wおよび読み出しアドレスT
1R,T2R,T3R,T4Rは毎回一定であるが、1
DACサイクル、すなわち、マイクロプログラムが一巡
すると、データを全て1アドレス分シフトするのに代え
てアドレスを起算する基準点を1つずらしている。これ
によって、相対的にアドレスのシフトが行われる(図5
参照)。Next, in step 6 in FIG. 3, the internal register IW2 and the coefficient K1 are multiplied and loaded into Acc (ML). In step 7, the internal register IW3 is multiplied by the coefficient K2 and added to the current contents of Acc (MA).
In steps 8 and 9, as in step 7, the contents of the internal registers IW4 and IW5 at each stage are multiplied by the coefficients K3 and K4 and integrated. That is, the output of the shift register of each step is added up by this operation. K1
K4 corresponds to the impulse response. Finally, in step 10, the content of the accumulator Acc is output to the output port OUT. The above operation is repeatedly executed every 1 DAC cycle. In this case, the external RAM
Write address T1W and read address T
1R, T2R, T3R, T4R is constant every time, but 1
When the DAC cycle, that is, when the microprogram makes one cycle, all the data is shifted by one address, and one reference point for calculating the address is shifted. As a result, the address is relatively shifted (see FIG. 5).
reference).
【0017】ところで、他のマイクロプログラムが動作
しているDSPにおいてマイクロプログラムが図3のよ
うに書き換えられたとき、DSPは第1のDACサイク
ルのステップ1で楽音合成回路から入力されたデータを
アドレスT1Wに書き込む。By the way, when a microprogram is rewritten as shown in FIG. 3 in a DSP in which another microprogram is operating, the DSP addresses the data input from the tone synthesis circuit in step 1 of the first DAC cycle. Write to T1W.
【0018】次にステップ2でアドレスT1Rのデータ
を読み込むことになるが、その時点でのT1Rのデータ
は以前のマイクロプログラムで記憶されたデータが書き
込まれているので、そのデータを出力すると全く異種の
データを出力することになりノイズの原因となる。さら
に、次のDACサイクルでアドレスが1つシフトしても
同様である。読出アドレスT1Rから新たなプログラム
のデータが読み出されるのは図4に示すように3120
DACサイクル後である。それまでの間は新たに入力さ
れたデータは遅延サイクルに送り込まれるのみで出力さ
れないため、読み出しステップにおける出力は0(0に
対応するデータ)であるべきである。そこで、図4のD
ACサイクル数が経過するまでは読み出されたデータに
拘わらず0を出力するようにする。Next, in step 2, the data of the address T1R will be read, but since the data stored in the previous microprogram has been written in the data of T1R at that time, it is completely different when the data is output. It will output the data of and cause noise. Further, even if the address is shifted by one in the next DAC cycle, the same is true. Data of a new program is read from the read address T1R as shown in FIG.
After the DAC cycle. Until then, the newly input data is sent to the delay cycle only and is not output, so the output in the read step should be 0 (data corresponding to 0). Therefore, D in FIG.
Until the number of AC cycles has elapsed, 0 is output regardless of the read data.
【0019】図6はこのような動作を実現する効果付与
回路19の1チャンネル分のブロック図である。DSP
30には制御回路31,セレクタ33,RAM34が接
続されている。RAM34には図5のレジスタエリアが
設定される。制御回路31にはRAM32が接続されて
いる。RAM32には図4の遅延サイクル数データが記
憶される。また、図3のマイクロプログラムはDSP3
0内のプログラムメモリにロードされる。楽音合成回路
18から入力される楽音信号WAVEINは、DSP3
0において種々の処理(例えば図3のマイクロプログラ
ムで示す処理)を施される。これによって楽音信号には
種々の効果が付与されWAVEOUTとして出力され
る。DSP30はRAM34に対してデータのリードラ
イトをするが、新たな制御プログラムが起動したとき実
際に正しいデータが出力されるタイミングになるまで
は、セレクタ33がRAM34から読み出されたデータ
に変えて0をDSP30に入力する。FIG. 6 is a block diagram of one channel of the effect imparting circuit 19 which realizes such an operation. DSP
A control circuit 31, a selector 33, and a RAM 34 are connected to 30. The register area of FIG. 5 is set in the RAM 34. A RAM 32 is connected to the control circuit 31. The RAM 32 stores the delay cycle number data of FIG. In addition, the microprogram of FIG. 3 is DSP3.
0 is loaded into the program memory. The tone signal WAVEIN input from the tone synthesis circuit 18 is a DSP3 signal.
At 0, various processing (for example, processing shown by the microprogram in FIG. 3) is performed. As a result, various effects are added to the musical tone signal and output as WAVEOUT. The DSP 30 reads / writes data from / to the RAM 34, but until the timing at which correct data is actually output when a new control program is started, the selector 33 changes the data read from the RAM 34 to 0. To the DSP 30.
【0020】図7は前記制御回路31の詳細図である。
制御回路31は、メモリ制御回路40,カウンタ41,
アンドゲート42,最大値検出回路43,インバータ4
4,比較器45およびナンドゲート46を有している。
DSP30のマイクロプログラムが変更されたときには
DSP30よりCHANGE信号が出力される。この信
号はカウンタ41に与えられ、カウント値をリセットす
る。カウンタの値は比較器45で比較され、カウント値
がメモリ制御回路から与えられる値よりも小さく、且つ
DSPよりRAM34に対して読み出しが要求されてい
るとき、図6のセレクタ33に対してTH=0を出力す
る。THはthroughを表し、TH=1のときRA
M34の値をそのままDSP30に入力することを示
す。従って、TH=0の時にはRAM34から出力され
る値に拘わらずDSP30には0が入力されることにな
る。FIG. 7 is a detailed diagram of the control circuit 31.
The control circuit 31 includes a memory control circuit 40, a counter 41,
AND gate 42, maximum value detection circuit 43, inverter 4
4, a comparator 45 and a NAND gate 46.
When the microprogram of the DSP 30 is changed, the DSP 30 outputs the CHANGE signal. This signal is given to the counter 41 and resets the count value. The counter value is compared by the comparator 45, and when the count value is smaller than the value given from the memory control circuit and the DSP requests the RAM 34 for reading, TH = for the selector 33 in FIG. Outputs 0. TH represents through, RA when TH = 1
It indicates that the value of M34 is directly input to the DSP 30. Therefore, when TH = 0, 0 is input to the DSP 30 regardless of the value output from the RAM 34.
【0021】このようにして、遅延サイクルの短いステ
ップよりRAM34のデータがDSP30に入力される
ようになってゆく。カウンタ41は遅延ステップとして
設定可能な最大値までカウント可能に構成されており、
最大値を最大値検出回路43が検出したとき自動的に停
止するようになっている。なお、このカウンタのクロッ
クとして入力される信号はDACサイクルに同期したS
YNC信号である。In this way, the data in the RAM 34 will be input to the DSP 30 from the step having the shorter delay cycle. The counter 41 is configured to count up to the maximum value that can be set as a delay step,
When the maximum value detection circuit 43 detects the maximum value, it automatically stops. The signal input as the clock of this counter is S synchronized with the DAC cycle.
This is the YNC signal.
【0022】図8〜図10は同電子楽器の動作を示すフ
ローチャートである。図8はメインルーチンを示してい
る。まず電源スイッチがオンされるとイニシャライズ動
作(n1)を実行する。この動作はレジスタのリセット
などの動作である。こののち鍵スキャン(n2)、パネ
ルスキャン(n8)を行い、鍵イベント,パネルイベン
トがあればそれぞれ対応する動作を実行する。鍵イベン
トがあった場合にはn3の判断によってn4〜n7の動
作を実行する。まずn4ではそのイベントがキーオンイ
ベントであるかキーオフイベントであるかを示すデータ
をキーイベントレジスタKEVに記憶し、そのキーコー
ドをキーコードレジスタKC、イニシャルタッチデータ
をイニシャルタッチレジスタITに記憶する。次にキー
オンイベントであればキーオン処理(n6:図9)を実
行し、キーオフイベントであればキーオフ処理(n7:
図10)を実行する。また、パネルイベントがあればn
9の判断でn10〜n14の動作を実行する。n10,
n11では上下鍵盤の音色を指定するスイッチイベント
であるか否かを判断する。上鍵盤の音色指定イベントで
あれば設定された音色ナンバをUTCレジスタにセット
する(n14)、下鍵盤の音色指定イベントであれば設
定された音色ナンバをLTCレジスタにセットする(n
13)。その他のパネルイベントであれば対応する動作
を実行する(n12)。8 to 10 are flowcharts showing the operation of the electronic musical instrument. FIG. 8 shows the main routine. First, when the power switch is turned on, the initialization operation (n1) is executed. This operation is an operation such as register reset. After that, a key scan (n2) and a panel scan (n8) are performed, and if there is a key event and a panel event, the corresponding operations are executed. When there is a key event, the operations of n4 to n7 are executed according to the determination of n3. First, at n4, data indicating whether the event is a key-on event or a key-off event is stored in the key event register KEV, the key code is stored in the key code register KC, and the initial touch data is stored in the initial touch register IT. Next, if it is a key-on event, key-on processing (n6: FIG. 9) is executed, and if it is a key-off event, key-off processing (n7:
10) is executed. If there is a panel event, n
The operations of n10 to n14 are executed according to the judgment of 9. n10,
At n11, it is determined whether or not it is a switch event for designating the tone colors of the upper and lower keyboards. If it is an upper keyboard tone color designation event, the set tone color number is set in the UTC register (n14). If it is a lower keyboard tone color designation event, the set tone color number is set in the LTC register (n).
13). If it is another panel event, the corresponding operation is executed (n12).
【0023】図9はキーオン処理動作を示すフローチャ
ートである。キーオンされるとそのキーオンの楽音を発
音する発音チャンネルを検索する(n20)。空きチャ
ンネルがあればそのチャンネルで発音処理を実行する。
空きチャンネルが無い場合にはトランケート処理(n2
2)を実行する。トランケート処理とはそのとき発音さ
れている全ての楽音の中で最も発音レベルの小さい楽音
を強制的に消音し、そのチャンネルにこの新たなキーオ
ンに基づく楽音の発音を担当させるという処理である。
n23ではオンされたキーのキーコードがKSPより上
であるか否かを判断する。KSPは下鍵盤の最高音のキ
ーコードであり、これよりも大きければ上鍵盤のキーオ
ンイベントであり、これ以下であれば下鍵盤のキーオン
イベントである。上鍵盤の場合には音色レジスタTCに
UTCをセットし(n24)、下鍵盤の場合にはTCに
LTCをセットする(n25)。セットされた音色ナン
バTCに応じたマイクロプログラムを効果付与回路19
の対応するチャンネルのDSPに転送するとともに、そ
のマイクロプログラムの遅延サイクル数データをそのR
AM32に転送する(n26)。この動作によってラン
ダムアサイン方式を採りつつ、且つ、各音色ごとに独自
の効果を付与することができる。楽音合成回路18の対
応するチャンネルに対してIT,KC,TCなどのデー
タを出力し楽音信号の合成を開始させる(n27)。FIG. 9 is a flow chart showing the key-on processing operation. When the key is turned on, the tone generation channel for producing the tone of the key on is searched (n20). If there is a vacant channel, sound generation processing is executed on that channel.
If there are no free channels, truncate (n2
Perform 2). The truncate process is a process of forcibly muting a musical tone having the lowest pronunciation level among all the musical tones produced at that time, and letting that channel be in charge of producing the musical tone based on this new key-on.
At n23, it is determined whether the key code of the turned-on key is higher than KSP. KSP is the highest tone key code of the lower keyboard, and if it is larger than this, it is the key-on event of the upper keyboard, and if it is less than this, it is the key-on event of the lower keyboard. In the case of the upper keyboard, UTC is set in the tone color register TC (n24), and in the case of the lower keyboard TC is set to LTC (n25). Microprogram corresponding to the set tone color number TC, effect imparting circuit 19
Of the microprogram delay cycle number data while transferring to the DSP of the corresponding channel of
Transfer to AM32 (n26). By this operation, it is possible to apply a unique effect to each timbre while adopting the random assign method. Data such as IT, KC, and TC are output to the corresponding channels of the tone synthesis circuit 18 to start the synthesis of tone signals (n27).
【0024】図10はキーオフ処理を示すフローチャー
トである。キーオフされるとそのキーコードの楽音を発
音しているチャンネルがあるか否かを検索する(n3
0)。FIG. 10 is a flowchart showing the key-off process. When the key is turned off, it is searched whether or not there is a channel producing the tone of the key code (n3).
0).
【0025】あった場合にはその発音チャンネルに対し
てキーオフ信号を出力して楽音信号の合成を停止させる
(n31)。トランケート処理や減衰系の楽音の場合に
はキーオンされていてもすでに消音している楽音がある
ためn30の判断を行う。If there is, a key-off signal is output to that tone generation channel to stop the synthesis of the tone signal (n31). In the case of a truncate or attenuated tone, there is a tone that has already been muted even if the key is turned on, so the determination of n30 is performed.
【0026】このようにランダムに発音チャンネルをア
サインする方式ではそのチャンネルの効果付与回路に対
して直前にどのような効果付与機能が割り当てられてい
たかがわからないため、新たな楽音信号が出力されるよ
うになるまで0を出力するようにする。In this way, in the method of randomly assigning tone generation channels, it is not known what effect imparting function was assigned immediately before to the effect imparting circuit of that channel, so that a new tone signal is output. Output 0 until it becomes.
【0027】この実施例では効果付与回路19におい
て、各発音チャンネルごとにDSPを並列に設ける構成
としたが、1つのDSPで時分割処理を行ってもよい。
また、このような処理はリアルタイムで演奏される電子
楽器に限らずシーケンサなどの自動演奏装置に適用する
ことも可能である。また、効果付与回路19において付
与される効果はFIRフィルタの効果に限らず、IIR
フィルタなど他のアルゴリズムにおいても同様に適応可
能である。In this embodiment, the effect imparting circuit 19 has a configuration in which a DSP is provided in parallel for each tone generation channel, but one DSP may perform the time division processing.
Further, such processing can be applied not only to an electronic musical instrument played in real time but also to an automatic performance device such as a sequencer. Further, the effect imparted by the effect imparting circuit 19 is not limited to the effect of the FIR filter, and
The same can be applied to other algorithms such as filters.
【0028】さらに、本実施例では遅延ステップ数をカ
ウントするカウンタや遅延ステップ数を記憶するRAM
などはDSP30に外付けするようにしたが、これら全
ての回路(機能)をDSPが内蔵するようにしてもよ
い。Further, in the present embodiment, a counter for counting the number of delay steps and a RAM for storing the number of delay steps
Although the above is externally attached to the DSP 30, all the circuits (functions) may be incorporated in the DSP.
【0029】[0029]
【発明の効果】以上のようにこの発明の信号処理装置に
よれば、遅延処理をしているときにその遅延時間が変更
され、入力される信号が変わったとき、新たな遅延時間
が経過するまでは読み出された信号を無視して所定値に
書き換えるようにした。これによって、例えば、ランダ
ムアサインされる効果付与回路などにおいて付与する効
果が切り替わった場合でも、古い信号がそのまま読み出
されてノイズの原因になることが無くなる。さらに、遅
延処理を実行するメモリを全てクリアする必要が無いた
め処理速度が格段に向上する利点が生じる。As described above, according to the signal processing apparatus of the present invention, the delay time is changed while the delay processing is being performed, and when the input signal is changed, a new delay time elapses. Until then, the read signal is ignored and rewritten to a predetermined value. As a result, even if the effect to be given by the effect assigning circuit, which is randomly assigned, is switched, the old signal will not be read out as it is and cause no noise. Further, since it is not necessary to clear all the memories that execute the delay processing, there is an advantage that the processing speed is significantly improved.
【図1】この発明の実施例である信号処理装置を内蔵し
た電子楽器のブロック図、FIG. 1 is a block diagram of an electronic musical instrument incorporating a signal processing device according to an embodiment of the present invention,
【図2】同電子楽器の効果付与回路で実現されるFIR
フィルタの概念を示す図、FIG. 2 is an FIR realized by an effect applying circuit of the electronic musical instrument.
Diagram showing the concept of filters,
【図3】同効果付与回路のDSPが実行するマイクロプ
ログラムを示す図、FIG. 3 is a diagram showing a microprogram executed by a DSP of the effect imparting circuit;
【図4】同マイクロプログラムで処理される遅延ステッ
プ数を記憶したテーブルを示す図、FIG. 4 is a diagram showing a table in which the number of delay steps processed by the microprogram is stored.
【図5】同DSPが実行するアドレスシフトの方式を説
明する図、FIG. 5 is a diagram for explaining an address shift method executed by the DSP.
【図6】前記効果付与回路のブロック図、FIG. 6 is a block diagram of the effect imparting circuit,
【図7】同効果付与回路の制御回路の詳細なブロック
図、FIG. 7 is a detailed block diagram of a control circuit of the effect imparting circuit,
【図8】同電子楽器の動作を示すフローチャート、FIG. 8 is a flowchart showing the operation of the electronic musical instrument,
【図9】同電子楽器の動作を示すフローチャート、FIG. 9 is a flowchart showing the operation of the electronic musical instrument,
【図10】同電子楽器の動作を示すフローチャート。FIG. 10 is a flowchart showing an operation of the electronic musical instrument.
30−DSP、31−制御回路、32−(遅延ステップ
数を記憶した)RAM、33−セレクタ、34−(遅延
データ記憶エリアが設定される)RAM。30-DSP, 31-control circuit, 32- (RAM storing delay step number), 33-selector, 34- (delay data storage area is set) RAM.
Claims (1)
する遅延手段と、前記遅延手段の遅延時間を設定する設
定手段と、前記設定手段が前記遅延手段の遅延時間の設
定を変更したとき、変更後、その変更された新たな遅延
時間が経過するまでは、前記遅延手段の出力を特定値に
書き換える手段と、を備えたことを特徴とする信号処理
装置。Claim: What is claimed is: 1. A delay means for delaying an input signal by a predetermined time and outputting the delayed signal, a setting means for setting the delay time of the delay means, and a delay time of the delay means for the setting means. When the setting of is changed, after the change, until the changed new delay time elapses, a means for rewriting the output of the delay means to a specific value is provided.
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Publication number | Priority date | Publication date | Assignee | Title |
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- 1991-06-26 JP JP3154456A patent/JP2626315B2/en not_active Expired - Fee Related
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