JPH0523650B2 - - Google Patents
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- JPH0523650B2 JPH0523650B2 JP60282099A JP28209985A JPH0523650B2 JP H0523650 B2 JPH0523650 B2 JP H0523650B2 JP 60282099 A JP60282099 A JP 60282099A JP 28209985 A JP28209985 A JP 28209985A JP H0523650 B2 JPH0523650 B2 JP H0523650B2
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- 238000006243 chemical reaction Methods 0.000 claims description 35
- 238000005070 sampling Methods 0.000 claims description 28
- 238000013139 quantization Methods 0.000 claims 6
- 239000003990 capacitor Substances 0.000 description 16
- 238000010586 diagram Methods 0.000 description 13
- 238000000034 method Methods 0.000 description 8
- 230000006866 deterioration Effects 0.000 description 2
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
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Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、Ａ則と呼ばれる圧伸則に従つた
PCMコーデツクにおいて特に集積回路化に適し
た、帯域制限用フイルタを内蔵したシングルチツ
プコーデツクのＡ／Ｄ変換方法及びそれに用いる
Ａ／Ｄ変換器に関するものである。[Detailed Description of the Invention] (Industrial Application Field) The present invention follows the companding rule called the A rule.
The present invention relates to an A/D conversion method for a single-chip codec with a built-in band-limiting filter, which is particularly suitable for integration into a PCM codec, and an A/D converter used therein.
（従来の技術）
従来、このような分野の技術として、Ａ圧押則
に従つたシングルチツプコーデツクのAD変換器
を用いるものがある。以下、その構成を図を用い
て説明する。(Prior Art) Conventionally, as a technique in this field, there is a technique that uses a single-chip codec AD converter that follows the A pressure law. The configuration will be explained below using figures.
第２図は、シングルチツプコーデツクの送信部
の一構成例を示す図である。 FIG. 2 is a diagram showing an example of the configuration of a transmitting section of a single-chip codec.
アナログ入力端子１への入力信号は、バンドパ
スフイルタ（以下BPFと略す）２で帯域制限さ
れ、サンプリングとホールド機能を持つAD変換
器３でAD変換されデイジタル信号出力として出
力端子４へ出力される。オートゼロ回路５は、
BPF２およびAD変換器３の直流オフセツト電圧
を零にするための回路である。第３図は集積回路
に使われるコンデンサーラダー（以下Ｃラダーと
略す）を用いたＡ圧押則を実現できるAD変換器
の一構成例を示す回路図である。第３図において
２０１，２０３はスイツチ、２０２は、コンデン
サＣ１〜Ｃ８、スイツチＳ１〜Ｓ８で構成される
メインラダー、２０４はコンパレータ、２０５は
サブラダー、２０７は制御回路である。 The input signal to the analog input terminal 1 is band-limited by a band pass filter (hereinafter abbreviated as BPF) 2, AD converted by an AD converter 3 having a sampling and hold function, and outputted to an output terminal 4 as a digital signal output. . The auto zero circuit 5 is
This circuit is for making the DC offset voltage of BPF 2 and AD converter 3 zero. FIG. 3 is a circuit diagram showing an example of the configuration of an AD converter that can realize the A-pressing rule using a capacitor ladder (hereinafter abbreviated as C ladder) used in integrated circuits. In FIG. 3, 201 and 203 are switches, 202 is a main ladder composed of capacitors C1 to C8 and switches S1 to S8, 204 is a comparator, 205 is a sub-ladder, and 207 is a control circuit.
まず動作について説明する。サンプリングスイ
ツチ２０１を２側へ、メインラダーリセツトスイ
ツチ２０３を閉じ、Ｓ１〜Ｓ８のメインラダース
イツチを１側へ接続した状態で入力信号をサンプ
リングする。その後、メインラダーリセツトスイ
ツチ２０３を開き、サンプリングスイツチ２０１
を１側へ切替えることにより入力信号は、Ｃ１〜
Ｃ８によりホールドされる。AD変換は、遂次比
較帰還方式により、最初に、メインラダーのＳ１
〜Ｓ８が“１”側の状態で、コンパレータ２０４
により、入力信号が正であるか負であるかの極性
判定を行い、入力信号の極性に応じた基準電圧
（＋VR，−VR）の極性をスイツチ２０６で決めた
後、制御回路２０７のラダースイツチ制御信号で
制御されるメインラダースイツチＳ１〜Ｓ８の組
み合せ、およびサブラダー２０５の出力により順
次AD変換を行う。このようなAD変換器におい
て第２図のBPF２および第３図コンパレータ２
０４に直流オフセツト電圧が存在すると、AD変
換出力に歪を持ち、特性劣化が起きる。これを防
ぐため、第２図に示すように、極性情報を積分し
てBPFに直流の負帰還をかけるオートゼロ回路
５が用意される。 First, the operation will be explained. The input signal is sampled with the sampling switch 201 set to the 2 side, the main ladder reset switch 203 closed, and the main ladder switches S1 to S8 connected to the 1 side. After that, open the main ladder reset switch 203, and open the sampling switch 201.
By switching to the 1 side, the input signal changes from C1 to
It is held by C8. AD conversion is carried out using the sequential comparison feedback method, which first performs S1 of the main ladder.
~ When S8 is on the “1” side, the comparator 204
After determining the polarity of the input signal as positive or negative using the switch 206 and determining the polarity of the reference voltage (+V R , -V R ) according to the polarity of the input signal, the control circuit 207 AD conversion is performed sequentially by a combination of main ladder switches S1 to S8 controlled by a ladder switch control signal and the output of the sub-ladder 205. In such an AD converter, BPF2 in Figure 2 and comparator 2 in Figure 3
If there is a DC offset voltage in 04, the AD conversion output will be distorted and characteristics will deteriorate. To prevent this, as shown in FIG. 2, an auto-zero circuit 5 is provided which integrates polarity information and applies negative DC feedback to the BPF.
次に、Ａ圧押則AD、DA変換器の小信号領域
の変換特性を第４図を用いて以下説明する。第４
図ａはAD変換特性、ｂはDA変換特性を示す図
である。第４図のAD変換器入力、DA変換器出
力値は、最大入力点を4096とした時の値である。
第４図ａはAD変換器入力が、０〜２の範囲で
は、10000000の変換出力、２〜４の範囲では
10000001の変換出力、以下同様に各入力範囲に対
して対応する変換出力が出ることを示す。又、第
４図ｂは、DA変換器入力10000000では値１の出
力、10000001では値３の出力、以下同様に各入力
に対応した変換出力が出ることを示す。このよう
な変換特性において、入力信号がない場合、AD
変換器は、BPF２コンパレータ２０４部の雑音
（例えば白色雑音）により極性ビツトのみが変化
して10000000又は00000000の出力を出す。この信
号がDA変換器に入力されると、DA変換器出力
は、＋１，−１が雑音の極性で振られたものとな
る。つまりAD変換器への雑音入力振幅が、たと
えば＋0.1〜−0.1の範囲であつても、DA変換出
力は＋１〜−１の振幅となり、雑音が増幅された
ことになる。この現象は、第２図において、オー
トゼロ回路５がなく、しかもBPF２の出力ある
いはAD部のコンパレータ２０４に固有の直流オ
フセツトがある場合には、極性ビツトが固定され
発生しない。 Next, the conversion characteristics of the A-pressure AD/DA converter in the small signal region will be explained below using FIG. 4. Fourth
Figure a is a diagram showing AD conversion characteristics, and diagram b is a diagram showing DA conversion characteristics. The AD converter input and DA converter output values in FIG. 4 are the values when the maximum input point is 4096.
Figure 4 a shows that when the AD converter input is in the range of 0 to 2, the conversion output is 10000000, and in the range of 2 to 4.
A conversion output of 10000001 is shown, and similarly, corresponding conversion outputs are output for each input range. Further, FIG. 4b shows that when the DA converter inputs 10000000, an output of value 1 is output, and when 10000001 is output, a value of 3 is output, and in the same way, converted outputs corresponding to each input are output. With such conversion characteristics, if there is no input signal, the AD
The converter produces an output of 10000000 or 00000000 with only the polarity bit changing due to noise (for example, white noise) in the BPF2 comparator 204 section. When this signal is input to the DA converter, the DA converter output has +1 and -1 swung according to the polarity of the noise. In other words, even if the noise input amplitude to the AD converter is, for example, in the range of +0.1 to -0.1, the DA conversion output has an amplitude of +1 to -1, which means that the noise is amplified. In FIG. 2, if the auto-zero circuit 5 is not provided and there is a DC offset specific to the output of the BPF 2 or the comparator 204 of the AD section, this phenomenon will not occur because the polarity bit is fixed.
（発明が解決しようとする問題点）
しかしながら、オートゼロ回路の除去は、電源
電圧、温度等の外部環境の変化によるBPF、コ
ンパレータの直流オフセツトの変動により、AD
変換特性の劣化を生じる。一方オートゼロ回路の
導入は、先に述べたように、無信号入力時の雑音
量が大きくなるという問題点があつた。(Problem to be Solved by the Invention) However, the elimination of the auto-zero circuit is difficult because the AD
This causes deterioration of conversion characteristics. On the other hand, the introduction of an auto-zero circuit has the problem of increasing the amount of noise when no signal is input, as mentioned above.
この発明は、Ａ圧押則に従つたAD変換器にお
いて、BPFあるいはコンパレータの直流オフセ
ツトが、AD変換特性に与える影響を除去し、し
かも、無信号入力時の雑音増加もない、集積回路
化に適し、性能の優れたＡ／Ｄ変換方法及びそれ
に用いるAD変換器を提供することを目的とす
る。 This invention eliminates the influence of the BPF or the DC offset of the comparator on the AD conversion characteristics in an AD converter that follows the A-pressure law, and also eliminates the increase in noise when no signal is input. It is an object of the present invention to provide an A/D conversion method that is suitable and has excellent performance, and an AD converter used therein.
（問題点を解決するための手段）
この発明は、オートゼロ回路を持つＡ圧押則に
従つたAD変換器において、微少で安定な直流オ
フセツトを発生させる手段と、入力信号の極性ビ
ツトを積分してオートゼロ動作させる場合に、オ
ートゼロに用いる極性ビツトの判定と、AD変換
器から出力される極性ビツトの判定を別々に行う
手段を設けたものである。(Means for Solving the Problems) The present invention provides means for generating a minute and stable DC offset and for integrating the polarity bit of an input signal in an AD converter that follows the A-pressure law and has an auto-zero circuit. When performing an auto-zero operation, a means is provided for separately determining the polarity bit used for auto-zero and the polarity bit output from the AD converter.
（作 用）
本発明のＡ／Ｄ変換方法はサンプリングデータ
の電圧と基準電圧とを比較するコンパレータによ
り極性信号を出力するステツプを２回行い、その
うち一方のステツプで上記電圧の一方を所定の電
圧分移動することにより無信号入力時には、白色
雑音等にかかわらず、極性信号を一方に保つこと
ができるのである。(Function) The A/D conversion method of the present invention performs two steps in which a polarity signal is output by a comparator that compares the voltage of sampling data with a reference voltage, and in one of the steps, one of the above voltages is set to a predetermined voltage. By moving the polarity by 100%, the polarity signal can be kept to one side when no signal is input, regardless of white noise or the like.
又、本発明のＡ／Ｄ変換装置はコンデンサに充
電されたサンプリングデータの電圧と、基準電圧
が入力する端子を有し、極性信号を出力するコン
パレータの、サンプリングデータの電圧が入力す
る端子に所定の大きさの電荷を付加することがで
きるスイツチを設けたので、サンプリングデータ
に所定の大きさの電荷を付加した場合としない場
合の２回の極性信号を出力できるものである。 Further, the A/D conversion device of the present invention has a terminal into which the voltage of the sampling data charged in the capacitor and the reference voltage are input, and a predetermined terminal is connected to the terminal into which the voltage of the sampling data is input of the comparator which outputs the polarity signal. Since a switch capable of adding a charge of a predetermined magnitude is provided, polarity signals can be output twice: when a charge of a predetermined magnitude is added to the sampled data and when it is not.
更に本発明の他のＡ／Ｄ変換装置は、コンデン
サに充電されたサンプリングデータの電圧と、基
準電圧が入力する端子を有し極性信号を出力する
コンパレータの、基準電圧が入力する端子にこの
基準電圧とこの基準電圧から所定のレベル移動さ
せた基準電圧とを切り替えることができるスイツ
チを設けたので、大きさの異なる基準電圧を用い
た２回の極性信号を出力できるのである。 Further, in another A/D conversion device of the present invention, the voltage of the sampling data charged in the capacitor and the reference voltage are input to the terminal of the comparator which outputs the polarity signal and has the terminal to which the reference voltage is input. Since a switch is provided that can switch between the voltage and a reference voltage shifted by a predetermined level from this reference voltage, it is possible to output polarity signals twice using reference voltages of different magnitudes.
（実施例）
第１図ａはこの発明の実施例を示す回路図、ｂ
は回路図を説明するためのタイムチヤートを示
す。(Embodiment) Fig. 1a is a circuit diagram showing an embodiment of the present invention, and b
shows a time chart for explaining the circuit diagram.
第１図において、入力端子は、サンプリングス
イツチ４０１の端子２へ接続され、サンプリング
スイツチ４０１の端子１は、GND（0V）へ、端
子３は、コンデンサＣ１〜Ｃ８、スイツチＳ１〜
Ｓ８で構成されるメインラダー４０２のスイツチ
Ｓ１〜Ｓ８の端子１へ接続される。メインラダー
４０２のコンデンサＣ１〜Ｃ８の片端は、それぞ
れＳ１〜Ｓ８に接続され、Ｃ１〜Ｃ８の他の片端
は共通に接続され、メインラダーリセツトスイツ
チ４０３の端子１、コンパレータ４０４の入力端
子１へ接続される。メインラダー４０２のＳ１〜
Ｓ８の端子２は共通に接続されVR切替スイツチ
４０６の端子３へ、Ｓ１〜Ｓ８の端子３は共通に
接続され、サブラダー４０５の出力へ接続され
る。入力端子２をGND（0V）に接続されたコン
パレータ４０４の出力は、制御回路４０７、レジ
スタ４０８の入力へ接続される。VR切替用スイ
ツチ４０６の端子１，２はそれぞれ＋VR，−VRへ
接続される。この発明を実現するコンデンサ４０
９、スイツチ４１０は、図示のごとくコンデンサ
４０９の片端がコンパレータ４０４の入力端子１
へ、他の端子はスイツチ４１０の端子３へ接続さ
れスイツチ４１０の端子１はGND、端子２は＋
VRに接続される。 In FIG. 1, the input terminal is connected to terminal 2 of sampling switch 401, terminal 1 of sampling switch 401 is connected to GND (0V), terminal 3 is connected to capacitors C1 to C8, and switches S1 to
It is connected to terminal 1 of the switches S1 to S8 of the main ladder 402 composed of S8. One ends of the capacitors C1 to C8 of the main ladder 402 are connected to S1 to S8, respectively, and the other ends of C1 to C8 are connected in common and connected to terminal 1 of the main ladder reset switch 403 and input terminal 1 of the comparator 404. be done. Main ladder 402 S1~
Terminal 2 of S8 is commonly connected to terminal 3 of V R changeover switch 406, and terminal 3 of S1 to S8 is commonly connected to the output of sub-ladder 405. The output of the comparator 404 whose input terminal 2 is connected to GND (0V) is connected to the inputs of the control circuit 407 and the register 408. Terminals 1 and 2 of the V R switching switch 406 are connected to +V R and -V R , respectively. Capacitor 40 that realizes this invention
9. The switch 410 has one end of the capacitor 409 connected to the input terminal 1 of the comparator 404 as shown in the figure.
, the other terminal is connected to the terminal 3 of the switch 410, the terminal 1 of the switch 410 is GND, and the terminal 2 is +
Connected to VR .
この構成でのＡ／Ｄ変換方法を説明すると、先
ず、第１図ｂに示すt1〜t2の期間に、スイツチ４
０１を２側、スイツチ４０３をONの状態、スイ
ツチ４１０を１側、メインラダースイツチＳ１〜
Ｓ８を1.に接続して、アナログ入力信号をサンプ
リングし、メインラダー４０２のコンデンサＣ１
〜Ｃ８にサンプリングデータとして充電する。 To explain the A/D conversion method in this configuration, first, during the period t 1 to t 2 shown in FIG.
01 to 2 side, switch 403 to ON, switch 410 to 1 side, main rudder switch S1~
Connect S8 to 1. to sample the analog input signal and connect capacitor C1 of main ladder 402.
~C8 is charged as sampling data.
次に第１図ｂに示すt2〜t4の期間に、スイツチ
４０１を１側、スイツチ４０３をOFFにする、
このときスイツチ４１０、スイツチ４０６、メイ
ンラダースイツチＳ１〜Ｓ８は変化しない。この
状態で、コンパレータ４０４の入力端子１には、
入力信号電圧の極性が反転した次の式で表わされ
る信号が現われる。 Next, during the period t2 to t4 shown in FIG. 1b, switch 401 is set to 1 and switch 403 is set to OFF.
At this time, switch 410, switch 406, and main ladder switches S1 to S8 do not change. In this state, input terminal 1 of comparator 404 has
A signal with the polarity of the input signal voltage reversed appears as expressed by the following equation.
VX＝−１×C1＋C2＋C3＋C4＋C5＋C6＋C7＋C8／C1＋C2
＋C3＋C4＋C5＋C6＋C7＋C8＋CA×VIN…(1)
このとき、コンパレータ４０４の出力には、入
力信号の極性を表示する“１”又は“０”の信号
が現われる。 V _ _ _ _ _ _ _ _ _ _
+C 3 +C 4 +C 5 +C 6 +C 7 +C 8 +C A ×V IN (1) At this time, a “1” or “0” signal indicating the polarity of the input signal appears at the output of the comparator 404.
t2〜t4の期間に含まれる第１図ｂのクロツク１
により、t3の時間に前記コンパレータ４０４出力
に現われた入力信号の極性信号をレジスタ４０８
に保持する。このレジスタの出力信号は、入力信
号およびコンパレータ４０４の直流オフセツト電
圧をなくすためにオートゼロ回路へ送られ、積分
されて補正電圧として使われる。 Clock 1 of FIG. 1b included in the period t 2 to t 4
Accordingly, the polarity signal of the input signal appearing at the output of the comparator 404 at time t3 is stored in the register 408.
to hold. The output signal of this register is sent to an auto-zero circuit to eliminate the DC offset voltage of the input signal and comparator 404, and is integrated and used as a correction voltage.
次に第１図ｂに示すt4〜t6の期間にスイツチ４
１０を２側へ接続し、メインラダー４０２に電荷
を付加する。このときスイツチ４０１，４０３，
４０６、そしてメインラダースイツチＳ１〜Ｓ８
は変化しない。この状態でコンパレータ４０４の
入力端子１の電圧は次のようになる。 Next, during the period t 4 to t 6 shown in FIG.
10 is connected to the 2 side and a charge is added to the main ladder 402. At this time, switches 401, 403,
406, and main rudder switches S1 to S8
does not change. In this state, the voltage at input terminal 1 of comparator 404 is as follows.
VX′＝VX＋CA／C1＋C2＋C3＋C4＋C5＋C6＋C7＋C8＋CA
×VR…(2)
ここでVXは式(1)でのVXと同一であり、(2)式
は、入力信号電圧に比例し、極性が反転したVX
の、信号電圧、極性に関係なく、(2)式右辺第２項
で示される一定の電圧（オフセツト）をVXに加
えてVXの電圧レベルを移動させたことを意味す
る。 V X ′=V X +C A /C 1 +C 2 +C 3 +C 4 +C 5 +C 6 +C 7 +C 8 +C A
×V R …(2) Here, V X is the same as V X in equation (1), and equation (2) shows that V
This means that the voltage level of VX is shifted by adding a constant voltage (offset) shown by the second term on the right side of equation (2) to VX , regardless of the signal voltage and polarity.
次に、第１図ｂに示すt4〜t6の期間に含まれる
t5の時間に、コンパレータ４０４から出力される
前記(2)式で示されたVX′の極性信号を、制御用論
理回路４０７に含まれるレジスタ（図示していな
い）に保持する。このレジスタの出力信号は、基
準電圧VR切替スイツチ４０６の制御信号として
使われると共にAD変換出力信号の極性ビツトと
しても使われる。このようにして入力信号電圧に
比例した電圧VXに一定のオフセツトを加えた電
圧VX′の極性に対応した基準電圧VRを選択した
後、第１図ｂに示すt6の時間以降、逐次比較帰還
方式により、メインラダースイツチＳ１〜Ｓ８の
切替え、サブラダー４０５の出力等によりAD変
換を行う。 Next, it is included in the period t 4 to t 6 shown in Figure 1b.
At time t 5 , the polarity signal of V X ' expressed by the above equation (2) outputted from the comparator 404 is held in a register (not shown) included in the control logic circuit 407 . The output signal of this register is used as a control signal for the reference voltage V R changeover switch 406, and is also used as the polarity bit of the AD conversion output signal. After selecting the reference voltage V R corresponding to the polarity of the voltage V AD conversion is performed by switching the main ladder switches S1 to S8, the output of the sub-ladder 405, etc. using a successive approximation feedback method.
このように動作するAD変換器において、前記
(2)式右辺第２項に示す、一定の電圧を、１例とし
て第４図aAD変換特性に示す入力の値１になる
ようにCAの値を設定する。今、AD変換器入力
が無信号の場合、前述したように、入力信号サン
プリング後、第１図ｂのクロツク１により入力信
号の直流オフセツト成分を含む極性信号をレジス
タ４０８が記憶し、オートゼロ回路へ送り、積分
されてオフセツト補正電圧としてBPFに帰還さ
れるので、入力信号中の直流分は零になる。クロ
ツク１により入力信号の極性を記憶した後、CA
により決められた一定電圧（値１）を加える。こ
の値１を得るには、CAの容量は例えばメインラ
ダーの最小の容量を持つコンデンサC1と同じ容
量にすると良い。入力が無信号の時の雑音の値
VNが−１＜VN＜１のときには、一定電圧（値
１）を加えることにより、コンパレータ４０４の
入力端子１の電圧は値１だけシフトし、０＜VN
＜２となり、この範囲の雑音信号では、コンパレ
ータ出力が変化しない。つまり、雑音が−１〜１
の範囲であるような無信号入力時には、AD変換
器出力は、10000000に固定されており、これを
DA変換しても、値１の直流出力が出るだけで、
雑音は消されることになる。有入力信号時につい
ては、値１だけ直流オフセツトを加えた信号とな
るが、入力信号に含まれる直流オフセツトについ
てはオートゼロ回路により零にされるので、前記
値１の直流オフセツトによる特性劣化は無視でき
るくらい小さい。 In an AD converter that operates in this way, the above
For example, the value of CA is set so that the constant voltage shown in the second term on the right side of equation (2) becomes the input value 1 shown in the AD conversion characteristics in FIG. 4a. Now, if there is no signal at the input of the AD converter, as described above, after sampling the input signal, the register 408 stores the polarity signal containing the DC offset component of the input signal by clock 1 in Figure 1b, and sends it to the auto-zero circuit. Since it is sent, integrated, and fed back to the BPF as an offset correction voltage, the DC component in the input signal becomes zero. After memorizing the polarity of the input signal by clock 1, C A
A constant voltage (value 1) determined by is applied. To obtain this value of 1, the capacitance of C A should be, for example, the same as the capacitor C 1 with the minimum capacitance of the main ladder. Noise value when there is no input signal
When V N is -1<V N <1, by applying a constant voltage (value 1), the voltage at input terminal 1 of comparator 404 is shifted by value 1, and 0<V N
<2, and the comparator output does not change for noise signals in this range. In other words, the noise is -1 to 1
When there is no signal input in the range of , the AD converter output is fixed at 10000000, which is
Even with DA conversion, only a DC output with a value of 1 is output,
The noise will be erased. When there is an input signal, the signal becomes a signal with a DC offset of value 1 added, but since the DC offset included in the input signal is made zero by the auto-zero circuit, the characteristic deterioration due to the DC offset of value 1 can be ignored. About as small as that.
以上、２回行なうコンパレータ４０４による極
性信号の出力のうち、２回目の出力時にサンプリ
ングデータへ電荷を付加する場合について説明し
たが、１回目の出力時に電荷を付加して２回目に
その電荷を除去する様にしても良い。 Above, we have explained the case where a charge is added to the sampling data during the second output of the polarity signal output by the comparator 404, which is performed twice, but the charge is added during the first output and the charge is removed during the second output. You can do it as you like.
このときは、次の様な動作をする。１回目の極
性信号の出力時に前述の様にして、サンプリング
データに値１の正又は負の電荷を付加すると、出
力する極性信号は値１の直流オフセツトを含む様
になる。この極性信号がオートゼロ回路に送られ
ると、積分されてオフセツト補正電圧として
BPFに帰還されるので、Ａ／Ｄ変換サイクルが
数サイクル行なわれると、コンデンサに充電され
るサンプリングデータの原点が値１だけシフトし
たものとなる。ここで、２回目の極性信号の出力
をするときは、スイツチ４１０を切り替え、電荷
を除去してサンプリングデータの電圧を移動させ
てから極性信号を出力する。 In this case, perform the following actions. When a positive or negative charge of value 1 is added to the sampling data as described above when outputting the polarity signal for the first time, the polarity signal to be output includes a DC offset of value 1. When this polarity signal is sent to the auto-zero circuit, it is integrated and used as an offset correction voltage.
Since it is fed back to the BPF, after several A/D conversion cycles, the origin of the sampling data charged in the capacitor is shifted by a value of 1. Here, when outputting the polarity signal for the second time, the switch 410 is switched, the charge is removed and the voltage of the sampling data is shifted, and then the polarity signal is outputted.
以上説明した動作は、第５図に示す第２の実施
例でも同様である。第５図においては、第１の実
施例で説明した入力信号に安定なオフセツトを加
える代りに、コンパレータの比較電圧を、入力信
号の直流オフセツトを含む極性情報を判定する際
には、コンパレータの比較電圧をGND（0V）と
し、その後、比較電圧を安定な基準バイアス電圧
（第１の実施例で説明した例えば値１と同電圧）
に切替えることにより同じ結果を得る。 The operation described above is the same in the second embodiment shown in FIG. In FIG. 5, instead of adding a stable offset to the input signal as described in the first embodiment, the comparison voltage of the comparator is used to determine the polarity information including the DC offset of the input signal. Set the voltage to GND (0V), and then set the comparison voltage to a stable reference bias voltage (for example, the same voltage as value 1 explained in the first embodiment).
The same result is obtained by switching to .
尚、以上コンデンサラダーのＡ／Ｄ変換器につ
いて説明したが、抵抗ラダーのＡ／Ｄ変換器にお
いても同様にＡ／Ｄ変換を行なうことができる。 Although the A/D converter of a capacitor ladder has been described above, A/D conversion can be performed in the same way with an A/D converter of a resistor ladder.
抵抗ラダーのＡ／Ｄ変換器は、コンデンサに充
填されたサンプリングデータを抵抗ラダーの電圧
と比較していくものである。 A resistor ladder A/D converter compares the sampling data filled in a capacitor with the voltage of the resistor ladder.
この様なＡ／Ｄ変換器では、抵抗ラダーの基準
電圧を移動させるか、前記実施例のコンデンサラ
ダーにおける様に、更に別のコンデンサを付加す
ることができるスイツチを設けて、電荷を付加す
る様にすれば良い。 In such an A/D converter, charge can be added by moving the reference voltage of the resistor ladder, or by providing a switch that can add another capacitor, as in the capacitor ladder of the above embodiment. You should do it.
（発明の効果）
以上、詳細に説明したように本発明によれば、
入力信号の直流成分を含む極性情報を抽出した
後、入力信号に安定な微小直流オフセツトを加え
てAD変換するあるいは、比較器に安定な微小直
流オフセツトを与えてAD変換するようにしたの
で、入力信号に含まれる直流オフセツトの除去
と、無信号入力時の白色雑音等による極性雑音の
除去の効果が期待できる。(Effects of the Invention) As described above in detail, according to the present invention,
After extracting the polarity information including the DC component of the input signal, we added a stable minute DC offset to the input signal for AD conversion, or we added a stable minute DC offset to the comparator for AD conversion. It can be expected to be effective in removing DC offset included in the signal and polar noise caused by white noise etc. when no signal is input.
第１図ａは本発明の第１の実施例を示すAD変
換器の回路図、ｂは回路図を説明するためのタイ
ムチヤート、第２図はシングルチツプコーデツク
の送信部の一構成例を示す図、第３図は従来の
AD変換器の一構成例を示す回路図、第４図ａは
AD変換特性を示す図、ｂはDA変換特性を示す
図、第５図は本発明の第２の実施例を示すAD変
換器の回路図である。
４０１…サンプリングスイツチ、４０２…メイ
ンラダー、４０３…メインラダーリセツトスイツ
チ、４０４…コンパレータ、４０５…サブラダ
ー、４０６…切替スイツチ、４０７…制御回路、
４０８…レジスタ、４０９…コンデンサ、４１０
…スイツチ。
Fig. 1a is a circuit diagram of an AD converter showing the first embodiment of the present invention, b is a time chart for explaining the circuit diagram, and Fig. 2 is an example of the configuration of a transmitting section of a single chip codec. Figure 3 shows the conventional
A circuit diagram showing an example of the configuration of an AD converter, Figure 4a is
FIG. 5 is a diagram showing AD conversion characteristics, b is a diagram showing DA conversion characteristics, and FIG. 5 is a circuit diagram of an AD converter showing a second embodiment of the present invention. 401... Sampling switch, 402... Main ladder, 403... Main ladder reset switch, 404... Comparator, 405... Sub ladder, 406... Changeover switch, 407... Control circuit,
408...Resistor, 409...Capacitor, 410
...Switch.
Claims (1)
た第２のアナログ信号を出力するフイルタと、 所定間隔毎に前記第２のアナログ信号をサンプ
リングし、前記所定間隔中の所定期間サンプリン
グデータとして保持し、Ａ圧伸則に基づく量子化
ステツプでＡ／Ｄ変換を行なう逐次比較Ａ／Ｄ変
換手段であつて、 制御信号により選択された分圧比で分圧を行な
うラダー手段を有し、 前記所定期間中の第１の期間に、前記サンプリ
ングデータにより生じるサンプリングデータ電圧
と第１の基準電圧とを比較して、前記サンプリン
グデータの極性を示す第１の極性信号を出力し、 前記第１の期間とは異なる前記所定期間中の第
２の期間に、前記サンプリングデータ電圧を前記
量子化ステツプ中の最小量子化ステツプの略半分
の補正をした補正電圧と前記第１の基準電圧とを
比較して、前記補正電圧の極性を示す第２の極性
信号を出力し、 前記第２の期間後であつて前記第１の期間とは
異なる前記所定期間中の第３の期間に、第２又は
第３の基準電圧の何れか一方を前記ラダー手段に
より分圧した電圧を前記補正電圧に加算して得ら
れる電圧と前記第１の基準電圧とを比較し、符号
化信号を出力する比較回路と、 前記比較回路からの第２極性信号が示す正又は
負の極性に応答し、前記第２又は第３の基準電圧
の何れか一方を選択し、及び前記比較回路からの
符号化信号に応答し、前記分圧比を選択する前記
制御信号を前記ラダー手段へ与える制御回路とを
有するＡ圧伸則形逐次比較Ａ／Ｄ変換手段と、 前記所定間隔毎に出力される前記第１の極性信
号を積分し、得られたオフセツト補正電圧を前記
フイルタへ与え、前記第２のアナログ信号のオフ
セツト除去を行なうオフセツト除去手段とを有し
たことを特徴とする符号化回路。 ２ 特許請求の範囲第１項記載の符号化回路にお
いて、前記第１の基準電圧は、前記第２の基準電
圧と前記第３の基準電圧との中間の電圧であるこ
とを特徴とした符号化回路。 ３ 第１のアナログ信号を受信して帯域制限され
た第２のアナログ信号を出力するフイルタと、 所定間隔毎に前記第２のアナログ信号をサンプ
リングし、前記所定間隔中の所定期間サンプリン
グデータとして保持し、Ａ圧伸則に基づく量子化
ステツプでＡ／Ｄ変換を行なう逐次比較Ａ／Ｄ変
換手段であつて、 制御信号により選択された分圧比で分圧を行な
うラダー手段を有し、 前記所定期間中の第１の期間に、前記サンプリ
ングデータにより生じるサンプリングデータ電圧
と第１の基準電圧とを比較し、前記サンプリング
データの極性を示す第１の極性信号を出力し、 前記第１の期間とは異なる前記所定期間中の第
２の期間に、前記サンプリングデータ電圧と前記
第１の基準電圧を前記量子化ステツプ中の最小量
子化ステツプの略半分の補正をした補正基準電圧
とを比較し、前記サンプリングデータ電圧の極性
を示す第２の極性信号を出力し、 前記第２の期間後であつて、第１の期間とは異
なる前記所定期間中の第３の期間に、第２又は第
３の基準電圧の何れか一方を前記ラダー手段によ
り分圧した電圧を前記サンプリングデータ電圧に
加算して得られる電圧と前記補正基準電圧とを比
較し、符号化信号を出力する比較回路と、 前記比較回路からの第２極性信号が示す正又は
負の極性に応答し、前記第２又は第３の基準電圧
の何れか一方を選択し、及び前記比較回路からの
符号化信号に応答し、前記分圧比を選択する前記
制御信号を前記ラダー手段に与える制御回路とを
有するＡ圧伸則形逐次比較Ａ／Ｄ変換手段と、 前記所定間隔毎に出力される前記第１の極性信
号を積分し、得られたオフセツト補正電圧を前記
フイルタに与え、前記第２のアナログ信号のオフ
セツト除去を行なうオフセツト除去手段とを有し
たことを特徴とする符号化回路。 ４ 特許請求の範囲第３項記載の符号化回路にお
いて、前記第１の基準電圧は、前記第２の基準電
圧と前記第３の基準電圧との中間の電圧であるこ
とを特徴とした符号化回路。[Claims] 1. A filter that receives a first analog signal and outputs a band-limited second analog signal; Successive approximation A/D conversion means that holds sampling data for a predetermined period and performs A/D conversion using quantization steps based on the A-companding law, and ladder means that performs voltage division at a voltage division ratio selected by a control signal. and comparing a sampling data voltage generated by the sampling data with a first reference voltage during a first period of the predetermined period, and outputting a first polarity signal indicating the polarity of the sampling data. , during a second period of the predetermined period that is different from the first period, a correction voltage obtained by correcting the sampling data voltage by approximately half of the minimum quantization step in the quantization step and the first reference; output a second polarity signal indicating the polarity of the corrected voltage, and in a third period during the predetermined period after the second period and different from the first period. , a voltage obtained by adding a voltage obtained by dividing either the second or third reference voltage by the ladder means to the correction voltage and the first reference voltage are compared, and an encoded signal is output. a comparison circuit that selects either the second or third reference voltage in response to a positive or negative polarity indicated by a second polarity signal from the comparison circuit; A-compensation type successive approximation A/D conversion means having a control circuit that responds to a signal and applies the control signal for selecting the voltage division ratio to the ladder means; 2. An encoding circuit comprising: an offset removing means for integrating a polarity signal of the second analog signal and applying the obtained offset correction voltage to the filter to remove the offset of the second analog signal. 2. The encoding circuit according to claim 1, wherein the first reference voltage is an intermediate voltage between the second reference voltage and the third reference voltage. circuit. 3. A filter that receives a first analog signal and outputs a band-limited second analog signal; and a filter that samples the second analog signal at predetermined intervals and holds it as sampling data for a predetermined period during the predetermined interval. and successive approximation A/D conversion means that performs A/D conversion with quantization steps based on the A-companding law, comprising ladder means that performs voltage division at a voltage division ratio selected by a control signal; In a first period of the period, a sampling data voltage generated by the sampling data and a first reference voltage are compared, and a first polarity signal indicating the polarity of the sampling data is output, and the first period and compares the sampled data voltage and the first reference voltage with a corrected reference voltage obtained by correcting approximately half of the minimum quantization step in the quantization step during a second period of the different predetermined periods; outputting a second polarity signal indicating the polarity of the sampling data voltage; a comparison circuit that compares a voltage obtained by dividing one of the reference voltages by the ladder means to the sampling data voltage and the corrected reference voltage, and outputs an encoded signal; in response to a positive or negative polarity indicated by a second polarity signal from the circuit to select one of the second or third reference voltages; and in response to an encoded signal from the comparator circuit to select the second or third reference voltage; A companding law type successive approximation A/D conversion means having a control circuit for applying the control signal for selecting the pressure ratio to the ladder means; and integrating the first polarity signal output at each predetermined interval; An encoding circuit comprising: offset removing means for applying the obtained offset correction voltage to the filter to remove the offset of the second analog signal. 4. The encoding circuit according to claim 3, wherein the first reference voltage is an intermediate voltage between the second reference voltage and the third reference voltage. circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60282099A JPS62142421A (en) | 1985-12-17 | 1985-12-17 | A/d conversion method and a/d convertor used for it |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60282099A JPS62142421A (en) | 1985-12-17 | 1985-12-17 | A/d conversion method and a/d convertor used for it |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62142421A JPS62142421A (en) | 1987-06-25 |
| JPH0523650B2 true JPH0523650B2 (en) | 1993-04-05 |
Family
ID=17648110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60282099A Granted JPS62142421A (en) | 1985-12-17 | 1985-12-17 | A/d conversion method and a/d convertor used for it |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62142421A (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2969621B2 (en) * | 1988-01-30 | 1999-11-02 | 日本電気株式会社 | Differential input type A / D converter |
| JP2844617B2 (en) * | 1988-10-31 | 1999-01-06 | 日本電気株式会社 | C array type A / D converter |
| JP4835996B2 (en) * | 2006-11-17 | 2011-12-14 | セイコーエプソン株式会社 | PWM control system |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5674661A (en) * | 1979-11-24 | 1981-06-20 | Fujitsu Ltd | Differential amplifier |
| JPS57109424A (en) * | 1980-12-26 | 1982-07-07 | Oki Electric Ind Co Ltd | Analogue-digital converter |
-
1985
- 1985-12-17 JP JP60282099A patent/JPS62142421A/en active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5674661A (en) * | 1979-11-24 | 1981-06-20 | Fujitsu Ltd | Differential amplifier |
| JPS57109424A (en) * | 1980-12-26 | 1982-07-07 | Oki Electric Ind Co Ltd | Analogue-digital converter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62142421A (en) | 1987-06-25 |
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