JPH0523628U - Clock signal switching circuit - Google Patents

Abstract

(57)【要約】 【構成】エミッタフォロア回路１１〜１ｎのそれぞれ
は、ｎ（ｎは複数）個のクロック信号ＩＮ１〜ＩＮｎの
うちの異なる１つを入力し、ＥＣＬレベルで出力する。
エミッタフォロア回路１１〜１ｎのそれぞれには、エミ
ッタフォロア回路２１〜２ｎの１つがが縦続に接続され
ている。エミッタフォロア回路２１〜２ｎのそれぞれの
出力は、選択回路３のｎ個の入力端子のそれぞれに入力
される。選択回路３は切替制御信号ＣＯＮＴの制御によ
り入力端子の１つを選択して出力するが、このときバイ
アス回路４は、切替制御信号ＣＯＮＴにより選択回路３
が選択した入力端子以外の入力端子に接続されたエミッ
タフォロア回路をオフとする。 【効果】選択回路内でのクロストークをなくすことによ
って出力クロック信号のジッタの増加を抑える。 (57) [Summary] [Embodiment] Each of the emitter follower circuits 11 to 1n inputs a different one of the n (n is a plurality) clock signals IN1 to INn and outputs it at the ECL level.
One of the emitter follower circuits 21 to 2n is connected in cascade to each of the emitter follower circuits 11 to 1n. The outputs of the emitter follower circuits 21 to 2n are input to the n input terminals of the selection circuit 3, respectively. The selection circuit 3 selects and outputs one of the input terminals under the control of the switching control signal CONT. At this time, the bias circuit 4 receives the selection control signal CONT according to the switching control signal CONT.
Turns off the emitter follower circuit connected to an input terminal other than the one selected by. [Effect] The increase in jitter of the output clock signal is suppressed by eliminating crosstalk in the selection circuit.

Description

【考案の詳細な説明】[Detailed description of the device]

【０００１】[0001]

【産業上の利用分野】[Industrial applications]

本考案はクロック信号切替回路に関し、特に高速通信装置において多数の高速 クロック信号の中から１本の信号を選択して出力するクロック信号切替回路に関 する。 The present invention relates to a clock signal switching circuit, and more particularly to a clock signal switching circuit for selecting and outputting one signal from a large number of high speed clock signals in a high speed communication device.

【０００２】[0002]

【従来の技術】[Prior Art]

従来のクロック信号切替回路について図２の回路図を参照して説明する。 A conventional clock signal switching circuit will be described with reference to the circuit diagram of FIG.

【０００３】 クロック信号切替回路には、ｎ（ｎは複数）個のクロック信号ＩＮ１ないしＩ Ｎｎが入力される。クロック信号ＩＮ１ないしＩＮｎは、それぞれＡＣ結合入力 のエミッタフォロア回路５１ないし５ｎに入力され、ＥＣＬレベルに変換されて ＩＣ回路等で構成される選択回路（ＳＥＬ）３の入力端子３１ないし３ｎにそれ ぞれ入力される。ＳＥＬ３は、制御信号ＣＯＮＴによって、入力端子３１ないし ３ｎのうちの１つを選択し、選択された入力端子に対応する、ＥＣＬレベルに変 換されたクロック信号ＩＮ１ないしＩＮｎのうちの１つを出力端子３０１に出力 する。To the clock signal switching circuit, n (n is a plurality) clock signals IN1 to INn are input. The clock signals IN1 to INn are respectively input to the emitter follower circuits 51 to 5n of AC coupling inputs, converted to ECL levels, and input to the input terminals 31 to 3n of the selection circuit (SEL) 3 composed of an IC circuit or the like, respectively. Is input. The SEL3 selects one of the input terminals 31 to 3n according to the control signal CONT and outputs one of the clock signals IN1 to INn converted to the ECL level corresponding to the selected input terminal. Output to terminal 301.

【０００４】 なお、エミッタフォロア回路５１ないし５ｎは同一の回路構成とされている。 例えば、エミッタフォロア回路５１の動作を説明すると、入力クロック信号ＩＮ １は、コンデンサＣ５１によりＡＣ結合され、保護抵抗器Ｒ５３を介してトラン ジスタＴＲ５１のベースに入力され、エミッタフォロア抵抗器Ｒ５４の一端を接 続しているトランジスタＴＲ５１のエミッタにＥＣＬレベルに変換されて出力さ れ、これがさらにＳＥＬ３の入力端子３１に入力される。トランジスタＴＲ５１ のバイアスは、バイアス端子５０１から、例えば−２Ｖの電圧が加えられている 。一端が接地された抵抗器Ｒ５１の他端、および一端がバイアス端子５０１に接 続された抵抗器Ｒ５２の他端は、保護抵抗器Ｒ５３のクロック信号ＩＮ１の入力 側にに接続され、トランジスタＴＲ５１のベースにバイアス電圧を与える。また 、エミッタフォロア抵抗器Ｒ５４の他端もバイアス端子５０１に接続され、トラ ンジスタＴＲ５１のエミッタにバイアス電圧を与える。なお、トランジスタＴＲ ５１のコレクタは接地されている。The emitter follower circuits 51 to 5n have the same circuit configuration. For example, explaining the operation of the emitter follower circuit 51, the input clock signal IN 1 is AC-coupled by the capacitor C51, is input to the base of the transistor TR51 via the protection resistor R53, and is connected to one end of the emitter follower resistor R54. It is converted into an ECL level and output to the emitter of the connected transistor TR51, and this is further input to the input terminal 31 of SEL3. As a bias of the transistor TR51, a voltage of, for example, −2V is applied from the bias terminal 501. The other end of the resistor R51 whose one end is grounded, and the other end of the resistor R52 whose one end is connected to the bias terminal 501 are connected to the input side of the clock signal IN1 of the protection resistor R53 and connected to the transistor TR51. Apply a bias voltage to the base. The other end of the emitter follower resistor R54 is also connected to the bias terminal 501 to apply a bias voltage to the emitter of the transistor TR51. The collector of the transistor TR 51 is grounded.

【０００５】[0005]

【考案が解決しようとする課題】[Problems to be solved by the device]

この従来のクロック信号切替回路では、選択回路の内部でのクロストークによ り、出力クロック信号のジッタが増加するという欠点があった。このジッタは、 ＩＣ回路を用いる選択回路において特に増加する傾向がある。 This conventional clock signal switching circuit has a drawback that the output clock signal jitter increases due to crosstalk inside the selection circuit. This jitter tends to increase particularly in a selection circuit using an IC circuit.

【０００６】[0006]

【課題を解決するための手段】[Means for Solving the Problems]

本考案のクロック信号切替回路は、入力されるｎ（ｎは複数）個のクロック信 号のうちの異なる１つをそれぞれＥＣＬレベルで出力するｎ個の複数段構成のエ ミッタフォロア回路と、ｎ個の入力端子のそれぞれが前記ｎ個のエミッタフォロ ア回路のそれぞれに接続されて前記入力端子の１つを切替制御信号により選択す る選択回路と、前記選択される入力端子以外の入力端子に接続されたエミッタフ ォロア回路を前記切替制御信号によりオフとするバイアス回路とを含んでいる。 The clock signal switching circuit of the present invention comprises n multi-stage emitter-follower circuits for outputting different ones out of n (n is a plurality) clock signals input at an ECL level. A selection circuit in which each of the n input terminals is connected to each of the n emitter follower circuits to select one of the input terminals by a switching control signal; and an input terminal other than the selected input terminals. And a bias circuit for turning off the connected emitter follower circuit in response to the switching control signal.

【０００７】[0007]

【実施例】【Example】

次に、本考案について図面を参照して説明する。図１は本考案の一実施例の回 路図である。 Next, the present invention will be described with reference to the drawings. FIG. 1 is a circuit diagram of an embodiment of the present invention.

【０００８】 クロック信号切替回路には、従来例と同様に、ｎ（ｎは複数）個のクロック信 号ＩＮ１ないしＩＮｎが入力される。クロック信号ＩＮ１ないしＩＮｎは、それ ぞれＡＣ結合入力のエミッタフォロア回路１１ないし１ｎに入力され、ＥＣＬレ ベルに変換される。ＥＣＬレベルに変換されたクロック信号ＩＮ１ないしＩＮｎ は、さらに、エミッタフォロア回路１１ないし１ｎにそれぞれ縦続に接続された エミッタフォロア回路２１ないし２ｎを通過して、ＩＣ回路等で構成される選択 回路（ＳＥＬ）３の入力端子３１ないし３ｎにそれぞれ入力される。ＳＥＬ３は 、制御信号ＣＯＮＴによって、入力端子３１ないし３ｎのうちの１つを選択し、 選択された入力端子に対応する、ＥＣＬレベルに変換されたクロック信号ＩＮ１ ないしＩＮｎのうちの１つを出力端子３０１に出力する。To the clock signal switching circuit, n (n is a plurality) clock signals IN1 to INn are input as in the conventional example. The clock signals IN1 to INn are input to the emitter follower circuits 11 to 1n having AC coupling inputs, respectively, and converted into ECL levels. The clock signals IN1 to INn converted to the ECL level further pass through the emitter follower circuits 21 to 2n which are connected in series to the emitter follower circuits 11 to 1n, respectively, and the selection circuit (SEL) formed by an IC circuit or the like. ) 3 input terminals 31 to 3n, respectively. The SEL3 selects one of the input terminals 31 to 3n according to the control signal CONT and outputs one of the clock signals IN1 to INn converted to the ECL level corresponding to the selected input terminal as an output terminal. Output to 301.

【０００９】 ここで、選択回路３が１つの入力端子を選択する場合には、制御信号ＣＯＮＴ によって制御されるバイアス回路（ＢＩＡＳ）４が、選択された入力端子（例え ば入力端子３１）に接続されている２段構成のエミッタフォロア回路（上述の例 ではエミッタフォロア回路１１，２１）のみを（上述の例ではバイアス端子１０ １，２０１の制御により）オンとし、他のエミッタフォロア回路はオフとする。 従って、選択されない入力端子に縦続に接続されているエミッタフォロア回路か らは、ローレベルのクロック信号が出力される。ローレベルの信号は、ＳＥＬ３ 内でクロストークの原因とならないので、ＳＥＬ３から出力されるクロック信号 のジッタは増加しない。When the selection circuit 3 selects one input terminal, the bias circuit (BIAS) 4 controlled by the control signal CONT is connected to the selected input terminal (for example, the input terminal 31). Only the two-stage configured emitter follower circuit (emitter follower circuits 11 and 21 in the above example) is turned on (by controlling the bias terminals 101 and 201 in the above example), and the other emitter follower circuits are turned off. To do. Therefore, a low-level clock signal is output from the emitter follower circuits connected in series to the unselected input terminals. Since the low level signal does not cause crosstalk in SEL3, the jitter of the clock signal output from SEL3 does not increase.

【００１０】 なお、エミッタフォロア回路が縦続に接続されている（例えばエミッタフォロ ア回路１１，２１）のは、クロック信号のロットオフを完全にするためである。 エミッタフォロア回路の接続数が多くなるにつれてロットオフ効果は大きくなる が、これは消費電力の増加をもたらすので、エミッタフォロア回路の縦続接続数 は、許容クロストーク量により決定される必要がある。The emitter follower circuits are connected in cascade (for example, the emitter follower circuits 11 and 21) in order to complete the lot-off of the clock signal. The lot-off effect increases as the number of emitter follower circuits connected increases, but this increases power consumption, so the number of cascaded emitter follower circuits must be determined by the allowable crosstalk amount.

【００１１】 エミッタフォロア回路１１ないし１ｎは、同一の回路構成とされている。例え ば、エミッタフォロア回路１１の動作を説明すると、入力クロック信号ＩＮ１は 、コンデンサＣ１１によりＡＣ結合され、保護抵抗器Ｒ１１を介してトランジス タＴＲ１１のベースに入力され、エミッタフォロア抵抗器Ｒ１３の一端を接続し ているトランジスタＴＲ１１のエミッタにＥＣＬレベルに変換されて出力される 。トランジスタＴＲ１１のベースには、抵抗器Ｒ１２と保護抵抗器Ｒ１１を介し てバイアス端子１０１からバイアス電圧が与えられ、エミッタにはエミッタフォ ロア抵抗器Ｒ５４を介してバイアス端子１０２からバイアス電圧が与えられてい る。なお、トランジスタＴＲ１１のコレクタは接地されている。The emitter follower circuits 11 to 1n have the same circuit configuration. For example, to explain the operation of the emitter follower circuit 11, the input clock signal IN1 is AC-coupled by the capacitor C11, is input to the base of the transistor TR11 via the protection resistor R11, and is connected to one end of the emitter follower resistor R13. It is converted to the ECL level and output to the emitter of the connected transistor TR11. A bias voltage is applied to the base of the transistor TR11 from the bias terminal 101 via the resistor R12 and the protection resistor R11, and a bias voltage is applied to the emitter from the bias terminal 102 via the emitter follower resistor R54. .. The collector of the transistor TR11 is grounded.

【００１２】 エミッタフォロア回路２１ないし２ｎは、異なる回路符号を付与しているが、 エミッタフォロア回路１１ないし１ｎと同一構成である。トランジスタＴＲ２１ のベースには、バイアス端子２０１から、エミッタにはバイアス端子２０２から バイアス電圧が供給される。ＥＣＬレベルに変換されたクロック信号ＩＮ１ない しＩＮｎのいずれかが、コンデンサＣ２１に入力され、またトランジスタＴＲ２ １のエミッタから出力される。The emitter follower circuits 21 to 2n have the same configuration as the emitter follower circuits 11 to 1n, although they are given different circuit codes. A bias voltage is supplied from the bias terminal 201 to the base of the transistor TR21 and from the bias terminal 202 to the emitter. Either the clock signal IN1 or INn converted to the ECL level is input to the capacitor C21 and is also output from the emitter of the transistor TR21.

【００１３】 上述したエミッタフォロア回路１１ないし１ｎ，および２１ないし２ｎの動作 を、エミッタフォロア回路１１を例として説明する。バイアス端子１０２には、 常に−２Ｖが供給されている。エミッタフォロア回路１１をオンとするときは、 ＢＩＡＳ４からバイアス端子１０１に−０．５Ｖを供給する。すると、トランジ スタＴＲ１３のエミッタには、クロック信号ＩＮ１がＥＣＬのハイレベルとされ た信号が出力される。また、エミッタフォロア回路１１をオフとするときは、Ｂ ＩＡＳ４からバイアス端子１０１に−２Ｖを供給する。すると、トランジスタＴ Ｒ１３のエミッタには、ＥＣＬのローレベルの信号が出力される。The operations of the emitter follower circuits 11 to 1n and 21 to 2n described above will be described by taking the emitter follower circuit 11 as an example. Bias terminal 102 is always supplied with -2V. When turning on the emitter follower circuit 11, -0.5 V is supplied from BIAS4 to the bias terminal 101. Then, a signal in which the clock signal IN1 is at the ECL high level is output to the emitter of the transistor TR13. Further, when the emitter follower circuit 11 is turned off, −2V is supplied from the BIAS4 to the bias terminal 101. Then, the ECL low-level signal is output to the emitter of the transistor TR13.

【００１４】[0014]

【考案の効果】[Effect of the device]

以上説明したように本考案は、選択回路で入力クロック信号のうちの１つを選 択するだけでなく、縦続に接続されたエミッタフォロア回路により、選択されな いクロック信号を抑圧するので、選択回路内でのクロストークの影響をなくすこ とができ、出力クロック信号のジッタの増加をなくすことができる効果がある。 As described above, the present invention not only selects one of the input clock signals by the selection circuit, but also suppresses the unselected clock signal by the emitter follower circuits connected in cascade. The effect of crosstalk in the circuit can be eliminated, and the increase in jitter of the output clock signal can be eliminated.

【図面の簡単な説明】[Brief description of drawings]

【図１】本考案の一実施例を示す回路図である。FIG. 1 is a circuit diagram showing an embodiment of the present invention.

【図２】従来例の回路図である。FIG. 2 is a circuit diagram of a conventional example.

【符号の説明】 ３ 選択回路（ＳＥＬ） ４ バイアス回路（ＢＩＡＳ） １１〜１ｎ，２１〜２ｎ，５１〜５ｎ エミッタフォ
ロア回路 ３１〜３ｎ 入力端子 １０１，１０２，２０１，２０２，５０１ バイアス
端子 ３０１ 出力端子 Ｃ１１，Ｃ２１，Ｃ５１ コンデンサ Ｒ１１〜Ｒ１３，Ｒ２１〜Ｒ２３，Ｒ５１〜Ｒ５４
抵抗器 ＴＲ１１，ＴＲ２１，ＴＲ５１ トランジスタ ＣＯＮＴ 切替制御信号 ＩＮ１〜ＩＮｎ クロック信号[Description of Reference Signs] 3 selection circuit (SEL) 4 bias circuit (BIAS) 11 to 1n, 21 to 2n, 51 to 5n emitter follower circuit 31 to 3n input terminal 101, 102, 201, 202, 501 bias terminal 301 output terminal C11, C21, C51 capacitors R11 to R13, R21 to R23, R51 to R54
Resistor TR11, TR21, TR51 Transistor CONT Switching control signal IN1 to INn Clock signal

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] 【請求項１】 入力されるｎ（ｎは複数）個のクロック
信号のうちの異なる１つをそれぞれＥＣＬレベルで出力
するｎ個の複数段構成のエミッタフォロア回路と、ｎ個
の入力端子のそれぞれが前記ｎ個のエミッタフォロア回
路のそれぞれに接続されて前記入力端子の１つを切替制
御信号により選択する選択回路と、前記選択される入力
端子以外の入力端子に接続されたエミッタフォロア回路
を前記切替制御信号によりオフとするバイアス回路とを
含むことを特徴とするクロック信号切替回路。1. An n-stage multi-stage emitter follower circuit that outputs different ones of n (n is a plurality) clock signals that are input at an ECL level, and n input terminals, respectively. A selection circuit connected to each of the n emitter follower circuits to select one of the input terminals by a switching control signal, and an emitter follower circuit connected to an input terminal other than the selected input terminal. A clock signal switching circuit including a bias circuit that is turned off by a switching control signal.