JPH05234985A - Manufacture of semiconductor substrate - Google Patents
Manufacture of semiconductor substrateInfo
- Publication number
- JPH05234985A JPH05234985A JP3526192A JP3526192A JPH05234985A JP H05234985 A JPH05234985 A JP H05234985A JP 3526192 A JP3526192 A JP 3526192A JP 3526192 A JP3526192 A JP 3526192A JP H05234985 A JPH05234985 A JP H05234985A
- Authority
- JP
- Japan
- Prior art keywords
- silicon substrate
- layer
- silicon
- boron
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Weting (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、いわゆる誘電体分離型
半導体基板、すなわち、シリコン基板上に酸化膜等の誘
電体層とシリコン結晶層とを順次設けた半導体基板の製
造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a so-called dielectric isolation type semiconductor substrate, that is, a method for manufacturing a semiconductor substrate in which a dielectric layer such as an oxide film and a silicon crystal layer are sequentially provided on a silicon substrate. ..
【０００２】[0002]
【従来の技術】従来、半導体基板上に酸化膜などの誘電
体層と単結晶層とを順次設けたものが知られており、誘
電体分離型半導体基板と称されている。この誘電体分離
型半導体基板は、同質の材料のみによって形成されてい
るため反りやストレスなどの問題が生じず、誘電体層と
半導体層との界面特性が良好になることなどの長所を有
している。2. Description of the Related Art Conventionally, it is known that a dielectric layer such as an oxide film and a single crystal layer are sequentially provided on a semiconductor substrate, which is called a dielectric isolation type semiconductor substrate. This dielectric-isolated semiconductor substrate has advantages that it does not cause problems such as warpage and stress because it is formed of only the same material, and that the interface characteristics between the dielectric layer and the semiconductor layer are good. ing.
【０００３】このような誘電体分離型半導体基板の製造
方法としては、例えば、シリコン基板の表面を酸化した
後に、この二酸化シリコン（ＳｉＯ2 ）膜の表面に蒸着
等によってアモルファスシリコンや多結晶シリコンなど
を形成し、かかるアモルファスシリコン或いは多結晶シ
リコンをレーザ或いは電子線の照射や加熱炉を用いた加
熱によって再結晶させる方法が知られている。しかし、
この方法には、再結晶をさせる際に転位等が発生し、良
質な単結晶を得ることが困難であるという欠点がある。As a method for manufacturing such a dielectric isolation type semiconductor substrate, for example, after oxidizing the surface of a silicon substrate, amorphous silicon or polycrystalline silicon is deposited on the surface of this silicon dioxide (SiO 2 ) film by vapor deposition or the like. A known method is to recrystallize such amorphous silicon or polycrystalline silicon by irradiating a laser or an electron beam or heating using a heating furnace. But,
This method has a drawback that dislocations and the like occur during recrystallization, and it is difficult to obtain a good quality single crystal.
【０００４】また、他の製造方法として、単結晶シリコ
ン基板内の所定の深さの位置に酸素をイオン注入した後
に熱処理を行うことによって、この単結晶シリコン基板
の内部にＳｉＯ2 層を形成する方法も知られている。し
かし、この方法では、ＳｉＯ2 層の厚さをあまり厚くす
ることができないので、十分な耐電圧を得ることができ
ないことなどの欠点がある。As another manufacturing method, oxygen is ion-implanted at a predetermined depth position in the single crystal silicon substrate and then heat treatment is performed to form a SiO 2 layer inside the single crystal silicon substrate. Methods are also known. However, this method has a drawback in that it is not possible to obtain a sufficient withstand voltage because the SiO 2 layer cannot be made too thick.
【０００５】さらに、第３の製造方法として、単結晶層
の下部に陽極酸化によって多孔質シリコンを形成した後
に、熱酸化を行う方法も知られている。しかし、この方
法は、工程が複雑であることや、適性な条件を維持する
ためには非常に高度な技術を要することなどの欠点があ
る。Further, as a third manufacturing method, there is also known a method in which porous silicon is formed below a single crystal layer by anodic oxidation and then thermal oxidation is performed. However, this method has drawbacks such as a complicated process and a very high technique required for maintaining appropriate conditions.
【０００６】また、第４の製造方法として、図３に示し
たような製造方法が知られている。これは、第２シリコ
ン基板４２の下面にＳｉＯ2 膜４３を形成した後（図３
（ａ）参照）、このＳｉＯ2 膜４３の表面を接着面とし
て第２シリコン基板４２と第１シリコン基板４１とを接
着し（同図（ｂ）参照）、熱処理の後、第２シリコン基
板４２の上面（接着面とは逆の面）を研削してシリコン
単結晶層４４とする（同図（ｃ）参照）ものである。こ
の方法には、結晶の質が良好で絶縁層の厚さを十分に大
きくすることができることや、工程が簡単であることと
いった長所を有している。As a fourth manufacturing method, a manufacturing method as shown in FIG. 3 is known. This is after the SiO 2 film 43 is formed on the lower surface of the second silicon substrate 42 (see FIG.
(See (a)), the second silicon substrate 42 and the first silicon substrate 41 are bonded together with the surface of the SiO 2 film 43 as a bonding surface (see (b) in the figure), and after the heat treatment, the second silicon substrate 42 is bonded. The upper surface (the surface opposite to the adhesive surface) is ground to form the silicon single crystal layer 44 (see FIG. 7C). This method has the advantages that the crystal quality is good, the thickness of the insulating layer can be made sufficiently large, and the process is simple.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、かかる
方法は、第２シリコン基板４２を研削する際の精度が悪
いため、シリコン単結晶層４４を均一な厚さに形成する
ことが非常に困難であるという欠点を有している。However, in such a method, it is very difficult to form the silicon single crystal layer 44 to a uniform thickness because the accuracy of grinding the second silicon substrate 42 is poor. It has the drawback.
【０００８】特に、厚さが数ミクロン以下のシリコン単
結晶層４４を形成する場合には十分な厚さの均一性を得
ることは、実質的に不可能であった。In particular, when forming the silicon single crystal layer 44 having a thickness of several microns or less, it was substantially impossible to obtain sufficient thickness uniformity.
【０００９】本発明は、このような従来技術の欠点に鑑
みてなされたものであり、均一性が優れたシリコン単結
晶層を形成できる、半導体基板の製造方法を提供するこ
とを目的とする。The present invention has been made in view of such drawbacks of the prior art, and an object of the present invention is to provide a method of manufacturing a semiconductor substrate capable of forming a silicon single crystal layer having excellent uniformity.
【００１０】[0010]
【課題を解決するための手段】(1) 第１の発明は、第１
のシリコン基板の上面または第２のシリコン基板の下面
に誘電体層を形成する工程と、前記下面から一定の深さ
の位置に濃度のピークが現れるように前記第２のシリコ
ン基板にボロンイオンを注入して、ボロンイオン注入層
を形成する工程と、前記第１のシリコン基板の前記上面
と前記第２のシリコン基板の前記下面とを前記誘電体層
を介して接着する工程と、ボロン濃度が高いほどエッチ
ングレートが小さいエッチング液を用いて、前記ボロン
イオン注入層に達するまで前記第２のシリコン基板の上
面をエッチングする工程と、前記第２のシリコン基板の
前記エッチングされた面を研磨して前記ボロンイオン注
入層を除去する工程と、を具備する。(2) 第２の発明
は、第１のシリコン基板の上面または第２のシリコン基
板の下面に誘電体層を形成する工程と、前記下面から一
定の深さの位置に濃度のピークが現れるように前記第２
のシリコン基板にボロンイオンを注入してボロンイオン
注入層を形成する工程と、前記第１のシリコン基板の前
記上面と前記第２のシリコン基板の前記下面とを前記誘
電体層を介して接着する工程と、前記第２のシリコン基
板の上面を前記ボロンイオン注入層の近傍まで機械的に
研削する工程と、ボロン濃度が高いほどエッチングレー
トが小さいエッチング液を用いて、前記ボロンイオン注
入層に達するまで前記第２のシリコン基板の前記研削さ
れた面をエッチングする工程と、前記第２のシリコン基
板の前記エッチングされた面を研磨して前記ボロンイオ
ン注入層を除去する工程と、を具備する。[Means for Solving the Problems] (1) The first invention is the first invention.
Forming a dielectric layer on the upper surface of the silicon substrate or on the lower surface of the second silicon substrate, and adding boron ions to the second silicon substrate so that a concentration peak appears at a position of a certain depth from the lower surface. Implanting to form a boron ion-implanted layer, bonding the upper surface of the first silicon substrate and the lower surface of the second silicon substrate through the dielectric layer, and A step of etching the upper surface of the second silicon substrate until the boron ion-implanted layer is reached using an etching solution having a higher etching rate; and a step of polishing the etched surface of the second silicon substrate. Removing the boron ion-implanted layer. (2) The second aspect of the invention is to form a dielectric layer on the upper surface of the first silicon substrate or the lower surface of the second silicon substrate, and to have a concentration peak appear at a certain depth from the lower surface. To the second
The step of implanting boron ions into the silicon substrate to form a boron ion-implanted layer, and the upper surface of the first silicon substrate and the lower surface of the second silicon substrate are bonded via the dielectric layer. A step of mechanically grinding the upper surface of the second silicon substrate to the vicinity of the boron ion implantation layer, and a step of reaching the boron ion implantation layer using an etching solution having a smaller etching rate as the boron concentration is higher. Up to the step of etching the ground surface of the second silicon substrate, and the step of polishing the etched surface of the second silicon substrate to remove the boron ion implantation layer.
【００１１】[0011]
【作用】第１の発明では、第２のシリコン基板に、下面
から一定の深さの位置が濃度のピークとなるようにボロ
ンイオンの注入を行った後に、この第２のシリコン基板
と第１のシリコン基板とを誘電体層を介して接着し、続
いてこの第２のシリコン基板の上面にボロン濃度が高い
ほどエッチングレートが小さいエッチング液を用いたエ
ッチングを施して上述のボロンイオンのピークの近傍ま
でのシリコンを除去することにより、厚さの均一な結晶
シリコン層を得る。その後、第１のシリコン基板の上面
（エッチング面）を研磨することにより、ボロンが注入
された層を除去するとともに、裏面の微細な凹凸を除去
して平坦化する。In the first aspect of the present invention, boron ions are implanted into the second silicon substrate so that the concentration peak occurs at a position at a constant depth from the lower surface, and then the second silicon substrate and the first silicon substrate are implanted together. Of the above-mentioned silicon substrate is adhered via a dielectric layer, and subsequently, the upper surface of the second silicon substrate is etched with an etching solution having a smaller etching rate as the concentration of boron is higher. By removing the silicon up to the vicinity, a crystalline silicon layer having a uniform thickness is obtained. After that, the upper surface (etching surface) of the first silicon substrate is polished to remove the layer into which boron has been implanted, and at the same time, remove fine irregularities on the back surface to planarize the surface.
【００１２】第２の発明では、上述のエッチングを行う
工程の前に、予め第２のシリコン基板の上面を機械的に
研削する工程を行ってエッチングで除去すべきシリコン
を少なくしておくことにより、エッチング工程に要する
時間を短縮するとともに、エッチングレートの不均一性
に起因して結晶シリコン層の厚さが不均一となることを
防止する。In the second invention, before the above-mentioned etching step, a step of mechanically grinding the upper surface of the second silicon substrate is performed in advance to reduce the amount of silicon to be removed by etching. In addition, the time required for the etching process is shortened and the thickness of the crystalline silicon layer is prevented from becoming non-uniform due to the non-uniform etching rate.
【００１３】[0013]
【実施例】（実施例１）第１の発明の一実施例について
図１を用いて説明する。図１（ｄ）は、本実施例に係わ
る誘電体分離型半導体基板の層構成を示す概略的断面図
である。同図において、第１シリコン基板１１は単結晶
のｐ型シリコンで形成され、直径５インチ、厚さ約６２
５μｍ、面方位〈１００〉、比抵抗５〜１０Ω−cmであ
る。この第１シリコン基板１１の上面および下面には、
それぞれ、厚さ約１．０μｍのＳｉＯ2 層１２，１３が
形成され、さらに、ＳｉＯ2 層１２の上面には厚さ約
１．０μｍの単結晶ｐ型シリコン層１４が形成されてい
る。(Embodiment 1) An embodiment of the first invention will be described with reference to FIG. FIG. 1D is a schematic sectional view showing the layer structure of the dielectric isolation type semiconductor substrate according to the present embodiment. In the figure, the first silicon substrate 11 is made of single crystal p-type silicon and has a diameter of 5 inches and a thickness of about 62.
5 μm, plane orientation <100>, specific resistance 5 to 10 Ω-cm. On the upper surface and the lower surface of the first silicon substrate 11,
SiO 2 layers 12 and 13 each having a thickness of about 1.0 μm are formed, and a single crystal p-type silicon layer 14 having a thickness of about 1.0 μm is further formed on the upper surface of the SiO 2 layer 12.
【００１４】なお、このｐ型シリコン層１４は、後述す
るように、第１シリコン基板１１と全く同様のシリコン
基板、すなわち、単結晶のｐ型シリコンで形成され、直
径約５インチ、厚さ約６２５μｍ、面方位〈１００〉、
比抵抗５〜１０Ω−cmのシリコン基板（以下、「第２シ
リコン基板１５」と記す）を用いて形成される。As will be described later, the p-type silicon layer 14 is formed of the same silicon substrate as the first silicon substrate 11, that is, single crystal p-type silicon, and has a diameter of about 5 inches and a thickness of about 5. 625 μm, plane orientation <100>,
It is formed using a silicon substrate having a specific resistance of 5 to 10 Ω-cm (hereinafter, referred to as "second silicon substrate 15").
【００１５】次に、このような誘電体分離型半導体基板
の製造工程について、図１を用いて説明する。Next, a manufacturing process of such a dielectric isolation type semiconductor substrate will be described with reference to FIG.
【００１６】まず、第１シリコン基板１１の上面およ
び下面に、熱酸化等により、厚さ約１．０μｍのＳｉＯ
2 層１２，１３を形成する（図１（ａ）参照）。なお、
第１シリコン基板１１の下面にもＳｉＯ2 層１３を形成
するのは、後述するエッチングの際に、この第１シリコ
ン基板１１の下面を溶解させないためである。First, SiO 2 having a thickness of about 1.0 μm is formed on the upper and lower surfaces of the first silicon substrate 11 by thermal oxidation or the like.
Two layers 12 and 13 are formed (see FIG. 1A). In addition,
The reason why the SiO 2 layer 13 is formed on the lower surface of the first silicon substrate 11 is to prevent the lower surface of the first silicon substrate 11 from being dissolved during the etching described later.
【００１７】次に、第２シリコン基板１５の下面１５
ｂから、１ＭｅＶのエネルギーで、ドーズ量３×１０15
atoms／cm2 のボロンイオンを注入する（同図参照）。
これにより、第２シリコン基板１５内に、下面１５ｂか
ら約１．７μｍの位置に濃度ピークを有し、この位置に
おける濃度（すなわちピーク濃度）が約１．５×１０20
atoms／cm3 の、高濃度ボロン層１６を形成することが
できる。Next, the lower surface 15 of the second silicon substrate 15
From b, with energy of 1 MeV, dose amount 3 × 10 15
Boron ions of atoms / cm 2 are implanted (see the figure).
As a result, the second silicon substrate 15 has a concentration peak at a position approximately 1.7 μm from the lower surface 15b, and the concentration (that is, peak concentration) at this position is approximately 1.5 × 10 20.
The high-concentration boron layer 16 of atoms / cm 3 can be formed.
【００１８】続いて、第１シリコン基板１１と第２シ
リコン基板１５とを、ＳｉＯ2 層１２の上面１２ａと第
２シリコン基板１５の下面１５ｂとが接するように、貼
り合わせて、接着複合基板１９を得る（図１（ｂ）参
照）。Subsequently, the first silicon substrate 11 and the second silicon substrate 15 are bonded together so that the upper surface 12a of the SiO 2 layer 12 and the lower surface 15b of the second silicon substrate 15 are in contact with each other, and the bonded composite substrate 19 is bonded. Is obtained (see FIG. 1 (b)).
【００１９】そして、この接着複合基板１９に対し
て、酸素雰囲気化での熱処理を行う。このとき、処理温
度は１１００℃、処理時間は２時間とする。これによ
り、接合面であるＳｉＯ2 層１２の上面１２ａと第２シ
リコン基板１５の下面１５ｂとの間で化学反応を生じさ
せ、両者の結合を強固なものにすることができる。Then, the bonded composite substrate 19 is heat-treated in an oxygen atmosphere. At this time, the processing temperature is 1100 ° C. and the processing time is 2 hours. As a result, a chemical reaction occurs between the upper surface 12a of the SiO 2 layer 12 which is the bonding surface and the lower surface 15b of the second silicon substrate 15, and the bond between the two can be strengthened.
【００２０】次に、かかる接着複合基板１９に対し
て、エッチングを行う。エッチング液としては、エチレ
ンジアミン（Ethylene diamine）７５０ｍｌ、ピロカテ
コール（Pyrocatechol）１２０ｇ、水１００ｍｌの比率
で、これらを混合したものを用い、エッチングは温度１
１５℃とする。Next, the bonded composite substrate 19 is etched. As the etching solution, a mixture of 750 ml of ethylenediamine (Ethylene diamine), 120 g of Pyrocatechol and 100 ml of water was used.
Set to 15 ° C.
【００２１】ここで、上述のエッチング液を用いた場合
のエッチングレートは、第２シリコン基板１５の領域１
７が８００ｎｍ／ｍｉｎであるのに対し、高濃度ボロン
層１６は濃度７×１０19 atoms／cm3 以上の領域につい
ては１６ｎｍ／ｍｉｎ（領域１７でのエッチングレート
の５０分の１）であり、また、ＳｉＯ2 層１３は０．２
ｎｍ／ｍｉｎである。したがって、実質的に領域１７の
みをエッチングすることが可能である（図１（ｃ）参
照）。Here, the etching rate when the above-mentioned etching solution is used is the area 1 of the second silicon substrate 15.
7 is 800 nm / min, whereas the high-concentration boron layer 16 has a concentration of 16 nm / min (1/50 of the etching rate in the region 17) in a region having a concentration of 7 × 10 19 atoms / cm 3 or more, In addition, the SiO 2 layer 13 is 0.2
nm / min. Therefore, it is possible to etch substantially only the region 17 (see FIG. 1C).
【００２２】このエッチングは、第２シリコン基板１５
の高濃度ボロン層１６よりも上面１５ａ側のシリコン領
域１７（図１（ｂ）参照）が溶解されると、終了する。This etching is performed on the second silicon substrate 15
When the silicon region 17 (see FIG. 1B) on the upper surface 15a side of the high-concentration boron layer 16 is dissolved, the process ends.
【００２３】最後に、第２シリコン基板１５の高濃度
ボロン層１６を鏡面研磨によって除去することにより、
厚さの平均値が１．０μｍの単結晶ｐ型シリコン層１４
（図１参照）を形成し、製造工程を終了する（図１
（ｄ）参照）。Finally, by removing the high-concentration boron layer 16 of the second silicon substrate 15 by mirror polishing,
Single-crystal p-type silicon layer 14 having an average thickness of 1.0 μm
(See FIG. 1) to complete the manufacturing process (see FIG. 1).
(See (d)).
【００２４】鏡面研磨を行うこととしたのは、第２シリ
コン基板１５に上述のようなエッチングを施すと、エッ
チングレートが不均一性であることに起因して、エッチ
ング後の表面に深さ５〜１０ｎｍ程度の凹凸が形成され
てしまうからである。The reason why the mirror-polishing is performed is that when the second silicon substrate 15 is subjected to the above-described etching, the etching rate is non-uniform, resulting in a depth of 5 on the surface after etching. This is because irregularities of about 10 nm are formed.
【００２５】この研磨は、ＮＨ4 ＯＨを成分の１つとし
て含んでおりｐＨが１０．５の溶液と粒径が約０．０１
μｍの酸化シリコン砥粒とを混合した研磨材を用い、研
磨圧を約２００ｇ／ｃｍ2 にして行った。This polishing contains NH 4 OH as one of the components and has a pH of 10.5 and a particle size of about 0.01.
The polishing was carried out at a polishing pressure of about 200 g / cm 2 using an abrasive mixed with silicon oxide abrasive grains of μm.
【００２６】このときの、単結晶ｐ型シリコン層１４の
厚さのばらつきは、±０．１μｍ以下であった。また、
この単結晶ｐ型シリコン層１４の表面の粗さは、研磨前
は２０〜３０ｎｍであったのに対して、研磨後は１〜２
ｎｍであった。At this time, the variation in thickness of the single crystal p-type silicon layer 14 was ± 0.1 μm or less. Also,
The roughness of the surface of the single crystal p-type silicon layer 14 was 20 to 30 nm before polishing, but was 1 to 2 after polishing.
It was nm.
【００２７】なお、高濃度ボロン層１６を除去する方法
としては、シリコン中のボロン濃度が高いほどエッチン
グレートが大きいエッチング液を用いてエッチングを行
う方法もある。この場合のエッチング液としては、例え
ば、ＨＦ１０ｍｌ、ＨＮＯ3 ３０ｍｌ、ＣＨ3 ＣＯＯＨ
８０ｍｌの比率でこれらを混合したものを使用すること
できる。しかし、表面の粗さを低減させるためには、上
述のような研磨を行う方が望ましい。As a method of removing the high-concentration boron layer 16, there is also a method of performing etching using an etching solution having a higher etching rate as the boron concentration in silicon is higher. The etching solution in this case is, for example, HF 10 ml, HNO 3 30 ml, CH 3 COOH.
It is possible to use a mixture of these at a ratio of 80 ml. However, in order to reduce the surface roughness, it is desirable to carry out the above polishing.
【００２８】以上説明したように、本実施例によれば、
単結晶ｐ型シリコン層１４の膜厚を均一にすることがで
き、同時に、この単結晶ｐ型シリコン層１４の表面の粗
さを低減させることができる。As described above, according to this embodiment,
The film thickness of the single crystal p-type silicon layer 14 can be made uniform, and at the same time, the surface roughness of the single crystal p-type silicon layer 14 can be reduced.
【００２９】（実施例２）次に、第２の発明の一実施例
について説明する。図２に、本実施例の誘電体分離型半
導体基板の製造工程を示す。(Embodiment 2) Next, an embodiment of the second invention will be described. FIG. 2 shows a manufacturing process of the dielectric isolation type semiconductor substrate of this embodiment.
【００３０】まず、実施例１と同様、第１シリコン基
板１１の上面および下面に、熱酸化等によってＳｉＯ2
層１２，１３を形成する。 次に、第２シリコン基板１５の下面１５ｂから実施例
１と同様のボロンイオンを注入し、高濃度ボロン層１６
を形成する。 続いて、第１シリコン基板１１と第２シリコン基板１
５とを貼り合わせて接着複合基板１９を形成し、実施例
１と同様の条件で熱処理を行う（図２（ａ）参照）。First, as in the first embodiment, SiO 2 is formed on the upper and lower surfaces of the first silicon substrate 11 by thermal oxidation or the like.
The layers 12 and 13 are formed. Next, boron ions similar to those in the first embodiment are implanted from the lower surface 15b of the second silicon substrate 15 to form the high concentration boron layer 16
To form. Subsequently, the first silicon substrate 11 and the second silicon substrate 1
5 and 5 are bonded together to form an adhesive composite substrate 19, and heat treatment is performed under the same conditions as in Example 1 (see FIG. 2A).
【００３１】その後、第２シリコン基板１５の領域１
７を、高濃度ボロン層１６の近傍まで、グラインダ等を
用いて切削する（図２（ｂ）参照）。本実施例では、上
面１５ａから６１０μｍの位置まで切削を行って、シリ
コン層１８を形成した。After that, the region 1 of the second silicon substrate 15 is formed.
7 is cut to the vicinity of the high-concentration boron layer 16 using a grinder or the like (see FIG. 2B). In this example, the silicon layer 18 was formed by cutting from the upper surface 15a to a position of 610 μm.
【００３２】次に、実施例１と同じエッチング液を用
い、同じ温度で、接着複合基板１９に対してエッチング
を行う（図２（ｃ）参照）。エッチングは、シリコン層
１８の、高濃度ボロン層１６よりも上面１５ａ側の領域
がすべて溶解されると終了する。Next, the adhesive composite substrate 19 is etched at the same temperature using the same etching solution as in Example 1 (see FIG. 2C). The etching ends when the entire region of the silicon layer 18 on the upper surface 15a side of the high-concentration boron layer 16 is dissolved.
【００３３】ここで、本実施例では、予め第２シリコン
基板の一部を切削により除去してあるので（上記工程
）、このエッチングに要する時間を実施例１に比べて
短縮することができる。また、これにより、エッチング
レートのばらつきに起因するエッチング後のシリコン層
１８′（単結晶ｐ型シリコン層１４となるべき層１４′
と高濃度ボロン層１６とからなる層）の厚さのばらつき
を生じ難くすることができる。すなわち、エッチング時
間が短いので、エッチングレートのばらつきが同じで
も、これによるエッチング量（すなわち、エッチングさ
れる深さ）のばらつきは小さくなり、したがってエッチ
ング後のシリコン層１８′の厚さのばらつきも小さくな
る。Here, in this embodiment, since a part of the second silicon substrate is removed by cutting in advance (the above process), the time required for this etching can be shortened as compared with the first embodiment. Further, as a result, the silicon layer 18 ′ (the layer 14 ′ that should become the single crystal p-type silicon layer 14 ′ after etching due to the variation in the etching rate).
And a high-concentration boron layer 16). That is, since the etching time is short, even if the variations in the etching rate are the same, the variations in the etching amount (that is, the etching depth) due to the variations are small, and therefore the variations in the thickness of the silicon layer 18 ′ after etching are also small. Become.
【００３４】最後に、第２シリコン基板１５の高濃度
ボロン層１６を鏡面研磨によって除去することにより、
単結晶ｐ型シリコン層１４を形成する。これにより、図
３（ｄ）に示したような誘電体分離型半導体基板を得る
ことができる。上述のように、本実施例では、研磨前の
シリコン層１８′の厚さのばらつきが小さいので、研磨
後の単結晶ｐ型シリコン層１４の厚さも均一にすること
ができる。Finally, the high-concentration boron layer 16 of the second silicon substrate 15 is removed by mirror polishing,
A single crystal p-type silicon layer 14 is formed. As a result, a dielectric isolation type semiconductor substrate as shown in FIG. 3D can be obtained. As described above, in this embodiment, since the variation in the thickness of the silicon layer 18 'before polishing is small, the thickness of the single crystal p-type silicon layer 14 after polishing can also be made uniform.
【００３５】このように、本実施例によれば、単結晶ｐ
型シリコン層１４の表面の粗さを低減させることができ
るとともに、実施例１の場合よりもいっそう膜厚を均一
化することができ、且つ、製造工程に要する時間を短縮
することができる。As described above, according to this embodiment, the single crystal p
The roughness of the surface of the mold silicon layer 14 can be reduced, the film thickness can be made more uniform than in the case of Example 1, and the time required for the manufacturing process can be shortened.
【００３６】なお、実施例１，２においては、ＳｉＯ2
層１２を第１シリコン基板１１の上面に形成したが、第
２シリコン基板１５の下面に形成してもよいことは明ら
かである。In Examples 1 and 2, SiO 2
Although the layer 12 is formed on the upper surface of the first silicon substrate 11, it is obvious that it may be formed on the lower surface of the second silicon substrate 15.
【００３７】また、ボロン濃度が高いほどエッチングレ
ートが小さいエッチング液としては、ＫＯＨ或いはＮａ
ＯＨなどの水溶液も使用することができる。この場合
も、エッチングレートが小さくなるのはボロン濃度が７
×１０19 atoms／cm3 以上の領域であり、ピーク濃度は
１×１０20 atoms／cm3 以上とすることが望ましい。As the etching solution having a smaller etching rate as the boron concentration is higher, KOH or Na is used.
Aqueous solutions such as OH can also be used. Also in this case, the etching rate decreases when the boron concentration is 7
It is a region of × 10 19 atoms / cm 3 or more, and the peak concentration is preferably 1 × 10 20 atoms / cm 3 or more.
【００３８】[0038]
【発明の効果】以上詳細に説明したように、本発明の半
導体基板の製造方法によれば、表面平滑度や厚さの均一
性が優れたシリコン単結晶層を形成することができる。As described in detail above, according to the method for manufacturing a semiconductor substrate of the present invention, a silicon single crystal layer having excellent surface smoothness and thickness uniformity can be formed.
【図１】第１の発明の実施例に係わる誘電体分離型半導
体基板の製造工程を示す概略的断面図である。FIG. 1 is a schematic sectional view showing a manufacturing process of a dielectric isolation type semiconductor substrate according to an example of the first invention.
【図２】第２の発明の実施例に係わる誘電体分離型半導
体基板の製造工程を示す概略的断面図である。FIG. 2 is a schematic cross-sectional view showing a manufacturing process of a dielectric isolation type semiconductor substrate according to an example of the second invention.
【図３】従来の誘電体分離型半導体基板の製造工程を示
す概略的断面図である。FIG. 3 is a schematic cross-sectional view showing a manufacturing process of a conventional dielectric isolation type semiconductor substrate.
１１ 第１シリコン基板 １２，１３ ＳｉＯ2 層 １４ 単結晶ｐ型シリコン層 １５ 第２シリコン基板 １６ 高濃度ボロン層 １７ シリコン領域 １８，１８′ シリコン層 １９ 接着複合基板11 First Silicon Substrate 12, 13 SiO 2 Layer 14 Single Crystal p-Type Silicon Layer 15 Second Silicon Substrate 16 High Concentration Boron Layer 17 Silicon Region 18, 18 ′ Silicon Layer 19 Adhesive Composite Substrate
Claims (2)
リコン基板の下面に誘電体層を形成する工程と、 前記下面から一定の深さの位置に濃度のピークが現れる
ように前記第２のシリコン基板にボロンイオンを注入し
て、ボロンイオン注入層を形成する工程と、 前記第１のシリコン基板の前記上面と前記第２のシリコ
ン基板の前記下面とを前記誘電体層を介して接着する工
程と、 ボロン濃度が高いほどエッチングレートが小さいエッチ
ング液を用いて、前記ボロンイオン注入層に達するまで
前記第２のシリコン基板の上面をエッチングする工程
と、 前記第２のシリコン基板の前記エッチングされた面を研
磨して前記ボロンイオン注入層を除去する工程と、 を具備する半導体基板の製造方法。1. A step of forming a dielectric layer on an upper surface of a first silicon substrate or a lower surface of a second silicon substrate, and the second step so that a concentration peak appears at a position of a certain depth from the lower surface. Forming a boron ion-implanted layer by implanting boron ions into the silicon substrate, and bonding the upper surface of the first silicon substrate and the lower surface of the second silicon substrate with each other through the dielectric layer. And a step of etching the upper surface of the second silicon substrate until the boron ion-implanted layer is reached, using an etching solution having a smaller etching rate as the boron concentration is higher, and the etching of the second silicon substrate. A step of polishing the formed surface to remove the boron ion-implanted layer, and a method of manufacturing a semiconductor substrate.
リコン基板の下面に誘電体層を形成する工程と、 前記下面から一定の深さの位置に濃度のピークが現れる
ように前記第２のシリコン基板にボロンイオンを注入し
てボロンイオン注入層を形成する工程と、 前記第１のシリコン基板の前記上面と前記第２のシリコ
ン基板の前記下面とを前記誘電体層を介して接着する工
程と、 前記第２のシリコン基板の上面を前記ボロンイオン注入
層の近傍まで機械的に研削する工程と、 ボロン濃度が高いほどエッチングレートが小さいエッチ
ング液を用いて、前記ボロンイオン注入層に達するまで
前記第２のシリコン基板の前記研削された面をエッチン
グする工程と、 前記第２のシリコン基板の前記エッチングされた面を研
磨して前記ボロンイオン注入層を除去する工程と、 を具備する半導体基板の製造方法。2. A step of forming a dielectric layer on the upper surface of the first silicon substrate or the lower surface of the second silicon substrate, and the second step so that a concentration peak appears at a position of a certain depth from the lower surface. Forming a boron ion-implanted layer by implanting boron ions into the silicon substrate, and bonding the upper surface of the first silicon substrate and the lower surface of the second silicon substrate through the dielectric layer. A step of mechanically grinding the upper surface of the second silicon substrate to the vicinity of the boron ion implanted layer, and a step of reaching the boron ion implanted layer by using an etching solution having a smaller etching rate as the boron concentration is higher. Up to the step of etching the ground surface of the second silicon substrate, and polishing the etched surface of the second silicon substrate to implant the boron ions. The method of manufacturing a semiconductor substrate comprising the step of removing the layer, the.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3526192A JPH05234985A (en) | 1992-02-21 | 1992-02-21 | Manufacture of semiconductor substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3526192A JPH05234985A (en) | 1992-02-21 | 1992-02-21 | Manufacture of semiconductor substrate |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05234985A true JPH05234985A (en) | 1993-09-10 |
Family
ID=12436869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3526192A Pending JPH05234985A (en) | 1992-02-21 | 1992-02-21 | Manufacture of semiconductor substrate |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05234985A (en) |
-
1992
- 1992-02-21 JP JP3526192A patent/JPH05234985A/en active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1635396B1 (en) | Laminated semiconductor substrate and process for producing the same | |
| US6583029B2 (en) | Production method for silicon wafer and SOI wafer, and SOI wafer | |
| US7855129B2 (en) | Method for manufacturing direct bonded SOI wafer and direct bonded SOI wafer manufactured by the method | |
| US6306729B1 (en) | Semiconductor article and method of manufacturing the same | |
| JP3395661B2 (en) | Method for manufacturing SOI wafer | |
| EP1189266B1 (en) | Production method for silicon wafer and soi wafer, and soi wafer | |
| US6613678B1 (en) | Process for manufacturing a semiconductor substrate as well as a semiconductor thin film, and multilayer structure | |
| TWI394204B (en) | Method for producing bonded wafer | |
| US6342433B1 (en) | Composite member its separation method and preparation method of semiconductor substrate by utilization thereof | |
| JPS61296709A (en) | Manufacture of semiconductor | |
| US9741603B2 (en) | Method for producing hybrid substrate, and hybrid substrate | |
| US5279703A (en) | Process for the thin etching of substrates | |
| JPH05217826A (en) | Semiconductor base body and its manufacture | |
| US7531425B2 (en) | Method of fabricating bonded wafer | |
| JP3013932B2 (en) | Semiconductor member manufacturing method and semiconductor member | |
| JPH05234985A (en) | Manufacture of semiconductor substrate | |
| EP3652780B1 (en) | Method of manufacture of a semiconductor on insulator structure | |
| JP3864886B2 (en) | SOI wafer | |
| JP2005079109A (en) | Method for manufacturing lamination soi wafer, lamination soi wafer manufactured by the method | |
| JPH10242439A (en) | Stuck silicon wafer and its manufacture | |
| JPH06342784A (en) | Etchant used for etching porous silicon, etching method using it, and manufacture of semiconductor base using it | |
| JP5368000B2 (en) | Manufacturing method of SOI substrate | |
| JP2003309253A (en) | Soi wafer and manufacturing method of soi wafer | |
| JPH0855972A (en) | Semiconductor substrate and its manufacture | |
| JPH06260378A (en) | Manufacture of semiconductor substrate |