JPH05233452A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH05233452A JPH05233452A JP4035198A JP3519892A JPH05233452A JP H05233452 A JPH05233452 A JP H05233452A JP 4035198 A JP4035198 A JP 4035198A JP 3519892 A JP3519892 A JP 3519892A JP H05233452 A JPH05233452 A JP H05233452A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1009—Address translation using page tables, e.g. page table structures
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】拡張記憶装置の記憶内容に関して仮想記憶管理
方式による統一的メモリ管理を可能とし、かつ主記憶装
置、外部記憶装置との間での記憶内容の高速で効率的な
再配置を可能とする手段を提供する。 【構成】命令処理装置で実行される命令のアクセスする
オペランドが主記憶装置、拡張記憶装置のいずれかをア
クセスするものかを判定するアクセスタイプ判定手段と
オペランドの仮想アドレスデ指定される仮想ページに対
応する実ページが主記憶装置か拡張記憶装置のいずれか
に存在するかを表示するビットをページテーブルワード
の中に持つことにより、仮想記憶管理方式の利点を拡張
記憶装置のデータにも生かせることができ、また、高速
な仮想記憶システムを提供することができる。
方式による統一的メモリ管理を可能とし、かつ主記憶装
置、外部記憶装置との間での記憶内容の高速で効率的な
再配置を可能とする手段を提供する。 【構成】命令処理装置で実行される命令のアクセスする
オペランドが主記憶装置、拡張記憶装置のいずれかをア
クセスするものかを判定するアクセスタイプ判定手段と
オペランドの仮想アドレスデ指定される仮想ページに対
応する実ページが主記憶装置か拡張記憶装置のいずれか
に存在するかを表示するビットをページテーブルワード
の中に持つことにより、仮想記憶管理方式の利点を拡張
記憶装置のデータにも生かせることができ、また、高速
な仮想記憶システムを提供することができる。
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置に関し、特
に拡張記憶装置を有するシステムにおけるデータの格納
場所の指定方法およびデータの仮想空間から実メモリへ
の対応付け（マッピング）に関する。
に拡張記憶装置を有するシステムにおけるデータの格納
場所の指定方法およびデータの仮想空間から実メモリへ
の対応付け（マッピング）に関する。
【０００２】
【従来の技術】拡張記憶装置とは、主記憶装置とディス
クなどの外部記憶装置との間に位置づけされる記憶手段
である。拡張記憶装置はアクセススピードは主記憶に較
べて遅いが、大容量であるという特徴がある。従来は外
部記憶に置かれていたデータを拡張記憶装置に置くこと
により、性能向上が期待できる。拡張記憶装置の利用法
としては、ファイルの一時記憶場所、仮想記憶管理にお
けるスワップエリアなどが考えられる。
クなどの外部記憶装置との間に位置づけされる記憶手段
である。拡張記憶装置はアクセススピードは主記憶に較
べて遅いが、大容量であるという特徴がある。従来は外
部記憶に置かれていたデータを拡張記憶装置に置くこと
により、性能向上が期待できる。拡張記憶装置の利用法
としては、ファイルの一時記憶場所、仮想記憶管理にお
けるスワップエリアなどが考えられる。
【０００３】一般的に、主記憶装置、拡張記憶装置、外
部記憶装置のそれぞれのアクセススピードと記憶容量の
あいだには次の関係がある。
部記憶装置のそれぞれのアクセススピードと記憶容量の
あいだには次の関係がある。
【０００４】 １．アクセススピード：主記憶装置 ≧ 拡張記憶装置 ≧ 外部記憶装置 ２． 記憶容量：主記憶装置 ≦ 拡張記憶装置 ≦ 外部記憶装置 拡張記憶装置には主記憶装置とは別に独立したアドレス
が定義される。主記憶装置について定義されたアドレス
を主記憶実アドレスといい、拡張記憶装置について定義
されたアドレスを拡張記憶実アドレスという。
が定義される。主記憶装置について定義されたアドレス
を主記憶実アドレスといい、拡張記憶装置について定義
されたアドレスを拡張記憶実アドレスという。
【０００５】拡張記憶装置と、主記憶、外部記憶とのあ
いだには上述のような関係があるため、拡張記憶の特徴
を活かしてシステムの性能を向上を達成するためには、
データの各記憶装置間での効率の良い配置の管理が要求
される。本考案はこのデータの配置に関して、効率の良
い管理手段を提供するものであり、特に従来から主記憶
装置に関して行なわれてきた仮想空間管理を拡張記憶装
置にまで拡張した場合に効率の良い管理手段を提供する
ものである。
いだには上述のような関係があるため、拡張記憶の特徴
を活かしてシステムの性能を向上を達成するためには、
データの各記憶装置間での効率の良い配置の管理が要求
される。本考案はこのデータの配置に関して、効率の良
い管理手段を提供するものであり、特に従来から主記憶
装置に関して行なわれてきた仮想空間管理を拡張記憶装
置にまで拡張した場合に効率の良い管理手段を提供する
ものである。
【０００６】拡張記憶装置に関する実現方法、拡張記憶
装置のプログラマからの見え方などに関する従来の技術
は、ＩＢＭ社の米国特許２７９，９０７および特公昭５
８−９２７６に開示されている。この特許に開示されて
いる技術では、拡張記憶装置のアドレスは実アドレスの
みがプログラマに認識される。すなわち、複数のユーザ
および複数のプログラムが走行するようなマルチプログ
ラミングを提供するシステムでは、拡張記憶装置の記憶
内容の管理は、システムを管理する制御プログラム（例
えばオペレーティングシステム）が行なうことになる。
制御プログラムによる管理の方法とは、次のとおりであ
る。
装置のプログラマからの見え方などに関する従来の技術
は、ＩＢＭ社の米国特許２７９，９０７および特公昭５
８−９２７６に開示されている。この特許に開示されて
いる技術では、拡張記憶装置のアドレスは実アドレスの
みがプログラマに認識される。すなわち、複数のユーザ
および複数のプログラムが走行するようなマルチプログ
ラミングを提供するシステムでは、拡張記憶装置の記憶
内容の管理は、システムを管理する制御プログラム（例
えばオペレーティングシステム）が行なうことになる。
制御プログラムによる管理の方法とは、次のとおりであ
る。
【０００７】１．拡張記憶装置の記憶内容をアクセスし
たいユーザまたはプログラムは制御プログラムに対して
その旨の要求を行なう。
たいユーザまたはプログラムは制御プログラムに対して
その旨の要求を行なう。
【０００８】２．制御プログラムは要求を受けたユーザ
またはプログラムの要求の正当性を調べた上で、実アド
レスにより拡張記憶装置の記憶内容をアクセスする。
またはプログラムの要求の正当性を調べた上で、実アド
レスにより拡張記憶装置の記憶内容をアクセスする。
【０００９】このように、上記の特許により開示されて
いる技術では、ユーザあるいはプログラムが拡張記憶装
置の記憶内容をアクセスするためには、制御プログラム
を経由しなければならず、そのために処理時間が掛り、
その結果処理性能が低下する。
いる技術では、ユーザあるいはプログラムが拡張記憶装
置の記憶内容をアクセスするためには、制御プログラム
を経由しなければならず、そのために処理時間が掛り、
その結果処理性能が低下する。
【００１０】また、主記憶装置が仮想記憶管理方式によ
り、論理的な記憶空間の拡大、記憶内容の保護、プログ
ラム間のデータの共用、実メモリ上でのデータの再配置
による資源の有効利用などを可能としているが、上述の
制御プログラムによる拡張記憶装置の管理方法では、不
可能ではないがそのための制御プログラムの処理による
システムとしての性能低下が問題となるであろう。
り、論理的な記憶空間の拡大、記憶内容の保護、プログ
ラム間のデータの共用、実メモリ上でのデータの再配置
による資源の有効利用などを可能としているが、上述の
制御プログラムによる拡張記憶装置の管理方法では、不
可能ではないがそのための制御プログラムの処理による
システムとしての性能低下が問題となるであろう。
【００１１】加えて、拡張記憶装置を現状の主記憶装置
に関する記憶管理方式に組み込み、システムが取り扱う
データの一元的な管理が可能であれば、上述の主記憶装
置、拡張記憶装置、および外部記憶装置の特徴を活かし
た、高速で、高い機密性を持ち、かつ柔軟なシステムの
構築が期待できる。
に関する記憶管理方式に組み込み、システムが取り扱う
データの一元的な管理が可能であれば、上述の主記憶装
置、拡張記憶装置、および外部記憶装置の特徴を活かし
た、高速で、高い機密性を持ち、かつ柔軟なシステムの
構築が期待できる。
【００１２】拡張記憶装置の記憶内容を従来の仮想記憶
管理方式に組み込んだ例として、ＩＢＭ社の説明書ＳＡ
２２−７２０１−００”Ｅｎｔｅｒｐｒｉｓｅ Ｓｙｓ
ｔｅｍｓ Ａｒｃｈｉｔｅｃｔｕｒｅ／３９０：Ｐｒｉ
ｃｉｐｌｅｓ ｏｆ Ｏｐｅｒａｔｉｏｎのページ７−
３９に開示されている技術がある。その説明書には、仮
想ページアドレスと主記憶装置ページアドレスとの対応
を有するページテーブルワード内のページ無効ビットが
“１”の時、即ち検索している仮想ページに対応する実
ページが主記憶装置上に存在しない場合に、さらにとの
仮想ページに対応する実ページが拡張記憶装置上または
外部記憶装置上のどこにあるかを判断する変換が行なわ
れる方法が開示されている。
管理方式に組み込んだ例として、ＩＢＭ社の説明書ＳＡ
２２−７２０１−００”Ｅｎｔｅｒｐｒｉｓｅ Ｓｙｓ
ｔｅｍｓ Ａｒｃｈｉｔｅｃｔｕｒｅ／３９０：Ｐｒｉ
ｃｉｐｌｅｓ ｏｆ Ｏｐｅｒａｔｉｏｎのページ７−
３９に開示されている技術がある。その説明書には、仮
想ページアドレスと主記憶装置ページアドレスとの対応
を有するページテーブルワード内のページ無効ビットが
“１”の時、即ち検索している仮想ページに対応する実
ページが主記憶装置上に存在しない場合に、さらにとの
仮想ページに対応する実ページが拡張記憶装置上または
外部記憶装置上のどこにあるかを判断する変換が行なわ
れる方法が開示されている。
【００１３】しかしながら、上記の説明書に開示されて
いる技術では、拡張記憶装置の記憶内容をアクセスする
場合には、追加されたアドレス変換の過程による性能低
下を念頭に置く必要がある。特に、アドレス変換の結
果、実ページが主記憶上に存在しないことが判明した場
合に起動されるシステム管理プログラムが、この場合大
幅な変更を受けることに注意する必要がある。このプロ
グラムの性能は得てしてシステムの性能を決めることに
なるからである。
いる技術では、拡張記憶装置の記憶内容をアクセスする
場合には、追加されたアドレス変換の過程による性能低
下を念頭に置く必要がある。特に、アドレス変換の結
果、実ページが主記憶上に存在しないことが判明した場
合に起動されるシステム管理プログラムが、この場合大
幅な変更を受けることに注意する必要がある。このプロ
グラムの性能は得てしてシステムの性能を決めることに
なるからである。
【００１４】また、ページテーブルワードをアクセス
し、必要ならばその後の変換を行なった後にわかること
は、実ページが現在どの記憶装置上にあるかということ
だけである。データの属性やアクセスの頻度からして、
そのページがどの記憶装置にあるのが最適であるかを判
断するのは別の処理が必要となる。このように、さらに
キメ細かいデータの配置を考えると、プログラムがアク
セスするデータが主記憶装置上か、それとも拡張記憶装
置上にあるのが望ましいかを指定できる手段が望まれ
る。
し、必要ならばその後の変換を行なった後にわかること
は、実ページが現在どの記憶装置上にあるかということ
だけである。データの属性やアクセスの頻度からして、
そのページがどの記憶装置にあるのが最適であるかを判
断するのは別の処理が必要となる。このように、さらに
キメ細かいデータの配置を考えると、プログラムがアク
セスするデータが主記憶装置上か、それとも拡張記憶装
置上にあるのが望ましいかを指定できる手段が望まれ
る。
【００１５】
【課題を解決するための手段】本発明の情報処理装置の
第１の実施例は、命令処理装置と、比較的高速で、比較
的小容量の主記憶装置と、比較的低速で、比較的大容量
の拡張記憶装置と、該命令処理装置がアクセスする仮想
アドレスを実アドレスに変換するために、仮想ページア
ドレスに対応する実ページアドレスと、実ページが該主
記憶装置に存在しているか、または該拡張記憶装置に存
在しているかを表示する拡張記憶存在ビットを含むペー
ジテーブルワードをその要素とするアドレス変換テーブ
ルとを備えている。
第１の実施例は、命令処理装置と、比較的高速で、比較
的小容量の主記憶装置と、比較的低速で、比較的大容量
の拡張記憶装置と、該命令処理装置がアクセスする仮想
アドレスを実アドレスに変換するために、仮想ページア
ドレスに対応する実ページアドレスと、実ページが該主
記憶装置に存在しているか、または該拡張記憶装置に存
在しているかを表示する拡張記憶存在ビットを含むペー
ジテーブルワードをその要素とするアドレス変換テーブ
ルとを備えている。
【００１６】本発明の情報処理装置の第２の実施例は、
命令処理装置と、比較的高速で、比較的小容量の主記憶
装置と、比較的低速で、比較的大容量の拡張記憶装置
と、該命令処理装置上で実行される少なくとも１ワード
の命令語に含まれる情報から、該命令がアクセスする少
なくとも一つのオペランドが該主記憶装置か、または該
拡張記憶装置に置かれるものかを判断し、オペランドが
該拡張記憶装置に置かれるものであることを指定する拡
張記憶指定ビットを出力するアクセスタイプ判断手段
と、該命令処理装置がアクセスする仮想アドレスを実ア
ドレスに変換するために、仮想ページアドレスに対応す
る実ページアドレスと実ページが該主記憶装置に存在し
ているか、または該拡張記憶装置に存在しているかを表
示する拡張記憶存在ビットを含むページテーブルワード
をその要素とするアドレス変換テーブルとを備えてい
る。
命令処理装置と、比較的高速で、比較的小容量の主記憶
装置と、比較的低速で、比較的大容量の拡張記憶装置
と、該命令処理装置上で実行される少なくとも１ワード
の命令語に含まれる情報から、該命令がアクセスする少
なくとも一つのオペランドが該主記憶装置か、または該
拡張記憶装置に置かれるものかを判断し、オペランドが
該拡張記憶装置に置かれるものであることを指定する拡
張記憶指定ビットを出力するアクセスタイプ判断手段
と、該命令処理装置がアクセスする仮想アドレスを実ア
ドレスに変換するために、仮想ページアドレスに対応す
る実ページアドレスと実ページが該主記憶装置に存在し
ているか、または該拡張記憶装置に存在しているかを表
示する拡張記憶存在ビットを含むページテーブルワード
をその要素とするアドレス変換テーブルとを備えてい
る。
【００１７】本発明の情報処理装置の第３の実施例は、
命令処理装置と、比較的高速で、比較的小容量の主記憶
装置と、比較的低速で、比較的大容量の拡張記憶装置
と、論理的なデータのブロックであるセグメントを定義
し、開始仮想アドレスと、セグメントサイズを含むセグ
メント記述子中に、該セグメントが該主記憶装置か、該
拡張記憶装置中に置かれるものかを示す拡張記憶ビット
とを備えている。
命令処理装置と、比較的高速で、比較的小容量の主記憶
装置と、比較的低速で、比較的大容量の拡張記憶装置
と、論理的なデータのブロックであるセグメントを定義
し、開始仮想アドレスと、セグメントサイズを含むセグ
メント記述子中に、該セグメントが該主記憶装置か、該
拡張記憶装置中に置かれるものかを示す拡張記憶ビット
とを備えている。
【００１８】本発明の情報処理装置の第４の実施例は、
命令処理装置と、比較的高速で、比較的小容量の主記憶
装置と、比較的低速で、比較的大容量の拡張記憶装置
と、複数の仮想空間を識別する仮想空間番号を表示する
手段と、指定された仮想空間番号から、該指定された仮
想空間が該主記憶装置上か、または該拡張記憶装置上に
置かれるこを判断する手段とを備えている。
命令処理装置と、比較的高速で、比較的小容量の主記憶
装置と、比較的低速で、比較的大容量の拡張記憶装置
と、複数の仮想空間を識別する仮想空間番号を表示する
手段と、指定された仮想空間番号から、該指定された仮
想空間が該主記憶装置上か、または該拡張記憶装置上に
置かれるこを判断する手段とを備えている。
【００１９】
【実施例】以下、図面を用いて本発明の実施例について
説明する。
説明する。
【００２０】まず始めに、本発明の第１の実施例および
第２の実施例について説明する。
第２の実施例について説明する。
【００２１】図１は本発明を組み込んだ情報処理装置の
アドレス変換過程を示す。図２は本発明を組み込んだシ
ングルプロセッサの中央処理装置を示す。
アドレス変換過程を示す。図２は本発明を組み込んだシ
ングルプロセッサの中央処理装置を示す。
【００２２】中央処理装置は命令処理装置（ＩＰ）１、
アドレス変換装置（ＡＴ）２、メモリ制御装置（ＭＣ）
３、主記憶装置（ＭＭ）４、拡張記憶装置（ＥＭ）５か
ら構成され、それぞれ図２に示すようにコマンド、アド
レス、読み出しデータまたはステータス、および書き込
みデータのバスにより接続されている。
アドレス変換装置（ＡＴ）２、メモリ制御装置（ＭＣ）
３、主記憶装置（ＭＭ）４、拡張記憶装置（ＥＭ）５か
ら構成され、それぞれ図２に示すようにコマンド、アド
レス、読み出しデータまたはステータス、および書き込
みデータのバスにより接続されている。
【００２３】図３はＩＰ １上で実行されるＭＭ ４と
ＥＭ ５間のデータ転送を行なう命令である、データ転
送命令の形式を示している。本実施例では命令はＭＭ
４からＥＭ ５への転送（ＭＭＥＰ命令）とＥＭ ５か
らＭＭ ４への転送（ＭＥＭＰ命令）の二つの命令があ
る。命令後１８０には第２オペランドのインデクスレジ
スタを指定するＸ２フィールド、命令動作を指定するＯ
Ｐフィールド、第１オペランドのインデクスレジスタを
指定するＸ１フィールドが含まれる。オペランド１記述
子１８１にはセグメント記述子を指定するディスクリプ
タフィールドＤ１、オペランド位置を指定するｙ１フィ
ールド、転送長を指定するＬフィールドが含まれる。同
様にオペランド２記述子１８２にはＤ２とｙ２が含まれ
る。
ＥＭ ５間のデータ転送を行なう命令である、データ転
送命令の形式を示している。本実施例では命令はＭＭ
４からＥＭ ５への転送（ＭＭＥＰ命令）とＥＭ ５か
らＭＭ ４への転送（ＭＥＭＰ命令）の二つの命令があ
る。命令後１８０には第２オペランドのインデクスレジ
スタを指定するＸ２フィールド、命令動作を指定するＯ
Ｐフィールド、第１オペランドのインデクスレジスタを
指定するＸ１フィールドが含まれる。オペランド１記述
子１８１にはセグメント記述子を指定するディスクリプ
タフィールドＤ１、オペランド位置を指定するｙ１フィ
ールド、転送長を指定するＬフィールドが含まれる。同
様にオペランド２記述子１８２にはＤ２とｙ２が含まれ
る。
【００２４】ＩＰ １はデータ転送命令の各オペランド
の仮想アドレスとアクセスタイプを図３のように生成す
る。
の仮想アドレスとアクセスタイプを図３のように生成す
る。
【００２５】インデクスレジスタはオペランドのベース
アドレスなどを格納するレジスタである。また、セグメ
ント記述子レジスタは図８Ａに示すように、データ管理
の単位であるセグメントの仮想空間での位置（Ｂａｓ
ｅ）と大きさ（ｂｏｕｎｄ）、仮想空間番号を納めた仮
想空間レジスタ番号（Ｗ）を含む。Ｆｌａｇフィールド
には図８Ａに示すように、そのセグメントの属性を表し
ている。
アドレスなどを格納するレジスタである。また、セグメ
ント記述子レジスタは図８Ａに示すように、データ管理
の単位であるセグメントの仮想空間での位置（Ｂａｓ
ｅ）と大きさ（ｂｏｕｎｄ）、仮想空間番号を納めた仮
想空間レジスタ番号（Ｗ）を含む。Ｆｌａｇフィールド
には図８Ａに示すように、そのセグメントの属性を表し
ている。
【００２６】さて、命令後１８０のＸ１フィールドで指
定されたインデクスレジスタ２０５の内容とオペランド
１記述子１８１のＤ１フィールドで指定されたセグメン
ト記述子のＢａｓｅフィールド２０８とｙ１フィールド
を加算器２１４で加算し、オペランド１仮想アドレス２
１７のＰ＃フィールドとｏｆｆｓｅｔフィールドを含む
仮想空間内アドレスを生成する。一方、Ｘ１フィールド
で指定されたセグメント記述子の仮想空間レジスタ番号
Ｗで指定された仮想空間レジスタ２１２の内容がオペラ
ンド１仮想アドレスのＷＳＮとなる。同様に、オペラン
ド２仮想アドレス２１９も生成される。
定されたインデクスレジスタ２０５の内容とオペランド
１記述子１８１のＤ１フィールドで指定されたセグメン
ト記述子のＢａｓｅフィールド２０８とｙ１フィールド
を加算器２１４で加算し、オペランド１仮想アドレス２
１７のＰ＃フィールドとｏｆｆｓｅｔフィールドを含む
仮想空間内アドレスを生成する。一方、Ｘ１フィールド
で指定されたセグメント記述子の仮想空間レジスタ番号
Ｗで指定された仮想空間レジスタ２１２の内容がオペラ
ンド１仮想アドレスのＷＳＮとなる。同様に、オペラン
ド２仮想アドレス２１９も生成される。
【００２７】さらに、命令語２００のＯＰフィールドか
ら両オペランドのアクセスタイプ２１８と２２０が決定
される。アクセスタイプとは、オペランドが記憶ＭＭ
４と拡張記憶ＥＭ ５のいずれかに存在するべきかを指
定するビットである。それは、図４にもあるように、次
のように決められる。
ら両オペランドのアクセスタイプ２１８と２２０が決定
される。アクセスタイプとは、オペランドが記憶ＭＭ
４と拡張記憶ＥＭ ５のいずれかに存在するべきかを指
定するビットである。それは、図４にもあるように、次
のように決められる。
【００２８】 ＯＰフィールド アクセスタイプ （２進） オペランド１ オペランド２ ００００００１１０１ 主記憶アクセス 拡張記憶アクセス ００００００１１１１ 拡張記憶アクセス 主記憶アクセス このように、オペランド１とオペランド２両者の仮想ア
ドレスとアクセスタイプが生成され、アドレス変換装置
ＡＴ ２に送られる。なお、ここで述べたデータ転送命
令以外の命令については、すべてのメモリアクセスは主
記憶に対するものであり、アクセスタイプはすべてのオ
ペランドが主記憶装置（ＭＭ ４）上に存在を仮定す
る。
ドレスとアクセスタイプが生成され、アドレス変換装置
ＡＴ ２に送られる。なお、ここで述べたデータ転送命
令以外の命令については、すべてのメモリアクセスは主
記憶に対するものであり、アクセスタイプはすべてのオ
ペランドが主記憶装置（ＭＭ ４）上に存在を仮定す
る。
【００２９】ＡＴ ２は図１にあるように主記憶（ＭＭ
４）上のアドレス変換テーブルを用いてＩＰ １から
送られてきた仮想アドレスを実アドレスに変換する。
４）上のアドレス変換テーブルを用いてＩＰ １から
送られてきた仮想アドレスを実アドレスに変換する。
【００３０】まず第一に、ＷＳＮフィールドにより仮想
空間ページテーブルディレクトリ（ＷＳＰＴＤ）１０２
が索引される。ＷＳＰＴＤ １０２の始点アドレスはペ
ージテーブルディレクトリベースレジスタ（ＰＤＢＲ
１０１）に納められている。これに仮想アドレス（ＶＡ
１００）のＷＳＮフィールドが結合され、ＷＳＰＴＤ
１０２内の一つのページテーブルディレクトリワード
（ＰＴＤＷ １０６）のアドレス１１０が生成される。
索引されたＰＴＤＷ１１６は指定されたＷＳＮに対応す
るページテーブル（ＰＴ １０３）の始点アドレス、ペ
ージテーブルベース（ＰＴＢ）が含まれる。
空間ページテーブルディレクトリ（ＷＳＰＴＤ）１０２
が索引される。ＷＳＰＴＤ １０２の始点アドレスはペ
ージテーブルディレクトリベースレジスタ（ＰＤＢＲ
１０１）に納められている。これに仮想アドレス（ＶＡ
１００）のＷＳＮフィールドが結合され、ＷＳＰＴＤ
１０２内の一つのページテーブルディレクトリワード
（ＰＴＤＷ １０６）のアドレス１１０が生成される。
索引されたＰＴＤＷ１１６は指定されたＷＳＮに対応す
るページテーブル（ＰＴ １０３）の始点アドレス、ペ
ージテーブルベース（ＰＴＢ）が含まれる。
【００３１】次に、ＰＴＢとＶＡ １００内のＶＰ＃フ
ィールドとが結合され、ＰＴ １０３内の一つのページ
テーブルワード（ＰＴＷ １０７）のアドレス１１１が
生成される。索引されたＰＴＷ １０７は、実ページア
ドレスと実ページが主記憶装置（ＭＭ ４）が拡張記憶
装置（ＥＭ ５）のいずれかに存在するかを示すビット
Ｅと、ページが記憶装置上に存在しているかを示すペー
ジ存在ビットＰを含む。
ィールドとが結合され、ＰＴ １０３内の一つのページ
テーブルワード（ＰＴＷ １０７）のアドレス１１１が
生成される。索引されたＰＴＷ １０７は、実ページア
ドレスと実ページが主記憶装置（ＭＭ ４）が拡張記憶
装置（ＥＭ ５）のいずれかに存在するかを示すビット
Ｅと、ページが記憶装置上に存在しているかを示すペー
ジ存在ビットＰを含む。
【００３２】もし、Ｅが０ならば、ＰＴＷ １０７に含
まれる実ページアドレスは主記憶装置ＭＭ ４上の実ペ
ージ１０４の始点アドレスを示し、仮想アドレスＶＡ１
００内のｏｆｆｓｅｔと結合されて主記憶アドレスＭＭ
Ａ １１２が生成される。
まれる実ページアドレスは主記憶装置ＭＭ ４上の実ペ
ージ１０４の始点アドレスを示し、仮想アドレスＶＡ１
００内のｏｆｆｓｅｔと結合されて主記憶アドレスＭＭ
Ａ １１２が生成される。
【００３３】もし、Ｅが１ならば、ＰＴＷ １０７に含
まれる実ページアドレスは拡張記憶装置ＥＭ ５上の実
ページ１０５の始点アドレスを示し、仮想アドレスＶＡ
１００内のｏｆｆｓｅｔと結合されて主記憶アドレスＥ
ＭＡ １１３が生成される。
まれる実ページアドレスは拡張記憶装置ＥＭ ５上の実
ページ１０５の始点アドレスを示し、仮想アドレスＶＡ
１００内のｏｆｆｓｅｔと結合されて主記憶アドレスＥ
ＭＡ １１３が生成される。
【００３４】ページテーブルワードＰＴＷの実現例を図
５Ａと図５Ｂに示す。この例では、拡張記憶ビットＥは
ビット２９である。図５Ａが主記憶上のページを指定す
るＰＴＷであり、図５Ｂが拡張記憶上のページを指定す
るＰＴＷである。ここで、Ｃフィールドは実ページの属
性を表示するものである。
５Ａと図５Ｂに示す。この例では、拡張記憶ビットＥは
ビット２９である。図５Ａが主記憶上のページを指定す
るＰＴＷであり、図５Ｂが拡張記憶上のページを指定す
るＰＴＷである。ここで、Ｃフィールドは実ページの属
性を表示するものである。
【００３５】以上のアドレス変換過程と同時に、各オペ
ランドのアクセスタイプとＰＴＷ内のＥおよびＰビット
によってページの実記憶上の存在チェックが行なわれ
る。図６ＡのＰＴＷ３０３内のＥおよびＰビットと命令
処理装置ＩＰ１から送られてきたアクセスタイプＴ ３
０４から図６Ａの３０５の様にチェックが行なわれ、三
つのステータスが生成される。ここでＭＰＦとはｍｉｓ
ｓｉｎｇ ｐａｇｅ ｆａｕｌｔのことであり、与えら
れた仮想ページに対応する実ページが存在しないことを
表す。また、ＳＦとはｓｅｃｕｒｉｔｙ ｆａｕｌｔの
ことであり、アクセスを許されない実ページを参照しよ
うとしていることを表す。最後に、ＯＫは与えられた仮
想ページに対応する実ページが存在し、かつそのページ
のアクセスが許されるので、アドレス変換によって得ら
れた実アドレスは有効であることを表す。各ステータス
生成論理の一例を図６Ｂに示す。
ランドのアクセスタイプとＰＴＷ内のＥおよびＰビット
によってページの実記憶上の存在チェックが行なわれ
る。図６ＡのＰＴＷ３０３内のＥおよびＰビットと命令
処理装置ＩＰ１から送られてきたアクセスタイプＴ ３
０４から図６Ａの３０５の様にチェックが行なわれ、三
つのステータスが生成される。ここでＭＰＦとはｍｉｓ
ｓｉｎｇ ｐａｇｅ ｆａｕｌｔのことであり、与えら
れた仮想ページに対応する実ページが存在しないことを
表す。また、ＳＦとはｓｅｃｕｒｉｔｙ ｆａｕｌｔの
ことであり、アクセスを許されない実ページを参照しよ
うとしていることを表す。最後に、ＯＫは与えられた仮
想ページに対応する実ページが存在し、かつそのページ
のアクセスが許されるので、アドレス変換によって得ら
れた実アドレスは有効であることを表す。各ステータス
生成論理の一例を図６Ｂに示す。
【００３６】存在チェックの結果、二つのオペランドに
ついてＯＫとなればデータ転送が開始される。ＭＭ ４
とＥＭ ５とのあいだのデータ転送を制御する手段の一
例を図７に示す。この手段はメモリ制御装置ＭＣ ３に
存在するとする。
ついてＯＫとなればデータ転送が開始される。ＭＭ ４
とＥＭ ５とのあいだのデータ転送を制御する手段の一
例を図７に示す。この手段はメモリ制御装置ＭＣ ３に
存在するとする。
【００３７】アドレス変換装置ＡＴ ２で生成された主
記憶アドレスはレジスタＭＭＡ ５０２に格納され、バ
ス５９を通じてＭＭ ４に送られる。同様に拡張記憶ア
ドレスはレジスタＥＭＡ ５０４に格納され、バス６３
を通じてＥＭ ５に送られる。また、転送長がレジスタ
ＬＥＮ ５０６に格納される。レジスタＤ ５０９には
転送方向が納められる。個々では、ＭＭ ４からＥＭ
５への転送を０とし、ＥＭ ５からＭＭ ４への転送を
１とする。データはレジスタＤＡＴＡ ５０１を経由し
てＭＭ−ＥＭ間で転送される。ＭＭＡ ５０２、ＥＭＡ
５０４は１回の転送毎に＋１回路５０３と５０５によ
りＭＭＡ ５０２とＥＭＡ ５０４の内容を増加させ
る。一方、ＬＥＭ ５０９の内容は−１回路５０７によ
り一回の転送毎に低減される。ＬＥＭ ５０６の内容が
０になると、０検出回路５１１により検出される。制御
回路Ｃ ５１０は、Ｄ ５０９と０検出回路５１１の出
力をその入力とし、以下のようにＭＭ ４とＥＭ ５に
コマンドを送る。
記憶アドレスはレジスタＭＭＡ ５０２に格納され、バ
ス５９を通じてＭＭ ４に送られる。同様に拡張記憶ア
ドレスはレジスタＥＭＡ ５０４に格納され、バス６３
を通じてＥＭ ５に送られる。また、転送長がレジスタ
ＬＥＮ ５０６に格納される。レジスタＤ ５０９には
転送方向が納められる。個々では、ＭＭ ４からＥＭ
５への転送を０とし、ＥＭ ５からＭＭ ４への転送を
１とする。データはレジスタＤＡＴＡ ５０１を経由し
てＭＭ−ＥＭ間で転送される。ＭＭＡ ５０２、ＥＭＡ
５０４は１回の転送毎に＋１回路５０３と５０５によ
りＭＭＡ ５０２とＥＭＡ ５０４の内容を増加させ
る。一方、ＬＥＭ ５０９の内容は−１回路５０７によ
り一回の転送毎に低減される。ＬＥＭ ５０６の内容が
０になると、０検出回路５１１により検出される。制御
回路Ｃ ５１０は、Ｄ ５０９と０検出回路５１１の出
力をその入力とし、以下のようにＭＭ ４とＥＭ ５に
コマンドを送る。
【００３８】（１）０検出回路５１１の出力が０の時 （ａ）Ｄ５０９が０の時 バス６０を通じて読みだしコマンドがＭＭ ４へ送られ
る。
る。
【００３９】バス６３を通じて書き込みコマンドがＥＭ
５へ送られる。
５へ送られる。
【００４０】（ｂ）Ｄ５０９が１の時 バス６０を通じて読みだしコマンドがＭＭ ４へ送られ
る。
る。
【００４１】バス６３を通じて書き込みコマンドがＥＭ
５へ送られる。
５へ送られる。
【００４２】（２）０検出回路５１１の出力が１の時 バス５７を通じて転送の終了をアドレス変換装置ＡＴ
２へ報告する。
２へ報告する。
【００４３】存在チェックの結果、いずれかのオペラン
ドについてＳＦが報告された場合、通常では起こり得な
いアクセスが行われたので、プログラムの実行を中断す
る。
ドについてＳＦが報告された場合、通常では起こり得な
いアクセスが行われたので、プログラムの実行を中断す
る。
【００４４】存在チェックの結果、いずれかのオペラン
ドについてＭＰＦが報告された場合には制御プログラム
によりページの再配置が行われる。以下はその一例であ
る。なお、制御プログラムには適当な方法で例外を起こ
したメモリアクセスのタイプが報告される。
ドについてＭＰＦが報告された場合には制御プログラム
によりページの再配置が行われる。以下はその一例であ
る。なお、制御プログラムには適当な方法で例外を起こ
したメモリアクセスのタイプが報告される。
【００４５】（１）主記憶アクセスで例外が発生した場
合 （ａ）Ｅ＝０かつＰ＝０の時 実ページはまだ用意されていないか外部記憶装置上にあ
る。
合 （ａ）Ｅ＝０かつＰ＝０の時 実ページはまだ用意されていないか外部記憶装置上にあ
る。
【００４６】（ｉ）用意されていなければ、適当な方法
で実ページを獲得する。ＰＴＷのＰビットを１に書き換
え、実アドレスフィールドを、獲得したページを指すよ
うに書き換える。
で実ページを獲得する。ＰＴＷのＰビットを１に書き換
え、実アドレスフィールドを、獲得したページを指すよ
うに書き換える。
【００４７】（ｉｉ）外部記憶装置上にあるならば、適
当な方法で主記憶実ページを獲得し、実ページをロード
する。ＰＴＷのＰビットを１に書き換え、実アドレスフ
ィールドを獲得したページを指すように書き換える。
当な方法で主記憶実ページを獲得し、実ページをロード
する。ＰＴＷのＰビットを１に書き換え、実アドレスフ
ィールドを獲得したページを指すように書き換える。
【００４８】（ｂ）ＭＰＦでＥ＝１かつＰ＝１の時 実ページは拡張記憶装置上にある。
【００４９】適当な方法で主記憶実ページを獲得し、拡
張記憶装置から実ページをロードする。ＰＴＷのＥビッ
トを０に書きかえ、実アドレスフィールドを、獲得した
ページを指すように書き換える。
張記憶装置から実ページをロードする。ＰＴＷのＥビッ
トを０に書きかえ、実アドレスフィールドを、獲得した
ページを指すように書き換える。
【００５０】（ｃ）ＭＰＦでＥ＝１かつＰ＝０の時 実ページは外部記憶装置上にある。
【００５１】適当な方法で拡張記憶実ページを獲得し、
外部記憶装置から実ページをロードする。ＰＴＷのＰビ
ットを１に書きかえ、実アドレスフィールドを、獲得し
たページを指すように書き換える。
外部記憶装置から実ページをロードする。ＰＴＷのＰビ
ットを１に書きかえ、実アドレスフィールドを、獲得し
たページを指すように書き換える。
【００５２】（２）拡張記憶アクセスで例外が発生した
場合 （ａ）ＭＰＦでＥ＝０かつＰ＝０の時 実ページはまだ用意されていないか、外部記憶装置上に
ある。
場合 （ａ）ＭＰＦでＥ＝０かつＰ＝０の時 実ページはまだ用意されていないか、外部記憶装置上に
ある。
【００５３】（ｉ）用意されていなければ、適当な方法
で拡張記憶実ページを獲得し、対応するＰＴＷのＥビッ
トとＰビットを１にする。
で拡張記憶実ページを獲得し、対応するＰＴＷのＥビッ
トとＰビットを１にする。
【００５４】（ｉｉ）実ページが存在し、外部記憶装置
に存在するならば、拡張アクセスで主記憶ページをアク
セスしようとしているので、ＳＦと同じ扱いにする。
に存在するならば、拡張アクセスで主記憶ページをアク
セスしようとしているので、ＳＦと同じ扱いにする。
【００５５】（ｂ）ＭＰＦでＥ＝１かつＰ＝０の時 実ページは外部記憶装置上にある。
【００５６】適当な方法で拡張記憶実ページを獲得し、
外部記憶装置から実ページをロードする。ＰＴＷのＰビ
ットを１に書きかえ、実アドレスフィールドを、獲得し
たページを指すように書き換える。
外部記憶装置から実ページをロードする。ＰＴＷのＰビ
ットを１に書きかえ、実アドレスフィールドを、獲得し
たページを指すように書き換える。
【００５７】次に、本発明の第３の実施例について説明
する。
する。
【００５８】上記第１および第２の実施例において命令
２００中のＯＰフィールドからオペランド１および２に
対するアクセスタイプが決定するが、この第３の実施例
では図８Ａに示すようにセグメント記述子のＦｌａｇフ
ィールドの中にアクセスタイプを持つ。図８Ｂのビット
２２の拡張記憶ビットが０の時、アクセスタイプは主記
憶であり、１の時拡張記憶であるとする。
２００中のＯＰフィールドからオペランド１および２に
対するアクセスタイプが決定するが、この第３の実施例
では図８Ａに示すようにセグメント記述子のＦｌａｇフ
ィールドの中にアクセスタイプを持つ。図８Ｂのビット
２２の拡張記憶ビットが０の時、アクセスタイプは主記
憶であり、１の時拡張記憶であるとする。
【００５９】図９に示すように、オペランド１のアクセ
スタイプは、オペランド１記述子のＤ１フィールドで指
定されたセグメント記述子中のビット２２（２２３）に
より、オペランド２のアクセスタイプは同様に、２２４
により指定される。
スタイプは、オペランド１記述子のＤ１フィールドで指
定されたセグメント記述子中のビット２２（２２３）に
より、オペランド２のアクセスタイプは同様に、２２４
により指定される。
【００６０】さらに、本発明の第４の実施例について説
明する。
明する。
【００６１】図１０に示すように、アクセスタイプはセ
グメント記述子レジスタのＷフィールドで指定された仮
想空間レジスタに納められた仮想空間番号が２５６以上
であると拡張記憶アクセスであると定義される。仮想空
間レジスタの出力２６１がアクセスタイプ判定回路２２
５に入力され、判定出力がオペランドアクセスタイプレ
ジスタ２１８に入力される。同様に、オペランド２に対
する仮想空間レジスタの出力２６２がアクセスタイプ判
定回路２２６に入力され、判定出力がオペランドアクセ
スタイプレジスタ２２０に入力される。
グメント記述子レジスタのＷフィールドで指定された仮
想空間レジスタに納められた仮想空間番号が２５６以上
であると拡張記憶アクセスであると定義される。仮想空
間レジスタの出力２６１がアクセスタイプ判定回路２２
５に入力され、判定出力がオペランドアクセスタイプレ
ジスタ２１８に入力される。同様に、オペランド２に対
する仮想空間レジスタの出力２６２がアクセスタイプ判
定回路２２６に入力され、判定出力がオペランドアクセ
スタイプレジスタ２２０に入力される。
【００６２】
【発明の効果】以上説明したように、本発明によれば拡
張記憶装置についても仮想アドレスによる管理が可能に
なり、かつ拡張記憶装置に関するアドレス変換の高速化
が可能となる。さらに、新しく導入したアクセスタイプ
という概念とページテーブル内の拡張記憶ビットによ
り、効率的で高速なページの再配置が可能となる。
張記憶装置についても仮想アドレスによる管理が可能に
なり、かつ拡張記憶装置に関するアドレス変換の高速化
が可能となる。さらに、新しく導入したアクセスタイプ
という概念とページテーブル内の拡張記憶ビットによ
り、効率的で高速なページの再配置が可能となる。
【００６３】この様な拡張の帰結として、 （１）仮想記憶管理方式の利点を拡張記憶装置のデータ
にも生かせる。
にも生かせる。
【００６４】（２）高速な仮想記憶システムが提供でき
る。
る。
【００６５】という効果がある。
【図１】本発明の情報処理装置のアドレス変換過程図。
【図２】本発明の情報処理装置におけるシングルプロセ
ッサの中央処理装置のブロック図。
ッサの中央処理装置のブロック図。
【図３】図２の中央処理装置上で実行される主記憶装置
および拡張記憶装置間のデータ転送を行う命令のフォー
マット図。
および拡張記憶装置間のデータ転送を行う命令のフォー
マット図。
【図４】図３のデータ転送命令のオペランド仮想アドレ
スおよびアクセスタイプの生成の説明図。
スおよびアクセスタイプの生成の説明図。
【図５】（Ａ）主記憶上のページテーブルワード（ＰＴ
Ｗ）のフォーマット図。 （Ｂ）拡張記憶上のページテーブルワード（ＰＴＷ）の
フォーマット図。
Ｗ）のフォーマット図。 （Ｂ）拡張記憶上のページテーブルワード（ＰＴＷ）の
フォーマット図。
【図６】（Ａ）ＰＴＷのＥビットおよびＰビットとアク
セスタイプから存在チェックを行う場合の説明図。 （Ｂ）ＰＴＷのＥビットおよびＰビットとアクセスタイ
プから存在チェックを行うための回路図。
セスタイプから存在チェックを行う場合の説明図。 （Ｂ）ＰＴＷのＥビットおよびＰビットとアクセスタイ
プから存在チェックを行うための回路図。
【図７】メモリ制御装置内の主記憶装置および拡張記憶
装置間のデータ転送制御回路図。
装置間のデータ転送制御回路図。
【図８】（Ａ）セグメント記述子のフォーマット図。 （Ｂ）セグメント記述子のフラグフィールドの説明図。
【図９】本発明の第３の実施例のオペランド仮想アドレ
スおよびアクセスタイプの生成の説明図。
スおよびアクセスタイプの生成の説明図。
【図１０】本発明の第４の実施例のオペランド仮想アド
レスおよびアクセスタイプの生成の説明図。
レスおよびアクセスタイプの生成の説明図。
１ 命令処理装置（ＩＰ） ２ アドレス変換装置（ＡＴ） ３ メモリ制御装置（ＭＣ） ４ 主記憶装置（ＭＭ） ５ 拡張記憶装置（ＥＭ） １００ 仮想アドレス（ＶＡ） １０１ ページテーブルディレクトリベースレジスタ
（ＰＤＢＲ） １０２ 仮想空間ページテーブルディレクトリ（ＷＳ
ＰＴＤ） １０３ ページテーブル（ＰＴ） １０４ 主記憶実ページ １０５ 拡張記憶実ページ ２００ 命令語 ２０１ オペランド１記述子 ２０２ オペランド２記述子 ２０３ インデクスレジスタ ２０４ セグメント記述子レジスタ ２１１ 仮想空間レジスタ（ＷＳＲ） ２１４ 加算器 ２１５ 加算器 ２１６，２２５，２２６ アクセスタイプ判定器 ２１７ オペランド１仮想アドレス ２１８ オペランド１アクセスタイプ ２１９ オペランド２仮想アドレス ２２０ オペランド２アクセスタイプ ３０１ 主記憶実ページに対するページテーブルワー
ド ３０２ 拡張記憶実ページに対するページテーブルワ
ード ３０３ ページテーブルワード ３０４ アクセスタイプ ３０５ ページ存在チェック回路 ５０１ レジスタ（ＤＡＴＡ） ５０２ レジスタ（ＭＭＡ） ５０４ レジスタ（ＥＭＡ） ５０６ レジスタ（ＬＥＮ） ５０９ レジスタ（Ｄ） ５０３，５０５ ＋１回路 ５０７ −１回路 ５１１ ０検出器 ５１０ 制御回路（Ｃ）
（ＰＤＢＲ） １０２ 仮想空間ページテーブルディレクトリ（ＷＳ
ＰＴＤ） １０３ ページテーブル（ＰＴ） １０４ 主記憶実ページ １０５ 拡張記憶実ページ ２００ 命令語 ２０１ オペランド１記述子 ２０２ オペランド２記述子 ２０３ インデクスレジスタ ２０４ セグメント記述子レジスタ ２１１ 仮想空間レジスタ（ＷＳＲ） ２１４ 加算器 ２１５ 加算器 ２１６，２２５，２２６ アクセスタイプ判定器 ２１７ オペランド１仮想アドレス ２１８ オペランド１アクセスタイプ ２１９ オペランド２仮想アドレス ２２０ オペランド２アクセスタイプ ３０１ 主記憶実ページに対するページテーブルワー
ド ３０２ 拡張記憶実ページに対するページテーブルワ
ード ３０３ ページテーブルワード ３０４ アクセスタイプ ３０５ ページ存在チェック回路 ５０１ レジスタ（ＤＡＴＡ） ５０２ レジスタ（ＭＭＡ） ５０４ レジスタ（ＥＭＡ） ５０６ レジスタ（ＬＥＮ） ５０９ レジスタ（Ｄ） ５０３，５０５ ＋１回路 ５０７ −１回路 ５１１ ０検出器 ５１０ 制御回路（Ｃ）
Claims (4)
- 【請求項１】 命令処理装置と、 比較的高速で、比較的小容量の主記憶装置と、 比較的低速で、比較的大容量の拡張記憶装置と、 該命令処理装置がアクセスする仮想アドレスを実アドレ
スに変換するために、仮想ページアドレスに対応する実
ページアドレスと、実ページが該主記憶装置に存在して
いるか、または該拡張記憶装置に存在しているかを表示
する拡張記憶存在ビットを含むページテーブルワードを
その要素とするアドレス変換テーブルを有することを特
徴とする情報処理装置。 - 【請求項２】 命令処理装置と、 比較的高速で、比較的小容量の主記憶装置と、 比較的低速で、比較的大容量の拡張記憶装置と、 該命令処理装置上で実行される少なくとも１ワードの命
令語に含まれる情報から、該命令がアクセスする少なく
とも一つのオペランドが該主記憶装置か、または該拡張
記憶装置に置かれるものかを判断し、オペランドが該拡
張記憶装置に置かれるものであることを指定する拡張記
憶指定ビットを出力するアクセスタイプ判断手段と、該
命令処理装置がアクセスする仮想アドレスを実アドレス
に変換するために、仮想ページアドレスに対応する実ペ
ージアドレスと実ページが該主記憶装置に存在している
か、または該拡張記憶装置に存在しているかを表示する
拡張記憶存在ビットを含むページテーブルワードをその
要素とするアドレス変換テーブルを有することを特徴と
する情報処理装置。 - 【請求項３】 命令処理装置と、 比較的高速で、比較的小容量の主記憶装置と、 比較的低速で、比較的大容量の拡張記憶装置と、 論理的なデータのブロックであるセグメントを定義し、
開始仮想アドレスと、セグメントサイズを含むセグメン
ト記述子中に、該セグメントが該主記憶装置か、該拡張
記憶装置中に置かれるものかを示す拡張記憶ビットを有
することを特徴とする情報処理装置。 - 【請求項４】 命令処理装置と、 比較的高速で、比較的小容量の主記憶装置と、 比較的低速で、比較的大容量の拡張記憶装置と、 複数の仮想空間を識別する仮想空間番号を表示する手段
と、 指定された仮想空間番号から、該指定された仮想空間が
該主記憶装置上か、または該拡張記憶装置上に置かれる
こを判断する手段を備えたことを特徴とする情報処理装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03519892A JP3219826B2 (ja) | 1992-02-21 | 1992-02-21 | 情報処理装置 |
| FR9301994A FR2687812B1 (fr) | 1992-02-21 | 1993-02-22 | Systeme de traitement de l'information. |
| US08/020,369 US5481688A (en) | 1992-02-21 | 1993-02-22 | Information processing system having an address translation table loaded with main/expanded memory presence bits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03519892A JP3219826B2 (ja) | 1992-02-21 | 1992-02-21 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05233452A true JPH05233452A (ja) | 1993-09-10 |
| JP3219826B2 JP3219826B2 (ja) | 2001-10-15 |
Family
ID=12435172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03519892A Expired - Fee Related JP3219826B2 (ja) | 1992-02-21 | 1992-02-21 | 情報処理装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5481688A (ja) |
| JP (1) | JP3219826B2 (ja) |
| FR (1) | FR2687812B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7685400B2 (en) | 2004-12-15 | 2010-03-23 | International Business Machines Corporation | Storage of data blocks of logical volumes in a virtual disk storage subsystem |
| JP2015522886A (ja) * | 2012-07-18 | 2015-08-06 | マイクロン テクノロジー， インク． | 階層メモリシステムのためのメモリ管理 |
| US11029892B2 (en) | 2018-05-14 | 2021-06-08 | Fujitsu Limited | Memory control apparatus and memory control method for swapping data based on data characteristics |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07182239A (ja) * | 1993-12-24 | 1995-07-21 | Nec Corp | セグメント分割管理システム |
| JP4058118B2 (ja) * | 1994-11-15 | 2008-03-05 | 株式会社日立製作所 | プログラム生成システム及び方法 |
| US5710724A (en) * | 1995-04-20 | 1998-01-20 | Digital Equipment Corp. | Dynamic computer performance monitor |
| US20060015780A1 (en) * | 1995-10-25 | 2006-01-19 | Cityu Research Limited | Specifying data timeliness requirement and trap enabling on instruction operands of a processor |
| US5920881A (en) * | 1997-05-20 | 1999-07-06 | Micron Electronics, Inc. | Method and system for using a virtual register file in system memory |
| US6195734B1 (en) | 1997-07-02 | 2001-02-27 | Micron Technology, Inc. | System for implementing a graphic address remapping table as a virtual register file in system memory |
| US6192457B1 (en) | 1997-07-02 | 2001-02-20 | Micron Technology, Inc. | Method for implementing a graphic address remapping table as a virtual register file in system memory |
| US6108733A (en) * | 1998-01-20 | 2000-08-22 | Micron Technology, Inc. | Method for extending the available number of configuration registers |
| US6243775B1 (en) | 1998-01-20 | 2001-06-05 | Micron Technology, Inc. | System for extending the available number of configuration registers |
| US6272576B1 (en) | 1998-01-20 | 2001-08-07 | Micron Technology, Inc. | Method for extending the available number of configuration registers |
| US6223271B1 (en) | 1998-07-15 | 2001-04-24 | Compaq Computer Corp. | System and method for detecting system memory size using ROM based paging tables |
| US7581074B2 (en) * | 2006-05-19 | 2009-08-25 | International Business Machines Corporation | Facilitating use of storage access keys to access storage |
| US7594094B2 (en) * | 2006-05-19 | 2009-09-22 | International Business Machines Corporation | Move data facility with optional specifications |
| US8924685B2 (en) * | 2010-05-11 | 2014-12-30 | Qualcomm Incorporated | Configuring surrogate memory accessing agents using non-priviledged processes |
| US10656945B2 (en) * | 2012-06-15 | 2020-05-19 | International Business Machines Corporation | Next instruction access intent instruction for indicating usage of a storage operand by one or more instructions subsequent to a next sequential instruction |
| EP3563307B1 (en) | 2017-02-23 | 2023-04-12 | Cerebras Systems Inc. | Accelerated deep learning |
| WO2018193361A1 (en) | 2017-04-17 | 2018-10-25 | Cerebras Systems Inc. | Microthreading for accelerated deep learning |
| WO2018193354A1 (en) | 2017-04-17 | 2018-10-25 | Cerebras Systems Inc. | Wavelet representation for accelerated deep learning |
| US11488004B2 (en) | 2017-04-17 | 2022-11-01 | Cerebras Systems Inc. | Neuron smearing for accelerated deep learning |
| US11328207B2 (en) | 2018-08-28 | 2022-05-10 | Cerebras Systems Inc. | Scaled compute fabric for accelerated deep learning |
| WO2020044208A1 (en) | 2018-08-29 | 2020-03-05 | Cerebras Systems Inc. | Isa enhancements for accelerated deep learning |
| WO2020044238A1 (en) | 2018-08-29 | 2020-03-05 | Cerebras Systems Inc. | Processor element redundancy for accelerated deep learning |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63244152A (ja) * | 1987-03-30 | 1988-10-11 | Fujitsu Ltd | 拡張記憶装置アクセス制御装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2400729A1 (fr) * | 1977-08-17 | 1979-03-16 | Cii Honeywell Bull | Dispositif pour la transformation d'adresses virtuelles en adresses physiques dans un systeme de traitement de donnees |
| US4476524A (en) * | 1981-07-02 | 1984-10-09 | International Business Machines Corporation | Page storage control methods and means |
| JPS60126749A (ja) * | 1983-12-14 | 1985-07-06 | Hitachi Ltd | メモリ制御方式 |
| US4669043A (en) * | 1984-02-17 | 1987-05-26 | Signetics Corporation | Memory access controller |
| JPS6261132A (ja) * | 1985-09-12 | 1987-03-17 | Fujitsu Ltd | デ−タ転送命令制御方式 |
| US5347636A (en) * | 1985-11-08 | 1994-09-13 | Nec Corporation | Data processor which efficiently accesses main memory and input/output devices |
| US5233700A (en) * | 1987-03-03 | 1993-08-03 | Nec Corporation | Address translation device with an address translation buffer loaded with presence bits |
| JP2668438B2 (ja) * | 1989-04-21 | 1997-10-27 | 三菱電機株式会社 | データ検索装置 |
| FR2652926B1 (fr) * | 1989-10-06 | 1994-07-08 | Bull Sa | Procede d'exploitation de la memoire dans un systeme informatique du type a adressage virtuel et dispositif pour la mise en óoeuvre dudit procede. |
| US5237668A (en) * | 1989-10-20 | 1993-08-17 | International Business Machines Corporation | Process using virtual addressing in a non-privileged instruction to control the copying of a page of data in or between multiple media |
-
1992
- 1992-02-21 JP JP03519892A patent/JP3219826B2/ja not_active Expired - Fee Related
-
1993
- 1993-02-22 FR FR9301994A patent/FR2687812B1/fr not_active Expired - Fee Related
- 1993-02-22 US US08/020,369 patent/US5481688A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63244152A (ja) * | 1987-03-30 | 1988-10-11 | Fujitsu Ltd | 拡張記憶装置アクセス制御装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7685400B2 (en) | 2004-12-15 | 2010-03-23 | International Business Machines Corporation | Storage of data blocks of logical volumes in a virtual disk storage subsystem |
| JP2015522886A (ja) * | 2012-07-18 | 2015-08-06 | マイクロン テクノロジー， インク． | 階層メモリシステムのためのメモリ管理 |
| US10089242B2 (en) | 2012-07-18 | 2018-10-02 | Micron Technology, Inc. | Memory management for a hierarchical memory system |
| US10831672B2 (en) | 2012-07-18 | 2020-11-10 | Micron Technology, Inc | Memory management for a hierarchical memory system |
| US11029892B2 (en) | 2018-05-14 | 2021-06-08 | Fujitsu Limited | Memory control apparatus and memory control method for swapping data based on data characteristics |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2687812A1 (fr) | 1993-08-27 |
| FR2687812B1 (fr) | 1997-12-12 |
| US5481688A (en) | 1996-01-02 |
| JP3219826B2 (ja) | 2001-10-15 |
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