JPH05233109A - Loading and unloading system of computer main body and optical unit - Google Patents
Loading and unloading system of computer main body and optical unitInfo
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- JPH05233109A JPH05233109A JP3042692A JP3042692A JPH05233109A JP H05233109 A JPH05233109 A JP H05233109A JP 3042692 A JP3042692 A JP 3042692A JP 3042692 A JP3042692 A JP 3042692A JP H05233109 A JPH05233109 A JP H05233109A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、例えばパーソナルコン
ピュータの周辺装置であるハードディスクやプリンタな
どのオプション機器の電源としてコンピュータ本体から
電源が供給されるようになっているとともに、コンピュ
ータ本体におけるオプション機器コントロール部とオプ
ション機器における内部回路部との間でデータの授受を
行うように構成されたシステムにおいて、そのオプショ
ン機器をコンピュータ本体に対して装脱着するシステム
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention is designed to supply power from a computer main body as a power source for an optional device such as a hard disk or a printer which is a peripheral device of a personal computer, and to control an optional device in the computer main body. The present invention relates to a system configured to exchange data between a computer section and an internal circuit section of an optional device, and to attach / detach the optional device to / from the computer body.
【０００２】[0002]
【従来の技術】図５は従来のコンピュータ本体とオプシ
ョン機器との装脱着システムを示す概略的な回路図であ
る。2. Description of the Related Art FIG. 5 is a schematic circuit diagram showing a conventional attachment / detachment system for a computer main body and optional equipment.
【０００３】図において、Ａ1 はコンピュータ本体、Ｂ
1 はオプション機器、１はコンピュータ本体Ａ1 とオプ
ション機器Ｂ1 とのソケット部、２はオプション機器コ
ントロール部、３はオプション機器内部回路部、４はコ
ンピュータ本体Ａ1 側の直流電源出力部、５はオプショ
ン機器Ｂ1 側の直流電源受給部である。コンピュータ本
体Ａ1 内のオプション機器コントロール部２とオプショ
ン機器Ｂ1 内のオプション機器内部回路部３とは直接的
に接続されている。また、コンピュータ本体Ａ1 側の直
流電源出力部４とオプション機器Ｂ1 側の直流電源受給
部５とは直接的に接続されている。In the figure, A 1 is a computer main body and B is
1 is an optional device, 1 is a socket portion for the computer body A 1 and optional device B 1 , 2 is an optional device control portion, 3 is an optional device internal circuit portion, 4 is a DC power supply output portion on the computer body A 1 side, 5 Is a DC power supply receiving unit on the side of the optional device B 1 . The optional device control unit 2 in the computer body A 1 and the optional device internal circuit unit 3 in the optional device B 1 are directly connected. Further, the DC power supply output unit 4 on the computer main body A 1 side and the DC power supply receiving unit 5 on the optional device B 1 side are directly connected.
【０００４】オプション機器Ｂ1 をソケット部１を介し
てコンピュータ本体Ａ1 に接続するに際しては、予め、
コンピュータ本体Ａ1 の電源をＯＦＦにして直流電源出
力部４の出力を無くした状態にしてから、オプション機
器Ｂ1 をコンピュータ本体Ａ1 に装着する。その装着が
完了してから、コンピュータ本体Ａ1 の電源をＯＮにし
て直流電源出力部４から直流電源受給部５へと電源を供
給し、この直流電源受給部５からオプション機器内部回
路部３へ給電することによりオプション機器Ｂ1 を使用
することになる。Before connecting the optional equipment B 1 to the computer main body A 1 via the socket portion 1,
After turning off the power supply of the computer main body A 1 to turn off the output of the DC power supply output unit 4, the optional device B 1 is attached to the computer main body A 1 . After the mounting is completed, the power of the computer main body A 1 is turned on to supply power from the DC power supply output unit 4 to the DC power supply receiving unit 5, and from the DC power supply receiving unit 5 to the optional equipment internal circuit unit 3. By supplying power, the optional device B 1 is used.
【０００５】また、コンピュータ本体Ａ1 にオプション
機器Ｂ1 を装着している状態からオプション機器Ｂ1 を
脱着するに際しては、上記と同様に、予め、コンピュー
タ本体Ａ1 の電源をＯＦＦにして直流電源出力部４の出
力を無くした状態にしてから、オプション機器Ｂ1 をコ
ンピュータ本体Ａ1 から脱着する。Further, when detaching the optional device B 1 from a state wearing the optional equipment B 1 to the computer main body A 1, in the same manner as mentioned above, previously, the DC power source is turned OFF the power of the computer main body A 1 After the output of the output unit 4 is turned off, the optional device B 1 is detached from the computer main body A 1 .
【０００６】[0006]
【発明が解決しようとする課題】しかし、オプション機
器Ｂ1 の電源がコンピュータ本体Ａ1 の直流電源出力部
４から直接給電されているとともに、コンピュータ本体
Ａ1 のオプション機器コントロール部２とオプション機
器Ｂ1 のオプション機器内部回路部３とが直接的に接続
されているため、コンピュータ本体Ａ1 に対するオプシ
ョン機器Ｂ1 の装脱着に際して、コンピュータ本体Ａ1
の電源をＯＮ状態にしたまま装脱着した場合には、ＩＣ
の破壊（ラッチアップ等）や誤動作を起こす危険性があ
った。すなわち、ラッチアップに対する保護回路が設け
られておらず、また、コンピュータ本体Ａ1 とオプショ
ン機器Ｂ1 との間のデータ授受のアクセスに関する規制
が何らなされていなかったからである。[SUMMARY OF THE INVENTION] However, optional equipment power B 1 is with is powered directly from the DC power supply output section 4 of the computer main body A 1, computer A 1 optional equipment control unit 2 and optional equipment B since the first optional equipment internal circuit unit 3 is directly connected, when the wearing of optional equipment B 1 to the computer main body a 1, computer a 1
If the device is attached or detached while the power of the
There was a risk of damage (latch-up, etc.) and malfunction. That is, a protection circuit against latch-up is not provided, and no regulation concerning access for data transfer between the computer body A 1 and the optional device B 1 is made.
【０００７】したがって、コンピュータ本体Ａ1 に対し
てオプション機器Ｂ1 を装脱着する際には、必ず、コン
ピュータ本体Ａ1 での作業を一旦中断し、電源をＯＦＦ
にしなければならないという不都合があった。[0007] Therefore, when the wearing the optional equipment B 1 the computer main body A 1 is, sure, temporarily suspended the work of a computer body A 1, OFF the power
There was the inconvenience of having to
【０００８】本発明は、このような事情に鑑みて創案さ
れたものであって、コンピュータ本体の電源がＯＮの状
態でオプション機器を装脱着しても、ＩＣの破壊（ラッ
チアップ等）や誤動作が生じないようにすることを目的
とする。The present invention was devised in view of such circumstances, and even if an optional device is attached or detached while the power of the computer main body is on, the IC is destroyed (latch-up, etc.) or malfunctions. The purpose is to prevent the occurrence of.
【０００９】[0009]
【課題を解決するための手段】本発明は、コンピュータ
本体に対して装脱着自在なオプション機器の電源が前記
コンピュータ本体の直流電源出力部から供給されるよう
に構成されているとともに、前記コンピュータ本体にお
けるオプション機器コントロール部と前記オプション機
器における内部回路部との間でデータの授受を行うよう
に構成されたコンピュータ本体とオプション機器との装
脱着システムであって、前記コンピュータ本体に対する
前記オプション機器の装着状態をロックするロック機構
を設けるとともに、このロック機構のロック状態を検出
する手段を設け、このロック状態検出手段がロック解除
状態を検出したときは前記オプション機器コントロール
部と前記オプション機器内部回路部との間のデータ授受
についてのアクセスを禁止する一方ロック状態を検出し
たときは前記のデータ授受のアクセスを許容する手段を
備えたことを特徴とするものである。According to the present invention, the power of an optional device which can be attached / detached to / from a computer main body is supplied from a DC power supply output section of the computer main body. Is a system for attaching and detaching a computer main body and an optional device configured to exchange data between an optional device control unit and an internal circuit unit of the optional device, wherein the optional device is attached to the computer main body. A lock mechanism for locking the state is provided, and means for detecting the lock state of the lock mechanism is provided. When the lock state detection means detects the unlocked state, the option device control section and the option device internal circuit section are provided. Access for data transfer between When detecting one lock status to prohibit is characterized in that it comprises a means for allowing the access of the data exchange.
【００１０】[0010]
【作用】オプション機器をコンピュータ本体に装着して
もロック機構をロック状態にしないうちはコンピュータ
本体のオプション機器コントロール部とオプション機器
の内部回路部との間のデータ授受のアクセスは禁止さ
れ、ロック機構をロック状態にして初めてそのデータ授
受が許容される。そして、オプション機器をコンピュー
タ本体から脱着するに際して、ロック機構を解除する
と、やはりデータ授受のアクセスが禁止される。したが
って、コンピュータ本体の電源をＯＮにしたままの状態
でオプション機器を装脱着しても、ＩＣの破壊（ラッチ
アップ等）や誤動作は防止されるのである。[Function] Even if the optional device is mounted on the computer main body, access to exchange data between the optional device control unit of the computer main body and the internal circuit unit of the optional device is prohibited unless the lock mechanism is locked. The data transfer is allowed only when the is locked. When the optional device is detached from the computer body and the lock mechanism is released, the access for data transfer is also prohibited. Therefore, even if the optional device is attached / detached while the power of the computer main body is kept ON, damage (latch-up, etc.) and malfunction of the IC can be prevented.
【００１１】[0011]
【実施例】以下、本発明の一実施例を図面に基づいて詳
細に説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described in detail below with reference to the drawings.
【００１２】図１は実施例に係るコンピュータ本体とオ
プション機器との装脱着システムを示す回路図である。FIG. 1 is a circuit diagram showing an attachment / detachment system for a computer main body and optional equipment according to an embodiment.
【００１３】パーソナルコンピュータ本体Ａとオプショ
ン機器Ｂとはソケット部１１を介して装脱着されるよう
になっている。１２はオプション機器コントロール部、
１３はオプション機器内部回路部、１４はコンピュータ
本体Ａ側の直流電源出力部、１５はオプション機器Ｂ側
の直流電源受給部である。The personal computer main body A and the optional device B are attached and detached via a socket 11. 12 is an optional device control section,
Reference numeral 13 is an internal circuit section of the optional equipment, 14 is a DC power output section on the computer main body A side, and 15 is a DC power supply receiving section on the optional equipment B side.
【００１４】コンピュータ本体Ａ側には、ローアクティ
ブのスリーステートバッファ１６ａ，１６ｂがオプショ
ン機器コントロール部１２に接続された状態で設けら
れ、オプション機器Ｂ側には、ローアクティブのスリー
ステートバッファ１７ａ，１７ｂがオプション機器内部
回路部１３に接続された状態で設けられ、オプション機
器コントロール部１２とオプション機器内部回路部１３
とがこれらスリーステートバッファ１６ａ，１６ｂ，１
７ａ，１７ｂを介して接続されている。直流電源出力部
１４は、直流電源Ｖcc（＋５Ｖ）と、起動抵抗Ｒ1 と、
出力用のＰチャンネル型のＭＯＳ−ＦＥＴ１８と、起動
用のＮＰＮ型のスイッチングトランジスタＱ1 とから構
成されている。オプション機器Ｂ側の直流電源受給部１
５は、ＭＯＳ−ＦＥＴ１８のドレインに接続されてい
る。スイッチングトランジスタＱ1 のベースに出力端子
が接続されたインバータ回路１９は、その入力端子がオ
プション機器有無信号Ｓ1 を指定する第１のレジスタＲ
ｇ1 に接続されている。Low active three-state buffers 16a and 16b are provided on the computer main body A side in a state of being connected to the optional device control section 12, and low active three-state buffers 17a and 17b are provided on the optional device B side. Is provided in a state of being connected to the internal circuit section 13 of the optional equipment, and the control section 12 of the optional equipment and the internal circuit section 13 of the optional equipment
And these three-state buffers 16a, 16b, 1
It is connected via 7a and 17b. The DC power supply output unit 14 includes a DC power supply Vcc (+ 5V), a starting resistor R 1 , and
It is composed of a P-channel type MOS-FET 18 for output and an NPN type switching transistor Q 1 for start-up. DC power supply receiving part 1 on the optional equipment B side
5 is connected to the drain of the MOS-FET 18. The inverter circuit 19 whose output terminal is connected to the base of the switching transistor Q 1 has a first register R whose input terminal specifies the optional device presence signal S 1.
connected to g 1 .
【００１５】オプション機器Ｂ側には、直流電源受給部
１５（直流電源Ｖcc（＋５Ｖ））の立ち上がりに伴って
リセットパルスを出力するリセット回路２０と、リセッ
トパルスの波形整形回路２１と、インバータ回路２２
と、Ｄ型のフリップフロップ回路２３と、オプション機
器ロック検出スイッチ２４などが備えられている。On the side of the optional equipment B, a reset circuit 20 which outputs a reset pulse with the rise of the DC power supply receiving unit 15 (DC power supply Vcc (+ 5V)), a reset pulse waveform shaping circuit 21, and an inverter circuit 22.
A D-type flip-flop circuit 23, an optional device lock detection switch 24, and the like.
【００１６】一方、コンピュータ本体Ａ側には、Ｄ型の
フリップフロップ回路２５と、ＡＮＤ回路２６と、スリ
ーステートバッファ２７と、ＯＲ回路２８などが備えら
れている。なお、下向きの三角形で示した２９はプルア
ップ抵抗である。On the other hand, the computer main body A side is provided with a D-type flip-flop circuit 25, an AND circuit 26, a three-state buffer 27, an OR circuit 28 and the like. Reference numeral 29 indicated by a downward triangle is a pull-up resistor.
【００１７】リセット回路２０の出力端子は波形整形回
路２１に入力接続され、波形整形回路２１の出力端子は
インバータ回路２２に入力接続され、インバータ回路２
２の出力端子はフリップフロップ回路２３のクロック端
子ＣＬＫに接続されている。The output terminal of the reset circuit 20 is input-connected to the waveform shaping circuit 21, and the output terminal of the waveform shaping circuit 21 is input-connected to the inverter circuit 22.
The output terminal of 2 is connected to the clock terminal CLK of the flip-flop circuit 23.
【００１８】フリップフロップ回路２３の／Ｑ出力端子
（記号「／」は否定を表す）はＡＮＤ回路２６の一入力
端子に接続されている。オプション機器ロック検出スイ
ッチ２４は、第１のレジスタＲｇ1 およびインバータ回
路１９に接続されているとともに、フリップフロップ回
路２５のクロック端子ＣＬＫにも接続されている。フリ
ップフロップ回路２５のＱ出力端子はＯＲ回路２８の一
入力端子に接続され、／Ｑ出力端子はＡＮＤ回路２６の
一入力端子に接続されている。ＡＮＤ回路２６の出力端
子はスリーステートバッファ２７の制御端子に接続さ
れ、スリーステートバッファ２７の出力端子はインタラ
プト信号Ｓ2 を指定する第２のレジスタＲｇ2 に接続さ
れている。インタラプトアック信号Ｓ3 を指定する第３
のレジスタＲｇ3 は、フリップフロップ回路２３，２５
のクリア端子ＣＬＲに接続されている。スリーステート
ＯＮ信号Ｓ4 を指定する第４のレジスタＲｇ4 はＯＲ回
路２８の一入力端子に接続され、ＯＲ回路２８の出力端
子はスリーステートバッファ１６ａ，１６ｂ，１７ａ，
１７ｂの制御端子に接続されている。The / Q output terminal (symbol "/" represents negation) of the flip-flop circuit 23 is connected to one input terminal of the AND circuit 26. The optional device lock detection switch 24 is connected to the first register Rg 1 and the inverter circuit 19, and is also connected to the clock terminal CLK of the flip-flop circuit 25. The Q output terminal of the flip-flop circuit 25 is connected to one input terminal of the OR circuit 28, and the / Q output terminal is connected to one input terminal of the AND circuit 26. The output terminal of the AND circuit 26 is connected to the control terminal of the three-state buffer 27, and the output terminal of the three-state buffer 27 is connected to the second register Rg 2 that specifies the interrupt signal S 2 . Third designation for interrupt interrupt signal S 3
Register Rg 3 of the flip-flop circuits 23 and 25.
Connected to the clear terminal CLR. The fourth register Rg 4 designating the three-state ON signal S 4 is connected to one input terminal of the OR circuit 28, and the output terminal of the OR circuit 28 has three-state buffers 16a, 16b, 17a,
It is connected to the control terminal of 17b.
【００１９】図２と図３はコンピュータ本体Ａに対する
オプション機器Ｂのロック機構の概略を示す。図２の場
合のオプション機器Ｂは例えばプリンタであるが、この
オプション機器Ｂの両端には、オプション機器Ｂをコン
ピュータ本体Ａに対して装着したときにその装着状態を
手動でロックし、また、脱着する前に手動でロックを解
除するロック機構３０が設けられている。図３の場合の
オプション機器Ｂはカートリッジ式のハードディスクで
あるが、このオプション機器Ｂの一端に上記と同様のロ
ック機構３０が設けられている。このようなロック機構
３０は、図１のオプション機器ロック検出スイッチ２４
と連動しており、ロックしたときにオプション機器ロッ
ク検出スイッチ２４が閉成され、ロック解除したときに
開成されるようになっている。2 and 3 schematically show the lock mechanism of the optional device B with respect to the computer main body A. As shown in FIG. The optional device B in the case of FIG. 2 is, for example, a printer, but at both ends of the optional device B, when the optional device B is attached to the computer main body A, the attached state is manually locked, and the optional device B is detached. A lock mechanism 30 is provided for manually unlocking the lock before starting. The optional device B in the case of FIG. 3 is a cartridge type hard disk, but the locking mechanism 30 similar to the above is provided at one end of the optional device B. Such a lock mechanism 30 is provided in the optional device lock detection switch 24 of FIG.
The optional device lock detection switch 24 is closed when locked, and opened when unlocked.
【００２０】次に、以上のように構成されたコンピュー
タ本体とオプション機器との装脱着システムの動作を説
明する。Next, the operation of the attachment / detachment system for the computer main body and the optional equipment configured as described above will be explained.
【００２１】〔１〕オプション機器の装着 まず、オプション機器Ｂをコンピュータ本体Ａに装着す
る場合の動作について説明する。[1] Mounting of Optional Equipment First, the operation of mounting the optional equipment B on the computer main body A will be described.
【００２２】いま、オプション機器Ｂがコンピュータ本
体Ａから離脱しているとする。ロック機構３０は解除状
態にあるから、オプション機器ロック検出スイッチ２４
は開成状態となっている。そして、パーソナルコンピュ
ータ本体Ａは、現在、電源がＯＮとなっていて使用状態
にあるとする。電源ＯＮ時の初期化において、第３のレ
ジスタＲｇ3 が指定するインタラプトアック信号Ｓ
3 は、一旦“Ｌ”レベルとなり、フリップフロップ回路
２５をクリアしてそれぞれのＱ出力端子を“Ｌ”レベル
に、／Ｑ出力端子を“Ｈ”レベルとなした後、“Ｈ”レ
ベルに戻っている。It is now assumed that the optional device B is detached from the computer main body A. Since the lock mechanism 30 is in the released state, the optional device lock detection switch 24
Is open. Then, it is assumed that the personal computer main body A is currently in a power-on state and in a use state. At initialization when the power is turned on, the interrupt ac signal S specified by the third register Rg 3
3 is once brought to the “L” level, clears the flip-flop circuit 25, sets the Q output terminals to the “L” level, sets the / Q output terminals to the “H” level, and then returns to the “H” level. ing.
【００２３】ただし、上記のＱ出力端子と／Ｑ出力端子
の“Ｌ”レベル，“Ｈ”レベルの状態はそのまま維持さ
れている。ＡＮＤ回路２６の二入力端子とも“Ｈ”レベ
ルとなっており、スリーステートバッファ２７はスリー
ステートＯＦＦ状態となっている。また、第４のレジス
タＲｇ4 のスリーステートＯＮ信号Ｓ4 は“Ｈ”レベル
に設定されており、ＯＲ回路２８の出力が“Ｈ”レベル
となっているため、ローアクティブのスリーステートバ
ッファ１６ａ，１６ｂはインアクティブとなっている。However, the above-mentioned "L" level and "H" level states of the Q output terminal and the / Q output terminal are maintained as they are. The two input terminals of the AND circuit 26 are both at "H" level, and the three-state buffer 27 is in the three-state OFF state. Further, since the three-state ON signal S 4 of the fourth register Rg 4 is set to the “H” level and the output of the OR circuit 28 is at the “H” level, the low-active three-state buffer 16 a, 16b is inactive.
【００２４】このような状態で、ユーザーがオプション
機器Ｂをソケット部１１を介してコンピュータ本体Ａに
装着し、その装着の完了後にロック機構３０をロックし
たとする。このロックによってオプション機器ロック検
出スイッチ２４が閉成状態となる。すると、オプション
機器有無信号Ｓ1 が“Ｌ”レベルとなって第１のレジス
タＲｇ1 に格納されるとともに、インバータ回路１９を
介して直流電源出力部１４のスイッチングトランジスタ
Ｑ1 を導通させる。スイッチングトランジスタＱ1 の導
通によりＭＯＳ−ＦＥＴ１８も導通し、直流電源出力部
１４の直流電源Ｖcc（＋５Ｖ）がオプション機器Ｂにお
ける直流電源受給部１５に供給されることになる。In this state, it is assumed that the user mounts the optional device B on the computer main body A via the socket 11 and locks the lock mechanism 30 after the mounting is completed. Due to this lock, the optional equipment lock detection switch 24 is closed. Then, the optional device presence / absence signal S 1 becomes “L” level and is stored in the first register Rg 1, and at the same time, the switching transistor Q 1 of the DC power output unit 14 is made conductive through the inverter circuit 19. When the switching transistor Q 1 is turned on, the MOS-FET 18 is turned on, and the DC power supply Vcc (+ 5V) of the DC power supply output unit 14 is supplied to the DC power supply receiving unit 15 of the option device B.
【００２５】直流電源受給部１５に直流電源Ｖcc（＋５
Ｖ）が供給されると、リセット回路２０の入力電圧が上
昇し、リセット回路２０からリセットパルスが出力され
る。DC power supply Vcc (+5
V) is supplied, the input voltage of the reset circuit 20 rises, and the reset circuit 20 outputs a reset pulse.
【００２６】このリセットパルスは、波形整形回路２１
によって波形整形され、インバータ回路２２によって反
転された後、フリップフロップ回路２３のクロック端子
ＣＬＫに入力される。すると、フリップフロップ回路２
３の／Ｑ出力端子はそれまでの“Ｈ”レベルから“Ｌ”
レベルへと反転する。したがって、ＡＮＤ回路２６は
“Ｌ”レベルを出力し、スリーステートバッファ２７を
ＯＮにして“Ｌ”レベルのインタラプト信号Ｓ2 を第２
のレジスタＲｇ2 に格納する。The reset pulse has a waveform shaping circuit 21.
The waveform is shaped by the inverter circuit 22, inverted by the inverter circuit 22, and then input to the clock terminal CLK of the flip-flop circuit 23. Then, the flip-flop circuit 2
3's / Q output terminal is "L" from the previous "H" level
Invert to level. Therefore, the AND circuit 26 outputs the "L" level, turns on the three-state buffer 27, and outputs the "L" level interrupt signal S 2 to the second level.
It is stored in the register Rg 2 of
【００２７】コンピュータ本体Ａにおいては、インタラ
プト信号Ｓ2 が“Ｌ”レベルに反転したときに、ＢＩＯ
Ｓ（基本入出力システム）のプログラムの割り込み処理
ルーチンを実行するようになっている。これを図４のフ
ローチャートに基づいて説明する。In the computer A, when the interrupt signal S 2 is inverted to the "L" level, the BIOS
The S (basic input / output system) program interrupt processing routine is executed. This will be described based on the flowchart of FIG.
【００２８】第２のレジスタＲｇ2 が指定するインタラ
プト信号Ｓ2 が“Ｌ”レベルになると、ステップＳ１か
らの割り込み処理ルーチンに進む。ステップＳ１で、第
１のレジスタＲｇ1 の内容を確認し、オプション機器有
無信号Ｓ1 が有る（“Ｌ”）か無い（“Ｈ”）かを判定
する。ここでは前述のように有る（“Ｌ”）となってい
るので、ステップＳ２に進み、ＢＩＯＳのコモンエリア
に「オプション機器有り」と設定する。つまり、オプシ
ョン機器Ｂへのアクセスを「可」とするのである。次
に、ステップＳ３に進み、第４のレジスタＲｇ4 におい
てスリーステートＯＮ信号Ｓ4 を“Ｌ”レベルに設定
し、次いで、ステップＳ６に進んで、第３のレジスタＲ
ｇ3 においてインタラプトアック信号Ｓ3 を一旦“Ｌ”
レベルにし、直後に“Ｈ”レベルに戻す。インタラプト
アック信号Ｓ3 が一旦“Ｌ”レベルになることで、フリ
ップフロップ回路２３，２５をクリアし、それぞれの／
Ｑ出力端子を“Ｈ”レベルにする。すると、ＡＮＤ回路
２６の二入力端子とも“Ｈ”レベルとなるため、その出
力は“Ｈ”レベルとなり、スリーステートバッファ２７
の出力をスリーステートＯＦＦ状態にし、第２のレジス
タＲｇ2 の格納内容であるインタラプト信号Ｓ2 をクリ
アし、割り込み処理ルーチンを終了してメインルーチン
の元のステップに戻る。また、ＯＲ回路２８の二入力端
子とも“Ｌ”レベルとなるため、その出力も“Ｌ”レベ
ルとなり、ローアクティブのスリーステートバッファ１
６ａ，１６ｂ，１７ａ，１７ｂがともにアクティブとな
り、コンピュータ本体Ａ内のオプション機器コントロー
ル部１２とオプション機器Ｂ内のオプション機器内部回
路部１３とが接続され、ステップＳ２でアクティブ
「可」としたこととあいまって、オプション機器コント
ロール部１２とオプション機器内部回路部１３との間で
データの授受ができるようになる。When the interrupt signal S 2 designated by the second register Rg 2 becomes "L" level, the routine proceeds to the interrupt processing routine from step S1. In step S1, the contents of the first register Rg 1 are checked to determine whether the optional device presence / absence signal S 1 is present (“L”) or not present (“H”). Since it is present ("L") as described above, the process advances to step S2 to set "there is an optional device" in the common area of the BIOS. That is, the access to the optional device B is set to "permitted". Then, in step S3, the fourth register Rg 4 is set to "L" level three-state ON signal S 4, then the routine proceeds to step S6, the third register R
The interrupt ack signal S 3 is once set to “L” at g 3 .
Set to the level and immediately return to the "H" level. When the interrupt ack signal S 3 once becomes the “L” level, the flip-flop circuits 23 and 25 are cleared, and the /
Set the Q output terminal to "H" level. Then, since the two input terminals of the AND circuit 26 both become "H" level, the output thereof becomes "H" level, and the three-state buffer 27
The output of the three-state OFF condition, the interrupt signal S 2 is a storage content of the second register Rg 2 is cleared and returns to the original step of the main routine ends the interrupt processing routine. Further, since the two input terminals of the OR circuit 28 are also at "L" level, the output thereof is also at "L" level, and the low active three-state buffer 1
6a, 16b, 17a, and 17b are all activated, the optional device control unit 12 in the computer main unit A and the optional device internal circuit unit 13 in the optional device B are connected, and active "OK" is set in step S2. Together, data can be exchanged between the optional device control unit 12 and the optional device internal circuit unit 13.
【００２９】以上のように、オプション機器ロック検出
スイッチ２４が閉成されるまでは、スリーステートバッ
ファ１６ａ，１６ｂ，１７ａ，１７ｂをインアクティブ
状態に保っておき、ロック機構３０によってコンピュー
タ本体Ａに対するオプション機器Ｂの装着状態がロック
されてオプション機器ロック検出スイッチ２４が閉成さ
れていることを確認（ステップＳ２）した後に初めてス
リーステートバッファ１６ａ，１６ｂ，１７ａ，１７ｂ
をアクティブにして、オプション機器コントロール部１
２とオプション機器内部回路部１３との間でのデータの
授受を許容するようにしたので、コンピュータ本体Ａの
電源をＯＮにしたままの状態でオプション機器Ｂを装着
しても、ＩＣの破壊（ラッチアップ等）や誤動作を防止
することができるのである。As described above, the three-state buffers 16a, 16b, 17a, 17b are kept in the inactive state until the optional equipment lock detection switch 24 is closed, and the lock mechanism 30 allows the option for the computer main body A. Only after confirming that the mounting state of the device B is locked and the optional device lock detection switch 24 is closed (step S2), the three-state buffers 16a, 16b, 17a, 17b are provided.
To activate the optional equipment control section 1
Since data is allowed to be exchanged between the optional device 2 and the internal circuit section 13 of the optional device, even if the optional device B is mounted with the computer main body A turned on, the IC is destroyed ( Latch-up) and malfunctions can be prevented.
【００３０】〔２〕オプション機器の脱着 次に、オプション機器Ｂをコンピュータ本体Ａから脱着
する場合の動作について説明する。[2] Attachment / Detachment of Optional Equipment Next, the operation of attaching / detaching the optional equipment B from the computer main body A will be described.
【００３１】コンピュータ本体Ａの電源がＯＮとなって
いる状態において、ユーザーがオプション機器Ｂをコン
ピュータ本体Ａから脱着するためにロック機構３０を解
除したとする。すると、オプション機器ロック検出スイ
ッチ２４がそれまでの閉成状態から開成する。すると、
オプション機器有無信号Ｓ1 が“Ｈ”レベルとなり、第
１のレジスタＲｇ1 に格納される。また、オプション機
器有無信号Ｓ1 が“Ｈ”レベルになることで、インバー
タ回路１９を介して直流電源出力部１４のスイッチング
トランジスタＱ1 を遮断する。スイッチングトランジス
タＱ1 が遮断するとＭＯＳ−ＦＥＴ１８も遮断し、直流
電源出力部１４の直流電源Ｖcc（＋５Ｖ）はオプション
機器Ｂにおける直流電源受給部１５に供給されなくな
る。It is assumed that the user releases the lock mechanism 30 in order to remove the optional device B from the computer body A while the computer body A is powered on. Then, the optional device lock detection switch 24 opens from the closed state until then. Then,
The optional device presence / absence signal S 1 becomes “H” level and is stored in the first register Rg 1 . Further, when the optional device presence / absence signal S 1 becomes “H” level, the switching transistor Q 1 of the DC power output unit 14 is cut off via the inverter circuit 19. When the switching transistor Q 1 is cut off, the MOS-FET 18 is also cut off, and the DC power supply Vcc (+ 5V) of the DC power supply output unit 14 is no longer supplied to the DC power supply receiving unit 15 of the optional device B.
【００３２】また、オプション機器有無信号Ｓ1 が
“Ｌ”レベルから“Ｈ”レベルに反転することにより、
フリップフロップ回路２５のＱ出力端子が“Ｈ”レベル
となり、ＯＲ回路２８の出力も“Ｈ”レベルにする。す
ると、ローアクティブのスリーステートバッファ１６
ａ，１６ｂ，１７ａ，１７ｂがスリーステートＯＦＦ状
態（インアクティブ状態）となり、コンピュータ本体Ａ
内のオプション機器コントロール部１２とオプション機
器Ｂ内のオプション機器内部回路部１３との接続を断
ち、オプション機器コントロール部１２とオプション機
器内部回路部１３との間でのデータの授受を禁止する。Further, by inverting the option equipment presence / absence signal S 1 from “L” level to “H” level,
The Q output terminal of the flip-flop circuit 25 becomes "H" level, and the output of the OR circuit 28 also becomes "H" level. Then, the low-active three-state buffer 16
a, 16b, 17a, 17b are in the three-state OFF state (inactive state), and the computer main body A
The connection between the optional equipment control unit 12 inside and the optional equipment internal circuit portion 13 inside the optional equipment B is cut off, and the exchange of data between the optional equipment control portion 12 and the optional equipment internal circuit portion 13 is prohibited.
【００３３】一方、フリップフロップ回路２５の／Ｑ出
力端子が“Ｌ”レベルに反転することで、ＡＮＤ回路２
６の出力が“Ｌ”レベルとなり、スリーステートバッフ
ァ２７をＯＮにして“Ｌ”レベルのインタラプト信号Ｓ
2 を第２のレジスタＲｇ2 に格納する。On the other hand, when the / Q output terminal of the flip-flop circuit 25 is inverted to the "L" level, the AND circuit 2
The output of 6 becomes "L" level, the three-state buffer 27 is turned on, and the interrupt signal S of "L" level is generated.
2 is stored in the second register Rg 2 .
【００３４】インタラプト信号Ｓ2 が“Ｌ”レベルに反
転したので、ＢＩＯＳ（基本入出力システム）のプログ
ラムの割り込み処理ルーチンに移行する。すなわち、図
４のフローチャートに示すように、ステップＳ１で、第
１のレジスタＲｇ1 の内容を確認し、オプション機器有
無信号Ｓ1 が有る（“Ｌ”）か無い（“Ｈ”）かを判定
する。ここでは前述のように無い（“Ｈ”）となってい
るので、ステップＳ４に進み、ＢＩＯＳのコモンエリア
に「オプション機器無し」と設定する。つまり、オプシ
ョン機器Ｂへのアクセスを「不可」とするのである。次
に、ステップＳ５に進み、第４のレジスタＲｇ4 におい
てスリーステートＯＮ信号Ｓ4 を“Ｈ”レベルに設定
し、次いで、ステップＳ６に進んで、第３のレジスタＲ
ｇ3 においてインタラプトアック信号Ｓ3 を一旦“Ｌ”
レベルにし、直後に“Ｈ”レベルに戻す。インタラプト
アック信号Ｓ3 が一旦“Ｌ”レベルになることで、フリ
ップフロップ回路２３，２５をクリアし、それぞれの／
Ｑ出力端子を“Ｈ”レベルにする。すると、ＡＮＤ回路
２６の二入力端子とも“Ｈ”レベルとなるため、その出
力は“Ｈ”レベルとなり、スリーステートバッファ２７
の出力をスリーステートＯＦＦ状態にし、第２のレジス
タＲｇ2 の格納内容であるインタラプト信号Ｓ2 をクリ
アし、割り込み処理ルーチンを終了してメインルーチン
の元のステップに戻る。また、スリーステートＯＮ信号
Ｓ4 が“Ｈ”レベルに設定されたことから、フリップフ
ロップ回路２５のＱ出力端子が“Ｌ”レベルとなって
も、ＯＲ回路２８の出力は“Ｈ”レベルを維持し、ロー
アクティブのスリーステートバッファ１６ａ，１６ｂ，
１７ａ，１７ｂのインアクティブ状態を維持する。Since the interrupt signal S 2 is inverted to the "L" level, the process proceeds to the interrupt processing routine of the BIOS (basic input / output system) program. That is, as shown in the flowchart of FIG. 4, in step S1, the contents of the first register Rg 1 are checked to determine whether the optional device presence signal S 1 is present (“L”) or not present (“H”). To do. Since it is not present ("H") as described above, the process proceeds to step S4, and "no optional device" is set in the common area of the BIOS. That is, the access to the optional device B is set to "impossible". Then, the process proceeds to step S5, in the fourth register Rg 4 is set to "H" level three-state ON signal S 4, then the routine proceeds to step S6, the third register R
The interrupt ack signal S 3 is once set to “L” at g 3 .
Set to the level and immediately return to the "H" level. When the interrupt ack signal S 3 once becomes the “L” level, the flip-flop circuits 23 and 25 are cleared, and the /
Set the Q output terminal to "H" level. Then, since the two input terminals of the AND circuit 26 both become "H" level, the output thereof becomes "H" level, and the three-state buffer 27
The output of the three-state OFF condition, the interrupt signal S 2 is a storage content of the second register Rg 2 is cleared and returns to the original step of the main routine ends the interrupt processing routine. Further, since the three-state ON signal S 4 is set to the “H” level, even if the Q output terminal of the flip-flop circuit 25 becomes the “L” level, the output of the OR circuit 28 maintains the “H” level. The low-active three-state buffers 16a, 16b,
The inactive state of 17a and 17b is maintained.
【００３５】以上のように、コンピュータ本体Ａからオ
プション機器Ｂを脱着する前の予備的操作として、ロッ
ク機構３０を解除することによるオプション機器ロック
検出スイッチ２４の開成に基づいて、オプション機器Ｂ
へのアクセスを「不可」にするとともに、スリーステー
トバッファ１６ａ，１６ｂ，１７ａ，１７ｂをインアク
ティブ状態にし、かつ、オプション機器Ｂにおける直流
電源受給部１５への給電を遮断している。そして、この
状態で、ソケット部１１においてオプション機器Ｂをコ
ンピュータ本体Ａから脱着するのである。As described above, as a preliminary operation before detaching the optional device B from the computer main body A, the optional device B is opened based on the opening of the optional device lock detection switch 24 by releasing the lock mechanism 30.
Access is disabled, the three-state buffers 16a, 16b, 17a, 17b are made inactive, and the power supply to the DC power supply receiving unit 15 of the optional device B is cut off. Then, in this state, the optional device B is detached from the computer main body A at the socket 11.
【００３６】したがって、コンピュータ本体Ａの電源を
ＯＮにしたままの状態でオプション機器Ｂを脱着して
も、ＩＣの破壊（ラッチアップ等）や誤動作を防止する
ことができるのである。Therefore, even if the optional device B is detached while the power of the computer main body A is kept ON, it is possible to prevent the destruction (latch-up etc.) of the IC and the malfunction.
【００３７】オプション機器Ｂを脱着した後において
も、オプション機器有無信号Ｓ1 は“Ｈ”レベルを保
ち、ＢＩＯＳのコモンエリアに「オプション機器無し」
の状態の設定を維持する。Even after the optional device B is detached, the optional device presence / absence signal S 1 maintains the “H” level, and “no optional device” is present in the common area of the BIOS.
Maintain state settings.
【００３８】なお、ロック機構３０およびオプション機
器ロック検出スイッチ２４は、コンピュータ本体Ａ側に
設けてもよい。The lock mechanism 30 and the optional device lock detection switch 24 may be provided on the computer main body A side.
【００３９】[0039]
【発明の効果】以上のように、本発明によれば、オプシ
ョン機器をコンピュータ本体に対してロック状態にしな
い限りコンピュータ本体とオプション機器との間でのデ
ータ授受は禁止されるように構成したので、オプション
機器がコンピュータ本体から電源を供給されるものであ
っても、コンピュータ本体の電源をＯＮ状態にしたまま
オプション機器を装脱着しても、ＩＣの破壊（ラッチア
ップ等）や誤動作を防止することができる。換言すれ
ば、オプション機器の装脱着に際していちいちコンピュ
ータ本体の電源をＯＦＦにする必要がなく、操作性，作
業性を向上させることができる。As described above, according to the present invention, the data transfer between the computer main body and the optional equipment is prohibited unless the optional equipment is locked with respect to the computer main body. , Even if the optional equipment is supplied with power from the computer main body, even if the optional equipment is attached / detached while the power of the computer main body is on, IC damage (latch-up etc.) and malfunction are prevented. be able to. In other words, it is not necessary to turn off the power of the computer main body each time an optional device is attached or detached, and operability and workability can be improved.
【図１】本発明の一実施例に係るコンピュータ本体とオ
プション機器との装脱着システムを示す回路図である。FIG. 1 is a circuit diagram showing an attachment / detachment system for a computer main body and an optional device according to an embodiment of the present invention.
【図２】実施例におけるロック機構の一例を概略的に示
す斜視図である。FIG. 2 is a perspective view schematically showing an example of a lock mechanism in the embodiment.
【図３】実施例におけるロック機構の別の例を概略的に
示す斜視図である。FIG. 3 is a perspective view schematically showing another example of the lock mechanism in the embodiment.
【図４】実施例における動作説明に供するフローチャー
トである。FIG. 4 is a flowchart for explaining the operation in the embodiment.
【図５】従来のコンピュータ本体とオプション機器との
装脱着システムを示す概略的な回路図である。FIG. 5 is a schematic circuit diagram showing a conventional attachment / detachment system of a computer main body and an optional device.
Ａ コンピュータ本体 Ｂ オプション機器 １１ ソケット部 １２ オプション機器コントロール部 １３ オプション機器内部回路部 １４ 直流電源出力部 １５ 直流電源受給部 １６ａ，１６ｂ スリーステートバッファ １７ａ，１７ｂ スリーステートバッファ １９ インバータ回路 ２０ リセット回路 ２１ 波形整形回路 ２２ インバータ回路 ２３ フリップフロップ回路 ２４ オプション機器ロック検出スイッチ ２５ フリップフロップ回路 ２６ ＡＮＤ回路 ２７ スリーステートバッファ ２８ ＯＲ回路 ２９ プルアップ抵抗 ３０ ロック機構 Ｑ1 スイッチングトランジスタ Ｓ1 オプション機器有無信号 Ｓ2 インタラプト信号 Ｓ3 インタラプトアック信号 Ｓ4 スリーステートＯＮ信号 Ｒｇ1 〜Ｒｇ4 レジスタA Computer main body B Optional equipment 11 Socket section 12 Optional equipment control section 13 Optional equipment internal circuit section 14 DC power supply output section 15 DC power supply receiving section 16a, 16b Three-state buffer 17a, 17b Three-state buffer 19 Inverter circuit 20 Reset circuit 21 Waveform Shaping circuit 22 Inverter circuit 23 Flip-flop circuit 24 Optional equipment lock detection switch 25 Flip-flop circuit 26 AND circuit 27 Three-state buffer 28 OR circuit 29 Pull-up resistor 30 Lock mechanism Q 1 Switching transistor S 1 Optional equipment presence signal S 2 Interrupt signal S 3 interrupt acknowledge signal S 4 tristate ON signal Rg 1 ~Rg 4 registers
Claims (1)
オプション機器の電源が前記コンピュータ本体の直流電
源出力部から供給されるように構成されているととも
に、前記コンピュータ本体におけるオプション機器コン
トロール部と前記オプション機器における内部回路部と
の間でデータの授受を行うように構成されたコンピュー
タ本体とオプション機器との装脱着システムであって、
前記コンピュータ本体に対する前記オプション機器の装
着状態をロックするロック機構を設けるとともに、この
ロック機構のロック状態を検出する手段を設け、このロ
ック状態検出手段がロック解除状態を検出したときは前
記オプション機器コントロール部と前記オプション機器
内部回路部との間のデータ授受についてのアクセスを禁
止する一方ロック状態を検出したときは前記のデータ授
受のアクセスを許容する手段を備えたことを特徴とする
コンピュータ本体とオプション機器との装脱着システ
ム。1. A power supply for an optional device that is attachable / detachable to / from a computer main body is configured to be supplied from a DC power supply output unit of the computer main body, and an optional device control unit and the option in the computer main body. An attachment / detachment system for a computer main body and an optional device configured to exchange data with an internal circuit section of the device,
A lock mechanism for locking the mounting state of the optional equipment to the computer body is provided, and means for detecting the locked state of the lock mechanism is provided. When the lock state detecting means detects the unlocked state, the optional equipment control is performed. Computer and an option, which are provided with means for prohibiting access for data transfer between the above-mentioned optional equipment and internal circuit portion of the option device while permitting the access for data transfer when a locked state is detected. An attachment / detachment system for equipment.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4030426A JP2979077B2 (en) | 1992-02-18 | 1992-02-18 | Installation / removal system between computer and optional equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4030426A JP2979077B2 (en) | 1992-02-18 | 1992-02-18 | Installation / removal system between computer and optional equipment |
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| Publication Number | Publication Date |
|---|---|
| JPH05233109A true JPH05233109A (en) | 1993-09-10 |
| JP2979077B2 JP2979077B2 (en) | 1999-11-15 |
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ID=12303629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4030426A Expired - Fee Related JP2979077B2 (en) | 1992-02-18 | 1992-02-18 | Installation / removal system between computer and optional equipment |
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| Country | Link |
|---|---|
| JP (1) | JP2979077B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6742070B2 (en) | 1998-09-14 | 2004-05-25 | Fujitsu Limited | Function-expansion device detachably connecting electronic equipment |
| JP2010160619A (en) * | 2009-01-07 | 2010-07-22 | Lenovo Singapore Pte Ltd | Information processor, device processing method therefor and computer-executable program |
| US10509746B2 (en) | 2017-05-12 | 2019-12-17 | Fujitsu Limited | Information processing apparatus, storage medium and information processing method |
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-
1992
- 1992-02-18 JP JP4030426A patent/JP2979077B2/en not_active Expired - Fee Related
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| US10509746B2 (en) | 2017-05-12 | 2019-12-17 | Fujitsu Limited | Information processing apparatus, storage medium and information processing method |
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| Publication number | Publication date |
|---|---|
| JP2979077B2 (en) | 1999-11-15 |
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