JPH05232907A - リセット回路及びそれを有する装置 - Google Patents
リセット回路及びそれを有する装置Info
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- JPH05232907A JPH05232907A JP4321414A JP32141492A JPH05232907A JP H05232907 A JPH05232907 A JP H05232907A JP 4321414 A JP4321414 A JP 4321414A JP 32141492 A JP32141492 A JP 32141492A JP H05232907 A JPH05232907 A JP H05232907A
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- Transforming Light Signals Into Electric Signals (AREA)
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Abstract
(57)【要約】
【目的】 本発明の目的は、ノイズの小さな信号が得ら
れ、また外部電源の負荷が小さく電源電圧に与える影響
が小さく、また画素のリセット動作時のピーク電流値を
低減した低消費電力のリセット回路及び装置を提供する
ことにある。 【構成】 リセット動作が必要な画素Ｓ11，Ｓ12，…Ｓ
21，Ｓ22 …を有する装置に用いられるリセット回路に
おいて、リセット動作の為の基準電圧を与える基準電圧
源Ｖvcと、前記画素と前記基準電圧源との間の接続パス
と、前記接続パスのインピーダンスをリセット動作中に
あるインピーダンス値から該インピーダンス値よりも低
いインピーダンス値に変更する変更手段Ｍ01，Ｍ02，
…，Ｍ11，Ｍ12…と、を有することを特徴とするリセッ
ト回路及びそれを用いた光電変換装置や、光情報信号処
理装置や、画像表示装置等の装置である。
れ、また外部電源の負荷が小さく電源電圧に与える影響
が小さく、また画素のリセット動作時のピーク電流値を
低減した低消費電力のリセット回路及び装置を提供する
ことにある。 【構成】 リセット動作が必要な画素Ｓ11，Ｓ12，…Ｓ
21，Ｓ22 …を有する装置に用いられるリセット回路に
おいて、リセット動作の為の基準電圧を与える基準電圧
源Ｖvcと、前記画素と前記基準電圧源との間の接続パス
と、前記接続パスのインピーダンスをリセット動作中に
あるインピーダンス値から該インピーダンス値よりも低
いインピーダンス値に変更する変更手段Ｍ01，Ｍ02，
…，Ｍ11，Ｍ12…と、を有することを特徴とするリセッ
ト回路及びそれを用いた光電変換装置や、光情報信号処
理装置や、画像表示装置等の装置である。
Description
【０００１】
【産業上の利用分野】本発明はファクシミリ、ビデオレ
コーダー等の各種光情報処理装置に用いられるリセット
回路に関する。
コーダー等の各種光情報処理装置に用いられるリセット
回路に関する。
【０００２】
【従来の技術】図１１は、従来のリセット回路の一例と
して該リセット回路を有する光電変換装置を示す回路図
であり、図１２は図１１中の画素Ｓ11，Ｓ12，…の回路
図、図１３は本回路の動作タイミング図である。
して該リセット回路を有する光電変換装置を示す回路図
であり、図１２は図１１中の画素Ｓ11，Ｓ12，…の回路
図、図１３は本回路の動作タイミング図である。
【０００３】図１１の従来例では、バイポーラホトトラ
ンジスタを有する画素Ｓ11，Ｓ12，…Ｓ21，Ｓ22…が２
次元状に配列され、各画素は行方向に垂直走査回路から
の駆動線φV1，φV2…に接続され、列方向は各画素の出
力端子が出力線Ｈ1 ，Ｈ2 …に接続されている。
ンジスタを有する画素Ｓ11，Ｓ12，…Ｓ21，Ｓ22…が２
次元状に配列され、各画素は行方向に垂直走査回路から
の駆動線φV1，φV2…に接続され、列方向は各画素の出
力端子が出力線Ｈ1 ，Ｈ2 …に接続されている。
【０００４】出力線Ｈ1 ，Ｈ2 …には、リセット用スイ
ッチ手段であるＭＯＳトランジスタＭ11，Ｍ12…と信号
転送用のＭＯＳ，Ｍ21，Ｍ22…がそれぞれ接続されてい
る。
ッチ手段であるＭＯＳトランジスタＭ11，Ｍ12…と信号
転送用のＭＯＳ，Ｍ21，Ｍ22…がそれぞれ接続されてい
る。
【０００５】また、リセットＭＯＳトランジスタの出力
線と接続していない側の端子にはリセット用基準電圧源
ＶVCがつながり、このＭＯＳトランジスタのゲートはク
ロック信号φVCで駆動される。
線と接続していない側の端子にはリセット用基準電圧源
ＶVCがつながり、このＭＯＳトランジスタのゲートはク
ロック信号φVCで駆動される。
【０００６】転送ＭＯＳトランジスタの出力側の端子
は、蓄積容量Ｃ1 ，Ｃ2 …にそれぞれつながり、さらに
水平走査回路によって順次駆動されるＭＯＳ Ｍ31，Ｍ
32…につながる。ＭＯＳ Ｍ31…の反対の端子は共通の
出力線に接続している。
は、蓄積容量Ｃ1 ，Ｃ2 …にそれぞれつながり、さらに
水平走査回路によって順次駆動されるＭＯＳ Ｍ31，Ｍ
32…につながる。ＭＯＳ Ｍ31…の反対の端子は共通の
出力線に接続している。
【０００７】各画素Ｓ11…は、図１２のようにフォトト
ランジスタＱ1 とＱ1 のベース電位をコントロールする
ために、Ｑ1 のベースとφV 線の間に接続された容量Ｃ
OXと、Ｑ1 のベースリセット用のＰＭＯＳトランジスタ
ＭBRと、リセット用の可変電圧源ＶBRと、Ｑ1 のコレク
タＶCCとから成る。
ランジスタＱ1 とＱ1 のベース電位をコントロールする
ために、Ｑ1 のベースとφV 線の間に接続された容量Ｃ
OXと、Ｑ1 のベースリセット用のＰＭＯＳトランジスタ
ＭBRと、リセット用の可変電圧源ＶBRと、Ｑ1 のコレク
タＶCCとから成る。
【０００８】またＱ1 のコレクタはＶCCと接続し、エミ
ッタは出力線Ｈと接続し、ベースはＣOXの一方の側とＰ
ＭＯＳトランジスタＭBRの一方の端子に接続している。
ＣOXのもう一方の端子とＰＭＯＳトランジスタＭBRのゲ
ートは、φＶ線に接続し、ＰＭＯＳトランジスタＭBRの
もう一方の端子は可変電圧源ＶBRに接続している。
ッタは出力線Ｈと接続し、ベースはＣOXの一方の側とＰ
ＭＯＳトランジスタＭBRの一方の端子に接続している。
ＣOXのもう一方の端子とＰＭＯＳトランジスタＭBRのゲ
ートは、φＶ線に接続し、ＰＭＯＳトランジスタＭBRの
もう一方の端子は可変電圧源ＶBRに接続している。
【０００９】次に、図１３のタイミング図を用いて各部
の動作を説明する。図中のベース電位とはフォトトラン
ジスタＱ1 のベース電位であり、エミッタ電位とは同じ
くＱ1 のエミッタ電位のことである。またＶBRH とは、
可変電圧源ＶBRを高い電位に設定した時の電圧で、一般
に＋３Ｖ程度の値が用いられる。またＶBRL とは、低い
電圧に設定した時の電圧で、回路動作上ＰＭＯＳトラン
ジスタＭBRのしきい値より低い電圧である必要があり、
一般には±０Ｖ程度の値が用いられる。
の動作を説明する。図中のベース電位とはフォトトラン
ジスタＱ1 のベース電位であり、エミッタ電位とは同じ
くＱ1 のエミッタ電位のことである。またＶBRH とは、
可変電圧源ＶBRを高い電位に設定した時の電圧で、一般
に＋３Ｖ程度の値が用いられる。またＶBRL とは、低い
電圧に設定した時の電圧で、回路動作上ＰＭＯＳトラン
ジスタＭBRのしきい値より低い電圧である必要があり、
一般には±０Ｖ程度の値が用いられる。
【００１０】まずタイミングｔ1 でＰＭＯＳトランジス
タＭBRがＯＮし、Ｑ1 のベースはＶBRH にリセットされ
る。その時、Ｑ1 のエミッタはフローティングなので、
ベース電位に追従して上昇する。
タＭBRがＯＮし、Ｑ1 のベースはＶBRH にリセットされ
る。その時、Ｑ1 のエミッタはフローティングなので、
ベース電位に追従して上昇する。
【００１１】次にタイミングｔ2 で、φVCクロックによ
りＭ11，Ｍ12…をＯＮさせ、その後φＶ電位を上昇させ
ることでＰＭＯＳトランジスタＭBR…をＯＦＦし、ＣOX
の容量結合によりベース電位を上昇させ、各画素のフォ
トトランジスタを順バイアス状態にし、エミッタフォロ
ワ動作により各画素をリセットする。
りＭ11，Ｍ12…をＯＮさせ、その後φＶ電位を上昇させ
ることでＰＭＯＳトランジスタＭBR…をＯＦＦし、ＣOX
の容量結合によりベース電位を上昇させ、各画素のフォ
トトランジスタを順バイアス状態にし、エミッタフォロ
ワ動作により各画素をリセットする。
【００１２】次にタイミングｔ3 でφＶの電位を下げる
ことで、ＣOXの容量結合によりベース電位を下げ、フォ
トトランジスタを逆バイアス状態にする。この時、可変
電圧源の電圧はＶBRL に下がっているのでＰＭＯＳトラ
ンジスタがＯＮして再度リセットされる必要はない。
ことで、ＣOXの容量結合によりベース電位を下げ、フォ
トトランジスタを逆バイアス状態にする。この時、可変
電圧源の電圧はＶBRL に下がっているのでＰＭＯＳトラ
ンジスタがＯＮして再度リセットされる必要はない。
【００１３】ベース・エミッタ接合、ベース・コレクタ
接合共に逆バイアスとなっているフォトトランジスタＱ
1 のベースに、光が入射すると、光キャリヤが生成され
て、ベースについている容量に光キャリヤが蓄積してベ
ース電位をリセットレベルから上昇させる。電位上昇量
は光量に比例するのでタイミングｔ4 でベース電位を持
ち上げ、再度ベースエミッタ間を順バイアスにすること
でベースの電位上昇分をエミッタフォロワ動作によりエ
ミッタにつながる出力線Ｈに読み出すことができる。
接合共に逆バイアスとなっているフォトトランジスタＱ
1 のベースに、光が入射すると、光キャリヤが生成され
て、ベースについている容量に光キャリヤが蓄積してベ
ース電位をリセットレベルから上昇させる。電位上昇量
は光量に比例するのでタイミングｔ4 でベース電位を持
ち上げ、再度ベースエミッタ間を順バイアスにすること
でベースの電位上昇分をエミッタフォロワ動作によりエ
ミッタにつながる出力線Ｈに読み出すことができる。
【００１４】
【発明が解決しようとする課題】上述した従来の方式で
は、タイミングｔ3 で蓄積動作に入る前に、フォトトラ
ンジスタの初期電位をそろえるためにリセット動作を行
なっているが、その時にフォトトランジスタからリセッ
ト電源ＶVCに流れ込むエミッタ電流の和は、図１４のご
とく、リセット動作開始直後にピークをもつ微分波形と
なる。従って同時にリセットすべき画素数が多い程、ピ
ーク電流値も大きくなり、外部電源の負荷が大きくな
り、また電源電圧の変動がラッチアップのトリガとな
る、等の問題が起こる。そこで、本発明者等はリセット
ＭＯＳトランジスタのサイズを変えてＯＮ抵抗を大きく
してみた。するとピーク電流は抑えられたが、リセット
動作に必要な時間が長くなるという問題の発生が明るみ
に出た。
は、タイミングｔ3 で蓄積動作に入る前に、フォトトラ
ンジスタの初期電位をそろえるためにリセット動作を行
なっているが、その時にフォトトランジスタからリセッ
ト電源ＶVCに流れ込むエミッタ電流の和は、図１４のご
とく、リセット動作開始直後にピークをもつ微分波形と
なる。従って同時にリセットすべき画素数が多い程、ピ
ーク電流値も大きくなり、外部電源の負荷が大きくな
り、また電源電圧の変動がラッチアップのトリガとな
る、等の問題が起こる。そこで、本発明者等はリセット
ＭＯＳトランジスタのサイズを変えてＯＮ抵抗を大きく
してみた。するとピーク電流は抑えられたが、リセット
動作に必要な時間が長くなるという問題の発生が明るみ
に出た。
【００１５】今後、増々、光センサは多画素化、高速駆
動の方向に進んでゆくものと思われるので、その時に上
述した技術的課題を解決することは必須である。
動の方向に進んでゆくものと思われるので、その時に上
述した技術的課題を解決することは必須である。
【００１６】［発明の目的］本発明の目的はノイズの小
さな信号の得られるリセット回路及び装置を提供するこ
とにある。
さな信号の得られるリセット回路及び装置を提供するこ
とにある。
【００１７】本発明の別の目的は、画素のリセット動作
時に流れるピーク電流値を低減した低消費電力のリセッ
ト回路及び装置を提供することにある。
時に流れるピーク電流値を低減した低消費電力のリセッ
ト回路及び装置を提供することにある。
【００１８】本発明の他の目的は、外部電源の負荷が小
さく、電源電圧に与える影響の小さいリセット回路及び
装置を提供することにある。
さく、電源電圧に与える影響の小さいリセット回路及び
装置を提供することにある。
【００１９】本発明の更に他の目的は、リセット動作時
のリセットラインのインピーダンスを変更して、リセッ
ト動作時のピーク電流を抑えることのできるリセット回
路及び装置を提供することにある。
のリセットラインのインピーダンスを変更して、リセッ
ト動作時のピーク電流を抑えることのできるリセット回
路及び装置を提供することにある。
【００２０】
【課題を解決するための手段及び作用】本発明は前述し
た課題を解決するための手段として、リセット動作が必
要な画素を有する装置に用いられるリセット回路におい
て、リセット動作の為の基準電圧を与える基準電圧源
と、前記画素と前記基準電圧源との間の接続パスと、前
記接続パスのインピーダンスをリセット動作中にあるイ
ンピーダンス値から該インピーダンス値よりも低いイン
ピーダンス値に変更する変更手段と、を有することを特
徴とするリセット回路を提供するものである。
た課題を解決するための手段として、リセット動作が必
要な画素を有する装置に用いられるリセット回路におい
て、リセット動作の為の基準電圧を与える基準電圧源
と、前記画素と前記基準電圧源との間の接続パスと、前
記接続パスのインピーダンスをリセット動作中にあるイ
ンピーダンス値から該インピーダンス値よりも低いイン
ピーダンス値に変更する変更手段と、を有することを特
徴とするリセット回路を提供するものである。
【００２１】本発明は光電変換装置や画像表示装置の画
素の電位をリセットするリセット手段を改良するもので
ある。
素の電位をリセットするリセット手段を改良するもので
ある。
【００２２】本発明の好適な実施態様に用いられるリセ
ット手段は、画素を電流パスを介してリセット用の基準
電圧源に接続する際に、該電流パスのインピーダンスを
変更する手段即ち電流パスの抵抗値を比較的高い値ＲH
から比較的低い値ＲL に変更する手段を有するものであ
る。
ット手段は、画素を電流パスを介してリセット用の基準
電圧源に接続する際に、該電流パスのインピーダンスを
変更する手段即ち電流パスの抵抗値を比較的高い値ＲH
から比較的低い値ＲL に変更する手段を有するものであ
る。
【００２３】上記変更手段は抵抗値を高い値ＲH から低
い値ＲL に２段階に分けて変更する切換え手段であって
もよいし、高い値ＲH から少なくとも１つの中間値ＲM
を介在させて低い値ＲL に多段階に切換える手段であっ
てもよい。或いは高い値ＲHから低い値ＲL に連続的に
変化する可変抵抗であってもよい。
い値ＲL に２段階に分けて変更する切換え手段であって
もよいし、高い値ＲH から少なくとも１つの中間値ＲM
を介在させて低い値ＲL に多段階に切換える手段であっ
てもよい。或いは高い値ＲHから低い値ＲL に連続的に
変化する可変抵抗であってもよい。
【００２４】上述した各抵抗値又は変更のタイミングは
装置全体の設計に応じて、適宜設定されるものであり、
これらの抵抗値は ＲH ＞ＲM ＞ＲL の関係を満たすように設計される。
装置全体の設計に応じて、適宜設定されるものであり、
これらの抵抗値は ＲH ＞ＲM ＞ＲL の関係を満たすように設計される。
【００２５】そして、変更手段は、周知のバイポーラト
ランジスタ又は絶縁ゲート型電界効果トランジスタ、接
合ゲート型電界効果トランジスタ、静電誘導トランジス
タ等のユニポーラトランジスタ或いは、可変抵抗器、等
を単独又は複数組み合わせたものを利用して構成され
る。
ランジスタ又は絶縁ゲート型電界効果トランジスタ、接
合ゲート型電界効果トランジスタ、静電誘導トランジス
タ等のユニポーラトランジスタ或いは、可変抵抗器、等
を単独又は複数組み合わせたものを利用して構成され
る。
【００２６】又、本発明に用いられる光電変換装置の画
素は周知のダイオード又はバイポーラトランジスタ、接
合ゲート型電界効果トランジスタ、静電誘導トランジス
タ等のホトトランジスタが用いられる。そして、リセッ
ト動作時にはアノード、カソード間、又はトランジスタ
の制御電極領域（ベース又はゲート）と一方の主電極領
域（エミッタ、コレクタ、ソース、ドレイン）との間が
順方向にバイアスされる。
素は周知のダイオード又はバイポーラトランジスタ、接
合ゲート型電界効果トランジスタ、静電誘導トランジス
タ等のホトトランジスタが用いられる。そして、リセッ
ト動作時にはアノード、カソード間、又はトランジスタ
の制御電極領域（ベース又はゲート）と一方の主電極領
域（エミッタ、コレクタ、ソース、ドレイン）との間が
順方向にバイアスされる。
【００２７】又、画像表示装置の場合の画素は、アクテ
ィブマトリクス型液晶画素や単純マトリクス型液晶画素
である。
ィブマトリクス型液晶画素や単純マトリクス型液晶画素
である。
【００２８】上記画素の構造や信号の読み出し方法は、
発明者大見及び田中に付与された「光電変換装置（ＰＨ
ＯＴＯＥＬＥＣＴＲＩＣ ＣＯＮＶＥＲＴＥＲ）」とい
うタイトルの米国特許第４，７９１，４６９号の明細
書、又は、発明者中村等に付与された「固定パターンノ
イズの低減された光電変換装置（ｐｈｏｔｏｅｌｅｃｔ
ｒｉｃ ｃｏｎｖｅｒｓｉｏｎ ｄｅｖｉｃｅ ｗｉｔ
ｈ ｒｅｄｕｃｅｄ ｆｉｘｅｄ ｐａｔｔｅｒｎ ｎ
ｏｉｓｅｓ）」というタイトルの米国特許第４，８１
０，８９６号明細書、に詳しく開示されている。
発明者大見及び田中に付与された「光電変換装置（ＰＨ
ＯＴＯＥＬＥＣＴＲＩＣ ＣＯＮＶＥＲＴＥＲ）」とい
うタイトルの米国特許第４，７９１，４６９号の明細
書、又は、発明者中村等に付与された「固定パターンノ
イズの低減された光電変換装置（ｐｈｏｔｏｅｌｅｃｔ
ｒｉｃ ｃｏｎｖｅｒｓｉｏｎ ｄｅｖｉｃｅ ｗｉｔ
ｈ ｒｅｄｕｃｅｄ ｆｉｘｅｄ ｐａｔｔｅｒｎ ｎ
ｏｉｓｅｓ）」というタイトルの米国特許第４，８１
０，８９６号明細書、に詳しく開示されている。
【００２９】
【実施例】以下、光電変換装置の例を挙げて各実施例に
ついて説明するが、各画素を液晶画素に置換すれば本発
明のリセット回路はそのまま画像表示装置にも適用でき
ることに注意されたい。
ついて説明するが、各画素を液晶画素に置換すれば本発
明のリセット回路はそのまま画像表示装置にも適用でき
ることに注意されたい。
【００３０】（実施例１）図１は第１の実施例の回路図
である。また図２は本実施例の動作タイミング図であ
る。
である。また図２は本実施例の動作タイミング図であ
る。
【００３１】図１において、ＭＯＳトランジスタＭ01，
Ｍ02…は、ＭＯＳトランジスタＭ11，Ｍ12…と同様に働
くリセット用ＭＯＳトランジスタであり、一方の端子は
出力線Ｈに、もう一方の端子は可変電圧源ＶVCに接線し
ている。ＭＯＳ Ｍ11，Ｍ12のゲートはクロックφVC1
で制御され、ＭＯＳ Ｍ01，Ｍ02のゲートはクロックφ
VC2 で、それぞれ独立に制御されている。
Ｍ02…は、ＭＯＳトランジスタＭ11，Ｍ12…と同様に働
くリセット用ＭＯＳトランジスタであり、一方の端子は
出力線Ｈに、もう一方の端子は可変電圧源ＶVCに接線し
ている。ＭＯＳ Ｍ11，Ｍ12のゲートはクロックφVC1
で制御され、ＭＯＳ Ｍ01，Ｍ02のゲートはクロックφ
VC2 で、それぞれ独立に制御されている。
【００３２】この時、Ｍ01，Ｍ02…，Ｍ11，Ｍ12…のサ
イズは、従来例で説明したリセットＭＯＳトランジスタ
よりＯＮ抵抗が大きく、且つ、Ｍ01とＭ11，Ｍ02とＭ12
…がともにＯＮした時、そのパラレルＯＮ抵抗は従来例
で説明したリセットＭＯＳトランジスタのＯＮ抵抗より
も低くなるように設定してある。
イズは、従来例で説明したリセットＭＯＳトランジスタ
よりＯＮ抵抗が大きく、且つ、Ｍ01とＭ11，Ｍ02とＭ12
…がともにＯＮした時、そのパラレルＯＮ抵抗は従来例
で説明したリセットＭＯＳトランジスタのＯＮ抵抗より
も低くなるように設定してある。
【００３３】これは例えば、従来のバイポーラトランジ
スタを用いたエリアセンサの一例では、出力線に接続さ
れた９７０個のフォトトランジスタを２００μｓのリセ
ット時間でリセットするためにチャネル長２．５μｍ、
チャネル幅５０μｍのリセットＭＯＳトランジスタを用
いているが、本実施例では、その代わりにチャネル長
２．５μｍ、チャネル幅３０μｍのリセットＭＯＳトラ
ンジスタを２個パラレルに設け、それぞれのゲートを独
立のクロックで制御することで本実施例の回路が実現で
きる。
スタを用いたエリアセンサの一例では、出力線に接続さ
れた９７０個のフォトトランジスタを２００μｓのリセ
ット時間でリセットするためにチャネル長２．５μｍ、
チャネル幅５０μｍのリセットＭＯＳトランジスタを用
いているが、本実施例では、その代わりにチャネル長
２．５μｍ、チャネル幅３０μｍのリセットＭＯＳトラ
ンジスタを２個パラレルに設け、それぞれのゲートを独
立のクロックで制御することで本実施例の回路が実現で
きる。
【００３４】次に図１のタイミング図を用いて各部の動
作を説明する。まずタイミングｔ1で従来例と同様にフ
ォトトランジスタＱ1 のベースを電位ＶBRH に保持す
る。
作を説明する。まずタイミングｔ1で従来例と同様にフ
ォトトランジスタＱ1 のベースを電位ＶBRH に保持す
る。
【００３５】次にタイミングｔ2 でφVC1 クロックによ
りリセットＭＯＳトランジスタＭ11，Ｍ12，…をＯＮさ
せ、その後φＶ電位を上昇させることで各画素のフォト
トランジスタを順バイアス状態にし、エミッタフォロワ
動作により各画素の過渡リセットを開始する。
りリセットＭＯＳトランジスタＭ11，Ｍ12，…をＯＮさ
せ、その後φＶ電位を上昇させることで各画素のフォト
トランジスタを順バイアス状態にし、エミッタフォロワ
動作により各画素の過渡リセットを開始する。
【００３６】その時、リセット用基準電圧源ＶVCに流れ
込むフォトトランジスタのエミッタ電流は、リセットＭ
ＯＳトランジスタＭ11，Ｍ12…のＯＮ抵抗により律速さ
れ、ＯＮ抵抗を大きく設定した分、リセット初期のピー
ク電流が抑えられる。
込むフォトトランジスタのエミッタ電流は、リセットＭ
ＯＳトランジスタＭ11，Ｍ12…のＯＮ抵抗により律速さ
れ、ＯＮ抵抗を大きく設定した分、リセット初期のピー
ク電流が抑えられる。
【００３７】次にタイミングｔ2'で、φVC2 クロック信
号によりリセットＭＯＳトランジスタＭ01，Ｍ02，…を
ＯＮさせると、リセットＭＯＳトランジスタのＯＮ抵抗
は実効的に下がり、十分なリセットを行なうことができ
る。
号によりリセットＭＯＳトランジスタＭ01，Ｍ02，…を
ＯＮさせると、リセットＭＯＳトランジスタのＯＮ抵抗
は実効的に下がり、十分なリセットを行なうことができ
る。
【００３８】次に、タイミングｔ3 で光キャリヤの蓄積
動作に入り、タイミングt4で出力線Ｈの容量Ｃ1 ，Ｃ2
に信号を読み出す読み出し動作となる。
動作に入り、タイミングt4で出力線Ｈの容量Ｃ1 ，Ｃ2
に信号を読み出す読み出し動作となる。
【００３９】このようにして、複数のリセットＭＯＳを
設け、その開閉タイミングをずらすことで、図３に示し
た様にリセット開始直後のピーク電流を抑え、且つ有限
の時間内に十分なリセットを行うことができる。
設け、その開閉タイミングをずらすことで、図３に示し
た様にリセット開始直後のピーク電流を抑え、且つ有限
の時間内に十分なリセットを行うことができる。
【００４０】本実施例はリセット用電流パルスに設けら
れた２つのリセットＭＯＳトランジスタで説明したが、
３つ以上のリセットＭＯＳトランジスタを用いても同様
の効果を得られることは言うまでもない。
れた２つのリセットＭＯＳトランジスタで説明したが、
３つ以上のリセットＭＯＳトランジスタを用いても同様
の効果を得られることは言うまでもない。
【００４１】このような、リセット手段であるＭＯＳト
ランジスタＭ11，Ｍ12…Ｍ01，Ｍ02の動作や、垂直走査
回路及び水平走査回路の動作は外部駆動回路によって制
御される。又、共通出力信号線ＳＬＣから出力される時
系列信号は外部信号処理回路によって信号処理が行われ
る。通常これら外部回路は単体又は複数の半導体集積回
路により構成される。
ランジスタＭ11，Ｍ12…Ｍ01，Ｍ02の動作や、垂直走査
回路及び水平走査回路の動作は外部駆動回路によって制
御される。又、共通出力信号線ＳＬＣから出力される時
系列信号は外部信号処理回路によって信号処理が行われ
る。通常これら外部回路は単体又は複数の半導体集積回
路により構成される。
【００４２】（実施例２）図４は本発明をリニアセンサ
に適用した第２の実施例の回路図であり、図５はその動
作タイミング図である。
に適用した第２の実施例の回路図であり、図５はその動
作タイミング図である。
【００４３】同図において、φBRはフォトトランジスタ
Ｑ1 ，Ｑ2 …のベースリセット用ＰＭＯＳトランジスタ
ＭBR1 ，ＭBR2 ，…のゲートを駆動するクロックであ
る。またＶBBはベースリセット用の基準電圧源である。
Ｑ1 ，Ｑ2 …のベースリセット用ＰＭＯＳトランジスタ
ＭBR1 ，ＭBR2 ，…のゲートを駆動するクロックであ
る。またＶBBはベースリセット用の基準電圧源である。
【００４４】図５を用いて各部の動作を説明すると、外
部駆動回路の制御下で、タイミングｔ1 でリセットＰＭ
ＯＳトランジスタＭBR1 ，ＭBR2 ，…がＯＮしてフォト
トランジスタＱ1 ，Ｑ2 ，…のベースはＶBBで与えられ
る電位にリセットされる。
部駆動回路の制御下で、タイミングｔ1 でリセットＰＭ
ＯＳトランジスタＭBR1 ，ＭBR2 ，…がＯＮしてフォト
トランジスタＱ1 ，Ｑ2 ，…のベースはＶBBで与えられ
る電位にリセットされる。
【００４５】その時、Ｑ1 ，Ｑ2 ，…のエミッタはフロ
ーティングなのでベース電位に追従して上昇する。
ーティングなのでベース電位に追従して上昇する。
【００４６】次にタイミングｔ2 でφVC1 クロックによ
りＭ11，Ｍ12，…をＯＮさせ、各画素のフォトトランジ
スタのベース・エミッタ間を順バイアス状態にし、エミ
ッタフォロワ動作によりリセット動作を開始する。
りＭ11，Ｍ12，…をＯＮさせ、各画素のフォトトランジ
スタのベース・エミッタ間を順バイアス状態にし、エミ
ッタフォロワ動作によりリセット動作を開始する。
【００４７】次にタイミングｔ2'でφVC2 クロックによ
りリセットＭＯＳトランジスタＭ01，Ｍ02，…をＯＮさ
せ、十分なリセットを行なう。
りリセットＭＯＳトランジスタＭ01，Ｍ02，…をＯＮさ
せ、十分なリセットを行なう。
【００４８】次にタイミングｔ3 でリセットを終了する
と、Ｑ1 ，Ｑ2 ，…のベース・エミッタはフローティン
グになる。
と、Ｑ1 ，Ｑ2 ，…のベース・エミッタはフローティン
グになる。
【００４９】ベースに光が入射すると光キャリヤが生成
されてベースについている容量に光キャリヤが蓄積して
ベース電位が上昇する。その時、エミッタ電位もベース
電位に追従して上昇する。
されてベースについている容量に光キャリヤが蓄積して
ベース電位が上昇する。その時、エミッタ電位もベース
電位に追従して上昇する。
【００５０】次にタイミングｔ4 で転送ＭＯＳトランジ
スタＭ21，Ｍ22，…をＯＮしてＱ1，Ｑ2 …のベース電
位上昇分をエミッタフォロワ動作により蓄積容量Ｃ1 ，
Ｃ2，…に読出すことができる。
スタＭ21，Ｍ22，…をＯＮしてＱ1，Ｑ2 …のベース電
位上昇分をエミッタフォロワ動作により蓄積容量Ｃ1 ，
Ｃ2，…に読出すことができる。
【００５１】本実施例で説明したセンサ回路、動作タイ
ミングにおいても同様の効果を得ることができる。
ミングにおいても同様の効果を得ることができる。
【００５２】本実施例は２つのリセットＭＯＳで説明し
たが、３つ以上のリセットＭＯＳを用いても同様の効果
が得られることは言うまでもない。
たが、３つ以上のリセットＭＯＳを用いても同様の効果
が得られることは言うまでもない。
【００５３】（実施例３）図６は、複数用意したリセッ
トＭＯＳトランジスタをチップ上の画素列の両側に振り
分けて配置した本発明の第３の実施例である。本構造に
おいても第１実施例と同様の効果が得られる。また、図
６では両端に一つずつのリセットＭＯＳトランジスタを
配置しているが、複数のＭＯＳトランジスタを用いても
同様の効果が得られることは言うまでもない。
トＭＯＳトランジスタをチップ上の画素列の両側に振り
分けて配置した本発明の第３の実施例である。本構造に
おいても第１実施例と同様の効果が得られる。また、図
６では両端に一つずつのリセットＭＯＳトランジスタを
配置しているが、複数のＭＯＳトランジスタを用いても
同様の効果が得られることは言うまでもない。
【００５４】さらに、画素列の両側からリセットするこ
とにより、リセット配線の抵抗による電位勾配によって
画素のリセット電位に勾配が生じてしまう、という問題
点も改善することができる。駆動タイミングは上述した
実施例１，２と同じであるので説明は省略する。
とにより、リセット配線の抵抗による電位勾配によって
画素のリセット電位に勾配が生じてしまう、という問題
点も改善することができる。駆動タイミングは上述した
実施例１，２と同じであるので説明は省略する。
【００５５】（実施例４）図７は、各出力線ごとでなく
共通の電源側にリセットＭＯＳトランジスタを設け電流
制限を行なうように構成した本発明の第４の実施例であ
る。
共通の電源側にリセットＭＯＳトランジスタを設け電流
制限を行なうように構成した本発明の第４の実施例であ
る。
【００５６】共通の電源線に複数のリセットＭＯＳトラ
ンジスタを設け、タイミングをずらしてそれらをＯＮす
ることにより、第１実施例と同様の効果が得られる。ま
た、図７では２つのＭＯＳトランジスタを配置している
が、３つ以上のＭＯＳトランジスタを用いても同様の効
果が得られることは言うまでもない。
ンジスタを設け、タイミングをずらしてそれらをＯＮす
ることにより、第１実施例と同様の効果が得られる。ま
た、図７では２つのＭＯＳトランジスタを配置している
が、３つ以上のＭＯＳトランジスタを用いても同様の効
果が得られることは言うまでもない。
【００５７】さらに、本構成では画素列ごとのリセット
ＭＯＳトランジスタはひとつで良いので、前記実施例に
比べて使用するスイッチ素子数を著しく削減できるとい
う効果も得られる。駆動タイミングは上述した各実施例
１，２，３と同様である。
ＭＯＳトランジスタはひとつで良いので、前記実施例に
比べて使用するスイッチ素子数を著しく削減できるとい
う効果も得られる。駆動タイミングは上述した各実施例
１，２，３と同様である。
【００５８】（実施例５）図８は、複数用意したリセッ
ト用ＭＯＳトランジスタを、ＮＭＯＳトランジスタとＰ
ＭＯＳトランジスタとのペアで構成したことを特徴とす
る本発明の第５の実施例の回路図であり、図９はその動
作タイミング図である。
ト用ＭＯＳトランジスタを、ＮＭＯＳトランジスタとＰ
ＭＯＳトランジスタとのペアで構成したことを特徴とす
る本発明の第５の実施例の回路図であり、図９はその動
作タイミング図である。
【００５９】図８ではリセットスイッチＭ11，Ｍ12…が
ＮＭＯＳトランジスタであり、Ｍ01，Ｍ02，…がＰＭＯ
Ｓトランジスタである。またクロックφVC2 はＰＭＯＳ
トランジスタを駆動するために図９に示した様に図２と
比較して位相が反転している。
ＮＭＯＳトランジスタであり、Ｍ01，Ｍ02，…がＰＭＯ
Ｓトランジスタである。またクロックφVC2 はＰＭＯＳ
トランジスタを駆動するために図９に示した様に図２と
比較して位相が反転している。
【００６０】本構造においても第１実施例と同様の効果
が得られる。また、図８ではＮＭＯＳトランジスタとＰ
ＭＯＳトランジスタを一つずつ配置しているが、複数の
ｐＭＯＳトランジスタ、ｎＭＯＳトランジスタを用いて
も同様の効果が得られる。
が得られる。また、図８ではＮＭＯＳトランジスタとＰ
ＭＯＳトランジスタを一つずつ配置しているが、複数の
ｐＭＯＳトランジスタ、ｎＭＯＳトランジスタを用いて
も同様の効果が得られる。
【００６１】また、図９においてはＮＭＯＳトランジス
タからリセットを開始しているが、タイミングを入れか
えてＰＭＯＳトランジスタからリセットを開始しても同
様の効果が得られる。
タからリセットを開始しているが、タイミングを入れか
えてＰＭＯＳトランジスタからリセットを開始しても同
様の効果が得られる。
【００６２】さらに、ＮＭＯＳトランジスタとＰＭＯＳ
トランジスタのゲート容量値をそろえておくことで、リ
セット終了時のリセットＭＯＳトランジスタのＯＦＦ動
作による、フォトトランジスタのベース・エミッタ電位
の変動を低減できる、という効果も得られる。
トランジスタのゲート容量値をそろえておくことで、リ
セット終了時のリセットＭＯＳトランジスタのＯＦＦ動
作による、フォトトランジスタのベース・エミッタ電位
の変動を低減できる、という効果も得られる。
【００６３】上述した光電変換装置は、ファクシミリ、
ビデオカメラレコーダー、複写機等の光情報信号処理装
置に好適に用いられる。
ビデオカメラレコーダー、複写機等の光情報信号処理装
置に好適に用いられる。
【００６４】図１０は上述した本発明の光情報信号処理
装置を示すブロック図である。
装置を示すブロック図である。
【００６５】ＯＲは画像情報等を担持したオリジナル、
６０１は結像レンズ、６０２は上述した光電変換装置で
ある。
６０１は結像レンズ、６０２は上述した光電変換装置で
ある。
【００６６】６０３は中央演算装置を含む制御回路であ
り入力ライン６１２、駆動ライン６１０、電源ライン６
１１を介して光電変換装置６０２と接続されている。
り入力ライン６１２、駆動ライン６１０、電源ライン６
１１を介して光電変換装置６０２と接続されている。
【００６７】６０４は記録制御回路であり、記録ヘッド
６０５と接続され情報を記録媒体６０６に記録する。
６０５と接続され情報を記録媒体６０６に記録する。
【００６８】記録ヘッド６０５はビデオレコーダーの場
合、光ヘッド磁気ヘッドであり、ファクシミリ等の場合
はサーマルヘッドやインクジェットヘッドである。
合、光ヘッド磁気ヘッドであり、ファクシミリ等の場合
はサーマルヘッドやインクジェットヘッドである。
【００６９】以上説明した本発明のリセット回路によれ
ばリセット動作時に流れるピーク電流値を小さくするこ
とができ低消費電力の装置を提供することができる。
ばリセット動作時に流れるピーク電流値を小さくするこ
とができ低消費電力の装置を提供することができる。
【００７０】
【発明の効果】以上、各実施例に説明したように、本発
明によれば、リセット用スイッチ手段を複数個設け、そ
のスイッチ手段の開閉タイミングをずらしてリセットを
行なうことにより、リセット時のピーク電流を抑え、こ
れにより外部電源の負荷を軽減する効果が得られる。
明によれば、リセット用スイッチ手段を複数個設け、そ
のスイッチ手段の開閉タイミングをずらしてリセットを
行なうことにより、リセット時のピーク電流を抑え、こ
れにより外部電源の負荷を軽減する効果が得られる。
【００７１】また、画素列の両側にリセット用スイッチ
手段を設け、両側からリセットすることにより、リセッ
ト配線の抵抗による電位勾配によって、画素のリセット
電位に勾配が生じてしまう、という問題点も改善するこ
とができる。
手段を設け、両側からリセットすることにより、リセッ
ト配線の抵抗による電位勾配によって、画素のリセット
電位に勾配が生じてしまう、という問題点も改善するこ
とができる。
【００７２】また、ＮＭＯＳトランジスタとＰＭＯＳト
ランジスタのペアをリセット用スイッチ手段とし、ゲー
ト容量値をそろえておくことで、リセット終了時のリセ
ットＭＯＳトランジスタのＯＦＦ動作によるフォトトラ
ンジスタのベース・エミッタ電位の変動を低減できる、
という効果も得られる。
ランジスタのペアをリセット用スイッチ手段とし、ゲー
ト容量値をそろえておくことで、リセット終了時のリセ
ットＭＯＳトランジスタのＯＦＦ動作によるフォトトラ
ンジスタのベース・エミッタ電位の変動を低減できる、
という効果も得られる。
【００７３】また、共通の電源線に複数のリセットＭＯ
Ｓトランジスタを設け、タイミングをずらしてそれらを
オンすることにより、スイッチ素子の数を少なくでき
る。
Ｓトランジスタを設け、タイミングをずらしてそれらを
オンすることにより、スイッチ素子の数を少なくでき
る。
【００７４】また、本発明のリセット回路によればリセ
ット動作時に流れるピーク電流値を小さくすることがで
き低消費電力の装置を提供することができる。
ット動作時に流れるピーク電流値を小さくすることがで
き低消費電力の装置を提供することができる。
【図１】本発明の第１実施例の装置の回路図
【図２】本発明の第１実施例の装置の動作タイミング図
【図３】リセット電流波形を示すグラフ
【図４】本発明の第２実施例の装置の回路図
【図５】本発明の第２実施例の装置の動作タイミング図
【図６】本発明の第３実施例の装置の回路図
【図７】本発明の第４実施例の装置の回路図
【図８】本発明の第５実施例の装置の回路図
【図９】本発明の第５実施例の装置の動作タイミング図
【図１０】本発明の光情報信号処理装置の一例のブロッ
ク図
ク図
【図１１】従来の装置の回路図
【図１２】図１１に示す装置の画素の回路図
【図１３】図１１に示す装置の動作タイミング図
【図１４】従来例によるリセット電流波形を示すグラフ
Ｍ01，Ｍ02… リセット用ＭＯＳ Ｍ11，Ｍ12… リセット用ＭＯＳ Ｈ 出力線 ＶVC 可変電圧源 φVC1 クロック φVC2 クロック Ｓ11，Ｓ12，… 画素 φV1… 駆動線 Ｈ1 Ｈ2 出力線 Ｍ11，Ｍ12 リセット用のＭＯＳ Ｍ21，Ｍ22 信号転送用のＭＯＳ ＶVC リセット電源 φVC クロック Ｃ1 ，Ｃ2 蓄積容量 Ｍ31，Ｍ32 水平走査回路によって順次駆動されるＭＯ
Ｓ Ｑ1 フォトトランジスタ ＣOX 容量 ＭBR Ｑ1 のベースリセット用のＰＭＯＳ． ＶBR リセット用の可変電圧源 Ｖcc Ｑ1 のコレクタ電源
Ｓ Ｑ1 フォトトランジスタ ＣOX 容量 ＭBR Ｑ1 のベースリセット用のＰＭＯＳ． ＶBR リセット用の可変電圧源 Ｖcc Ｑ1 のコレクタ電源
Claims (12)
- 【請求項１】 リセット動作が必要な画素を有する装置
に用いられるリセット回路において、 リセット動作の為の基準電圧を与える基準電圧源と、前
記画素と前記基準電圧源との間の接続パスと、 前記接続パスのインピーダンスをリセット動作中にある
インピーダンス値から該インピーダンス値よりも低いイ
ンピーダンス値に変更する変更手段と、を有することを
特徴とするリセット回路。 - 【請求項２】 前記変更手段は前記接続パスの抵抗値を
ある抵抗値から該抵抗値より低い抵抗値に切換えるスイ
ッチ手段であることを特徴とする請求項１に記載のリセ
ット回路。 - 【請求項３】 前記変更手段は前記接続パスの抵抗値を
連続的に変更する手段であることを特徴とする請求項１
に記載のリセット回路。 - 【請求項４】 前記スイッチ手段は互いに並列に接続さ
れた複数のトランジスタであることを特徴とする請求項
２に記載のリセット回路。 - 【請求項５】 前記スイッチ手段は、前記画素に対応し
て複数設けられた第１のトランジスタと、該複数の第１
のトランジスタと前記基準電圧源との間の共通接続パス
に設けられた第２のトランジスタとを有することを特徴
とする請求項２に記載のリセット回路。 - 【請求項６】 前記スイッチ手段は互いに並列に接続さ
れた複数のトランジスタであり、前記画素を間において
共通基体上に配置されていることを特徴とする請求項２
に記載のリセット回路。 - 【請求項７】 前記スイッチ手段は、ｐＭＯＳトランジ
スタとｎＭＯＳトランジスタとを有することを特徴とす
る請求項２に記載のリセット回路。 - 【請求項８】 請求項１のリセット回路と、該リセット
回路に駆動信号を供給する駆動回路と、を有することを
特徴とする装置。 - 【請求項９】 前記装置は光電変換装置であることを特
徴とする請求項８に記載の装置。 - 【請求項１０】 前記装置は光情報信号処理装置である
ことを特徴とする請求項８に記載の装置。 - 【請求項１１】 前記装置は画像表示装置であることを
特徴とする請求項８に記載の装置。 - 【請求項１２】 前記画素はトランジスタであり、前記
トランジスタの主電極領域の少なくとも一方に前記リセ
ット回路が接続されており、前記トランジスタの制御電
極領域と該主電極領域との間の接合が順方向にバイアス
されてリセット動作が行われることを特徴とする請求項
８に記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-319698 | 1991-11-08 | ||
| JP31969891 | 1991-11-08 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05232907A true JPH05232907A (ja) | 1993-09-10 |
Family
ID=18113187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4321414A Pending JPH05232907A (ja) | 1991-11-08 | 1992-11-06 | リセット回路及びそれを有する装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5585814A (ja) |
| JP (1) | JPH05232907A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009152845A (ja) * | 2007-12-20 | 2009-07-09 | Canon Inc | 光電変換装置、及び光電変換装置を用いた撮像システム |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2848139B2 (ja) * | 1992-07-16 | 1999-01-20 | 日本電気株式会社 | アクティブマトリクス型液晶表示装置とその駆動方法 |
| US7142240B1 (en) * | 2000-07-17 | 2006-11-28 | Psion Teklogix Systems, Inc. | Active pixel sensor array reset |
| US6481814B2 (en) | 2001-02-28 | 2002-11-19 | Lemark International, Inc. | Apparatus and method for ink jet printhead voltage fault protection |
| CN1284128C (zh) * | 2001-03-22 | 2006-11-08 | 三菱电机株式会社 | 自发光型显示装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4158786A (en) * | 1976-07-27 | 1979-06-19 | Tokyo Shibaura Electric Co., Ltd. | Display device driving voltage providing circuit |
| NL8601373A (nl) * | 1986-05-29 | 1987-12-16 | Philips Nv | Weergeefinrichting met verbeterde aansturing. |
| US5159326A (en) * | 1987-08-13 | 1992-10-27 | Seiko Epson Corporation | Circuit for driving a liquid crystal display device |
| GB2213304A (en) * | 1987-12-07 | 1989-08-09 | Philips Electronic Associated | Active matrix address display systems |
-
1992
- 1992-11-06 JP JP4321414A patent/JPH05232907A/ja active Pending
-
1995
- 1995-06-07 US US08/479,858 patent/US5585814A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009152845A (ja) * | 2007-12-20 | 2009-07-09 | Canon Inc | 光電変換装置、及び光電変換装置を用いた撮像システム |
Also Published As
| Publication number | Publication date |
|---|---|
| US5585814A (en) | 1996-12-17 |
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