JPH05232031A - Wafer inspecting device - Google Patents
Wafer inspecting deviceInfo
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- JPH05232031A JPH05232031A JP960792A JP960792A JPH05232031A JP H05232031 A JPH05232031 A JP H05232031A JP 960792 A JP960792 A JP 960792A JP 960792 A JP960792 A JP 960792A JP H05232031 A JPH05232031 A JP H05232031A
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- data
- image data
- defect
- wiring pattern
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- Length Measuring Devices By Optical Means (AREA)
- Investigating Materials By The Use Of Optical Means Adapted For Particular Applications (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はウエハ検査装置、特に、
半導体ウエハ配線パターンの外観不良検査に適用しうる
ウエハ検査装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a wafer inspection apparatus, and more particularly,
The present invention relates to a wafer inspection apparatus applicable to an appearance defect inspection of a semiconductor wafer wiring pattern.
【０００２】[0002]
【従来の技術】一般に、半導体ウエハの外観検査を自動
的に実施する装置として、半導体ウエハ上にある隣接チ
ップの同一パターン画像どうしを比較し、一定以上の輝
度差及び面積差のある箇所を不良欠陥として判定する、
いわゆる比較検査方式の装置がある。従来のウエハ検査
装置について図面を参照して詳細に説明する。図６は、
従来のウエハ検査装置の一例を示すブロック図である。2. Description of the Related Art Generally, as an apparatus for automatically performing a visual inspection of a semiconductor wafer, the same pattern images of adjacent chips on the semiconductor wafer are compared with each other, and a portion having a certain difference in brightness or area is defective. Judge as a defect,
There is a so-called comparative inspection type device. A conventional wafer inspection apparatus will be described in detail with reference to the drawings. Figure 6
It is a block diagram which shows an example of the conventional wafer inspection apparatus.
【０００３】図６に示すウエハ検査装置は、検査対象で
ある半導体ウエハ１を載置し位置決めするＸＹステージ
２と、半導体ウエハ１を撮像する撮像カメラ３と、撮像
カメラ３の画像信号ａをデジタル画像データｂに変換す
るＡ／Ｄ変換部４と、比較する二つの隣接チップパター
ン画像のうち、一方の画像データｂを記録する画像メモ
リ５ａともう一方の画像データｂを記録する画像メモリ
５ｂと、画像メモリ５ａ，５ｂ内データ間の差を求め差
画像データｃとして出力する比較部６と、差画像データ
ｃを二値化して二値差画像データｄを出力する二値化部
７と、二値差画像データｄを一定回数画像拡大し拡大差
画像データｅを出力する拡大部８と、拡大差画像データ
ｅを一定回数画像縮小し縮小差画像データｋを出力する
縮小部１９と、縮小差画像データｋについて、各領域毎
にラベル付けし欠陥ラベリングデータｊを出力するラベ
リング部１３と、欠陥ラベリングデータｊのうち一定値
以上の大きさをもつものを不良欠陥として判定する欠陥
判定部１５とを有する。The wafer inspection apparatus shown in FIG. 6 has an XY stage 2 on which a semiconductor wafer 1 to be inspected is placed and positioned, an image pickup camera 3 for picking up an image of the semiconductor wafer 1, and an image signal a of the image pickup camera 3 digitally. An A / D converter 4 for converting into image data b, an image memory 5a for recording one image data b of two adjacent chip pattern images to be compared, and an image memory 5b for recording the other image data b. A comparison unit 6 that obtains a difference between data in the image memories 5a and 5b and outputs the difference image data c, and a binarization unit 7 that binarizes the difference image data c and outputs binary difference image data d. An enlargement unit 8 that enlarges the binary difference image data d a certain number of times and outputs the enlarged difference image data e, a reduction unit 19 that reduces the enlarged difference image data e a certain number of times and outputs the reduced difference image data k, and a reduction unit. With respect to the difference image data k, a labeling unit 13 that labels each area and outputs defect labeling data j, and a defect determination unit 15 that determines a defect labeling data j having a size of a certain value or more as a defective defect. Have and.
【０００４】図７（ａ），（ｂ）は画像メモリ５ａ，５
ｂ内の画像データ例を示す模式図である。図７（ａ）は
画像メモリ５ａの画像データであり、正常なパターンで
ある。図７（ｂ）は画像メモリ５ｂの画像データであり
不良欠陥１６および、隣接する二つの良品欠陥１７ａ，
１７ｂが存在する。不良欠陥１６は配線下ゴミといわれ
る不良欠陥であり、全体として不良と判定されるだけの
大きさをもつ欠陥であるが、欠陥が配線パターン１８の
下にあるためその両側にはみ出た領域のみが観察され
る。また、良品欠陥１７ａ，１７ｂは配線パターン１８
の外部にあり、かつ不良と判定されるだけの大きさをも
たないため、検出する必要のない欠陥である。7A and 7B show image memories 5a and 5a.
It is a schematic diagram which shows the image data example in b. FIG. 7A shows image data in the image memory 5a, which is a normal pattern. FIG. 7B shows image data of the image memory 5b, which includes a defective defect 16 and two adjacent non-defective defects 17a,
17b is present. The defect defect 16 is a defect defect called under-wiring dust, and has a size large enough to be judged as a defect as a whole. However, since the defect is under the wiring pattern 18, only the areas protruding on both sides thereof are present. To be observed. In addition, non-defective defects 17a and 17b are caused by the wiring pattern 18.
It is a defect that does not need to be detected, because it is outside the object and does not have a size enough to be judged as a defect.
【０００５】図８（ａ）〜（ｃ）は二値差画像データ
ｄ，拡大差画像データｅ，縮小差画像データｋを示す模
式図である。まず、比較する二つの隣接チップパターン
を撮像カメラ３で撮像し、Ａ／Ｄ変換部４でデジタル画
像データｂに変換してそれぞれ画像メモリ５ａ，５ｂに
記録し、図７（ａ），（ｂ）に示す画像データを得る。
次に比較部６で差画像データｃを求め、二値化部７で二
値差画像データｄを得る。このとき不良欠陥１６は、図
８（ａ）に示すように、配線パターン１８両側の二つの
領域に小さく分割される。よってこの二値画像データｄ
をもとに欠陥判定をおこなうと、不良欠陥１６は所定の
大きさ以下となるめ、不良と判定できない。そこで次
に、拡大部８で画像拡大を行う。すると不良欠陥１６は
図８（ｂ）に示すように一つに統合される。ただし、こ
のままでは欠陥の大きさが変わってしまうため、拡大回
数と同一回数だけ、縮小部１９で画像縮小を行う。する
と不良欠陥１６は、図８（ｃ）に示すように、配線下に
隠れた部分が補完された正しい大きさをもつことにな
り、ラベリング部１３でラベル付け後、欠陥判定部１５
で不良欠陥として判定される。FIGS. 8A to 8C are schematic diagrams showing binary difference image data d, enlarged difference image data e, and reduced difference image data k. First, two adjacent chip patterns to be compared are picked up by the image pickup camera 3, converted into digital image data b by the A / D converter 4 and recorded in the image memories 5a and 5b, respectively. ) Is obtained.
Next, the comparison unit 6 obtains the difference image data c, and the binarization unit 7 obtains the binary difference image data d. At this time, the defective defect 16 is divided into two regions on both sides of the wiring pattern 18, as shown in FIG. Therefore, this binary image data d
When the defect determination is performed based on the above, the defective defect 16 has a predetermined size or less, and thus cannot be determined to be defective. Therefore, next, the enlargement unit 8 enlarges the image. Then, the defective defects 16 are integrated into one as shown in FIG. However, since the size of the defect is changed as it is, the image reduction is performed by the reduction unit 19 the same number of times as the number of enlargement. Then, the defective defect 16 has a correct size in which the portion hidden under the wiring is complemented, as shown in FIG. 8C, and after the labeling by the labeling unit 13, the defect determination unit 15 is provided.
Is determined as a defective defect.
【０００６】[0006]
【発明が解決しようとする課題】上述した従来のウエハ
検査装置は、隣接チップの同一パターンどうしの二値差
画像データを、一定回数画像拡大した後同一回数画像縮
小することで、配線パターン下に一部が隠されて小さく
分割された欠陥を不良欠陥として判定できるようにする
ため、配線パターン以外の場所にあってその大きさが判
定値以下の不良ではない欠陥でも、複数隣接して存在す
る場合には一つに統合されるため不良欠陥として誤判定
してしまう、という欠点があった。In the conventional wafer inspection apparatus described above, the binary difference image data of the same patterns of the adjacent chips are enlarged a certain number of times and then reduced the same number of times, so that the wiring pattern is formed under the wiring pattern. In order to be able to determine a defect that is partially hidden and divided into small pieces as a defective defect, even if there is a defect that is not located at a position other than the wiring pattern and whose size is not less than the judgment value, a plurality of adjacent defects exist. In that case, there is a drawback that they are erroneously determined as defective defects because they are integrated into one.
【０００７】[0007]
【課題を解決するための手段】本発明のウエハ検査装置
は、検査対象である半導体ウエハを載置し位置決めする
ＸＹステージと、前記半導体ウエハを撮像する撮像カメ
ラと、前記撮像カメラの画像信号をデジタル画像データ
に変換するＡ／Ｄ変換部と、該画像データを記録する二
つの画像メモリと、前記二つの画像メモリ内データ間の
差を求め差画像データとして出力する比較部と、該差画
像データを二値化する二値化部と、該二値差画像データ
を一定回数画像拡大し拡大差画像データを生成する拡大
部と、検査領域における配線パターン領域を抽出する配
線パターン抽出部と、該配線パターンデータと前記拡大
差画像データの論理積を求める論理積器と、該論理積デ
ータと前記二値差画像データの論理和を求める論理和器
と、該論理和データついて各領域毎にラベル付けするラ
ベリング部と、前記二値差画像データについて、前記ラ
ベル付けされた同一領域内に複数の欠陥がある場合には
一つに統合して再度ラベル付けを行う再ラベリング部
と、該再ラベル付けされた領域のうち一定値以上の大き
さをもつものを不良欠陥として判定する欠陥判定部とを
含んで構成される。A wafer inspection apparatus according to the present invention provides an XY stage for mounting and positioning a semiconductor wafer to be inspected, an image pickup camera for picking up an image of the semiconductor wafer, and an image signal of the image pickup camera. An A / D conversion unit for converting into digital image data, two image memories for recording the image data, a comparison unit for obtaining a difference between the data in the two image memories and outputting as difference image data, and the difference image A binarization unit that binarizes the data, an enlargement unit that enlarges the binary difference image data by a certain number of times to generate enlarged difference image data, a wiring pattern extraction unit that extracts a wiring pattern region in the inspection region, A logical product for obtaining a logical product of the wiring pattern data and the enlarged difference image data, a logical sum device for obtaining a logical sum of the logical product data and the binary difference image data, and a logical sum data For the labeling unit for labeling each area, and for the binary difference image data, if there are a plurality of defects in the same labeled area, relabeling is performed by integrating them into one and labeling again. And a defect determination unit that determines a relabeled region having a size equal to or larger than a certain value as a defective defect.
【０００８】[0008]
【実施例】次に、本発明について図面を参照して詳細に
説明する。図１は本発明の一実施例を示すブロック図で
ある。The present invention will be described in detail with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of the present invention.
【０００９】図１に示すウエハ検査装置は、検査対象で
ある半導体ウエハ１を載置し位置決めするＸＹステージ
２と、半導体ウエハ１を撮像する撮像カメラ３と、撮像
カメラ３の画像信号ａをデジタル画像データｂに変換す
るＡ／Ｄ変換部４と、比較する二つの隣接チップパター
ン画像のうち、一方の画像データｂを記録する画像メモ
リ５ａともう一方の画像データｂを記録する画像メモリ
５ｂと、画像メモリ５ａ，５ｂ内データ間の差を求め差
画像データｃとして出力する比較部６と、差画像データ
ｃを二値化して二値差画像データｄを出力する二値化部
７と、二値差画像データｄを一定回数画像拡大し拡大差
画像データｅを出力する拡大部８と、ＣＡＤデータｆか
ら配線パターン領域を抽出し配線パターンデータｇを生
成する配線パターン抽出部９と、配線パターンデータｇ
を記録する配線パターン画像メモリ１０と、配線パター
ン画像メモリ１０内の配線パターンデータｇと拡大差画
像データｅの論理積を求め論理積データｈを出力する論
理積器１１と、論理積データｈと二値差画像データｄの
論理和を求め、論理和データｉを出力する論理和器１２
と、論理和データｉについて各領域毎にラベル付けする
ラベリング部１３と、二値差画像データｄについて、ラ
ベリング部１３でラベル付けされた同一領域内に複数の
欠陥がある場合には一つに統合して再度ラベル付けを行
い欠陥ラベリングデータｊを出力する再ラベリング部１
４と、欠陥ラベリングデータｊのうち一定値以上の大き
さをもつものを不良欠陥として判定する欠陥判定部１５
とを有する。The wafer inspection apparatus shown in FIG. 1 has an XY stage 2 on which a semiconductor wafer 1 to be inspected is placed and positioned, an image pickup camera 3 for picking up an image of the semiconductor wafer 1, and an image signal a of the image pickup camera 3 digitally. An A / D converter 4 for converting into image data b, an image memory 5a for recording one image data b of two adjacent chip pattern images to be compared, and an image memory 5b for recording the other image data b. A comparison unit 6 that obtains a difference between data in the image memories 5a and 5b and outputs the difference image data c, and a binarization unit 7 that binarizes the difference image data c and outputs binary difference image data d. An enlargement unit 8 that enlarges the binary difference image data d a certain number of times and outputs enlarged difference image data e, and a wiring pattern that extracts a wiring pattern area from the CAD data f and generates wiring pattern data g. An extraction unit 9, the wiring pattern data g
A wiring pattern image memory 10, a logical product device 11 for obtaining a logical product of the wiring pattern data g and the enlarged difference image data e in the wiring pattern image memory 10, and outputting logical product data h; A logical adder 12 for obtaining a logical sum of the binary difference image data d and outputting logical sum data i
And the labeling unit 13 that labels each region of the logical sum data i, and the binary difference image data d when there are a plurality of defects in the same region labeled by the labeling unit 13. Re-labeling unit 1 for integrating and re-labeling and outputting defect labeling data j
4 and the defect determination unit 15 that determines the defect labeling data j having a size of a certain value or more as a defective defect.
Have and.
【００１０】図２は二値差画像データｄを示す模式図、
図３（ａ）〜（ｃ）は拡大差画像データｅ，配線パター
ンデータｇ，論理積データｈを示す模式図、図４はラベ
ル付けされた論理和データｉを示す模式図、図５は欠陥
ラベリングデータｊを示す模式図である。FIG. 2 is a schematic diagram showing the binary difference image data d,
3A to 3C are schematic diagrams showing enlarged difference image data e, wiring pattern data g, logical product data h, FIG. 4 is a schematic diagram showing labeled logical sum data i, and FIG. 5 is a defect. It is a schematic diagram which shows the labeling data j.
【００１１】次に動作を説明する。まず、比較する二つ
の隣接チップパターンを撮像カメラ３で撮像し、Ａ／Ｄ
変換部４でデジタル画像データｂに変換してそれぞれ画
像メモリ５ａ，５ｂに記録し、図７（ａ），（ｂ）に示
す画像データを得る。次に比較部６で差画像データｃを
求め、二値化部７で二値差画像データｄを得る。このと
き不良欠陥１６は、図２に示すように、配線パターン１
８両側の二つの領域に小さく分割される。よってこの二
値画像データｄをもとに欠陥判定を行うと、不良欠陥１
６は所定の大きさ以下となるため、不良として判定でき
ない。Next, the operation will be described. First, two adjacent chip patterns to be compared are imaged by the imaging camera 3 and the A / D
The conversion unit 4 converts the digital image data b into the digital image data b and records them in the image memories 5a and 5b, respectively, to obtain the image data shown in FIGS. Next, the comparison unit 6 obtains the difference image data c, and the binarization unit 7 obtains the binary difference image data d. At this time, the defective defect 16 is caused by the wiring pattern 1 as shown in FIG.
It is divided into two areas on both sides of the small area. Therefore, if defect determination is performed based on this binary image data d, defective defect 1
Since 6 is less than a predetermined size, it cannot be determined as a defect.
【００１２】そこで次に、拡大部８で画像拡大を行う。
すると図３（ａ）に示すように、不良欠陥１６は一つに
統合され、また良品欠陥１７ａと良品欠陥１７ｂも一つ
に統合される。さらに論理積器１１で拡大画像データｅ
と図３（ｂ）に示す配線パターンデータｇの論理積を求
めると、図３（ｃ）に示すように不良欠陥１６の配線パ
ターン１８で隠された部分を包含する領域が検出でき
る。次に、論理和器１２で二値差画像データｄと論理積
データｅの論理和を求め、ラベリング部１３でラベル付
けを行う。すると論理和データｉは、図４に示すよう
に、不良欠陥１６の領域がラベル（１）、良品欠陥１７
ａの領域がラベル（２）、良品欠陥１７ｂの領域がラベ
ル（３）というように、三つの欠陥領域に正しくラベル
付けされる。Then, the enlargement unit 8 enlarges the image.
Then, as shown in FIG. 3A, the defective defects 16 are integrated into one, and the non-defective defects 17a and the non-defective defects 17b are also integrated into one. Further, with the logical product unit 11, the enlarged image data e
When the logical product of the wiring pattern data g shown in FIG. 3B is obtained, an area including the portion hidden by the wiring pattern 18 of the defective defect 16 can be detected as shown in FIG. Next, the logical sum device 12 obtains the logical sum of the binary difference image data d and the logical product data e, and the labeling unit 13 performs labeling. Then, in the logical sum data i, as shown in FIG. 4, the area of the defective defect 16 is the label (1) and the defective defect 17 is the same.
The area of a is labeled (2), the area of the good defect 17b is labeled (3), and the three defective areas are correctly labeled.
【００１３】ただし、ラベル付けされた論理和データｉ
では、不良欠陥１６の領域の大きさが変わっていること
になる。よって次に、再ラベリング部１４で二値差画像
データｄについて再度ラベル付けを行い、欠陥ラベリン
グデータｊを出力する。このとき、ラベリング部１３で
ラベル付けされた各領域内に複数の欠陥がある場合には
一つに統合し、その複数の欠陥を包含する最小領域につ
いてラベル付けを行う。すると、二つに分かれた不良欠
陥１６は図５に示すラベル（１）領域内に二つとも含ま
れるため一つに統合され、不良欠陥１６全体を包含する
正しい大きさをもつ領域がラベル（４）として再ラベル
付けされる。However, labeled OR data i
Then, the size of the area of the defective defect 16 has changed. Therefore, next, the re-labeling unit 14 re-labels the binary difference image data d, and outputs the defect labeling data j. At this time, when there are a plurality of defects in each area labeled by the labeling unit 13, they are integrated into one and the minimum area including the plurality of defects is labeled. Then, the two defective defects 16 are integrated into one because they are both included in the label (1) region shown in FIG. 5, and the region having the correct size including the entire defective defect 16 is labeled ( 4) Relabeled as.
【００１４】従って、欠陥判定部１５で欠陥ラベリング
データｊのうち一定値以上の大きさをもつものを不良欠
陥として判定すれば、不良欠陥１６は不良として判定さ
れ良品欠陥１７ａ，１７ｂは不良として判定されず、正
しい欠陥判定ができる。Therefore, if the defect determination unit 15 determines that the defect labeling data j having a size larger than a certain value is a defective defect, the defective defect 16 is determined to be defective and the non-defective products 17a and 17b are determined to be defective. Instead, correct defect determination can be performed.
【００１５】[0015]
【発明の効果】本発明のウエハ検査装置は、隣接チップ
の同一パターンどうしの二値差画像データを一定回数画
像拡大した後同一回数画像縮小するかわりに、拡大画像
データと配線パターンデータとの論理積を求め、その論
理積と二値差画像データとの論理和を求めてラベル付け
を行い、さらに二値差画像データについて、論理和デー
タでラベル付けされた各領域内に複数の欠陥がある場合
には一つに統合して再度ラベル付けを行うことで、配線
パターン下に一部が隠されて小さく分割された欠陥を不
良欠陥として判定するため、配線パターン以外の場所に
あってその大きさが判定値以下の不良ではない欠陥が複
数隣接して存在する場合でも不良欠陥として誤判定する
ことがなく、正しい欠陥判定ができる、という効果があ
る。According to the wafer inspection apparatus of the present invention, the binary difference image data of the same pattern of the adjacent chip is enlarged a certain number of times and then reduced the same number of times, instead of the enlarged image data and the wiring pattern data. The product is obtained, the logical product of the logical product and the binary difference image data is obtained, and labeling is performed. Further, regarding the binary difference image data, there are a plurality of defects in each area labeled with the logical sum data. In this case, the defects that are partially hidden under the wiring pattern and are divided into smaller parts are judged as defective defects by integrating them into one and relabeling them. Even if a plurality of non-defective defects whose size is less than or equal to the determination value are present adjacent to each other, there is an effect that a correct defect determination can be performed without erroneously determining a defective defect.
【図１】本発明の一実施例を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of the present invention.
【図２】二値差画像データｄを示す模式図である。FIG. 2 is a schematic diagram showing binary difference image data d.
【図３】（ａ）〜（ｃ）は拡大差画像データｅ，配線パ
ターンデータｇ，論理積データｈを示す模式図である。3A to 3C are schematic diagrams showing enlarged difference image data e, wiring pattern data g, and logical product data h.
【図４】ラベル付けされた論理和データｉを示す模式図
である。FIG. 4 is a schematic diagram showing labeled logical sum data i.
【図５】欠陥ラベリングデータｊを示す模式図である。FIG. 5 is a schematic diagram showing defect labeling data j.
【図６】従来の一例を示すブロック図である。FIG. 6 is a block diagram showing a conventional example.
【図７】（ａ），（ｂ）は画像メモリ５ａ，５ｂ内の画
像データ例を示す模式図である。7A and 7B are schematic diagrams showing examples of image data in image memories 5a and 5b.
【図８】（ａ）〜（ｃ）は二値差画像データｄ，拡大差
画像データｅ，縮小差画像データｋを示す模式図であ
る。8A to 8C are schematic diagrams showing binary difference image data d, enlarged difference image data e, and reduced difference image data k.
１ 半導体ウエハ ２ ＸＹステージ ３ 撮像カメラ ４ Ａ／Ｄ変換部 ５ａ，５ｂ 画像メモリ ６ 比較部 ７ 二値化部 ８ 拡大部 ９ 配線パターン抽出部 １０ 配線パターン画像メモリ １１ 論理積器 １２ 論理和器 １３ ラベリング部 １４ 再ラベリング部 １５ 欠陥判定部 １６ 不良欠陥 １７ａ，１７ｂ 良品欠陥 １８ 配線パターン ａ 画像信号 ｂ 画像データ ｃ 差画像データ ｄ 二値差画像データ ｅ 拡大差画像データ ｆ ＣＡＤデータ ｇ 配線パターンデータ ｈ 論理積データ ｉ 論理和データ ｊ 欠陥ラベリングデータ ｋ 縮小差画像データ DESCRIPTION OF SYMBOLS 1 Semiconductor wafer 2 XY stage 3 Imaging camera 4 A / D conversion parts 5a, 5b Image memory 6 Comparison part 7 Binarization part 8 Enlargement part 9 Wiring pattern extraction part 10 Wiring pattern image memory 11 Logical product device 12 Logical sum 13 Labeling unit 14 Re-labeling unit 15 Defect determination unit 16 Defect defect 17a, 17b Non-defective defect 18 Wiring pattern a Image signal b Image data c Difference image data d Binary difference image data e Extended difference image data f CAD data g Wiring pattern data h Logical product data i Logical sum data j Defect labeling data k Reduced difference image data
Claims (1)
決めするＸＹステージと、前記半導体ウエハを撮像する
撮像カメラと、前記撮像カメラの画像信号をデジタル画
像データに変換するＡ／Ｄ変換部と、該画像データを記
録する二つの画像メモリと、前記二つの画像メモリ内デ
ータ間の差を求め差画像データとして出力する比較部
と、該差画像データを二値化する二値化部と、該二値差
画像データを一定回数画像拡大し拡大差画像データを生
成する拡大部と、検査領域における配線パターン領域を
抽出する配線パターン抽出部と、該配線パターンデータ
と前記拡大差画像データの論理積を求める論理積器と、
該論理積データと前記二値差画像データの論理和を求め
る論理和器と、該論理和データついて各領域毎にラベル
付けするラベリング部と、前記二値差画像データについ
て、前記ラベル付けされた同一領域内に複数の欠陥があ
る場合には一つに統合して再度ラベル付けを行う再ラベ
リング部と、該再ラベル付けされた領域のうち一定値以
上の大きさをもつものを不良欠陥として判定する欠陥判
定部とを含むことを特徴とするウエハ検査装置。1. An XY stage for mounting and positioning a semiconductor wafer to be inspected, an image pickup camera for picking up an image of the semiconductor wafer, and an A / D converter for converting an image signal of the image pickup camera into digital image data. A two image memory for recording the image data, a comparison unit for obtaining a difference between the data in the two image memories and outputting the difference image data, and a binarization unit for binarizing the difference image data, An enlargement unit that enlarges the binary difference image data by a certain number of times to generate enlarged difference image data, a wiring pattern extraction unit that extracts a wiring pattern region in an inspection region, and a logic of the wiring pattern data and the enlarged difference image data. A logical product that finds the product,
A logical sum device that obtains a logical sum of the logical product data and the binary difference image data, a labeling unit that labels the logical sum data for each area, and the binary difference image data is labeled as described above. If there are multiple defects in the same area, the re-labeling part that integrates them into one and re-labels them, and the re-labeled area having a certain size or more is regarded as a defective defect. A wafer inspection apparatus including a defect determination unit for determination.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP960792A JPH05232031A (en) | 1992-01-23 | 1992-01-23 | Wafer inspecting device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP960792A JPH05232031A (en) | 1992-01-23 | 1992-01-23 | Wafer inspecting device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05232031A true JPH05232031A (en) | 1993-09-07 |
Family
ID=11724991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP960792A Withdrawn JPH05232031A (en) | 1992-01-23 | 1992-01-23 | Wafer inspecting device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05232031A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008003103A (en) * | 2007-09-03 | 2008-01-10 | Hitachi High-Technologies Corp | Inspection method and system |
-
1992
- 1992-01-23 JP JP960792A patent/JPH05232031A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008003103A (en) * | 2007-09-03 | 2008-01-10 | Hitachi High-Technologies Corp | Inspection method and system |
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Legal Events
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