JPH0522951A - Inverter power device - Google Patents

Abstract

PURPOSE:To provide an inverter power device compensating the reduction of pulse width generated by on-time delay in the PWM generating circuit of the inverter power device. CONSTITUTION:In an inverter power device, the lowering of output voltage can be prevented by compensating pulse width DT reduced by using delay circuits 49, 50 constituting an on-delay circuit by a delay circuit by the fall delay circuit of PWM waves composed of a counter 1, an SR flip-flop 2 and a TTL logic in PWM waves prepared by a comparator 54.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は電動機などの電源に使用
するインバータ電源装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an inverter power supply device used as a power supply for an electric motor or the like.

【０００２】[0002]

【従来の技術】近年、三相交流電源からインバータ電源
装置を用いて、三相交流で働くモータの需要が多くなっ
てきた。2. Description of the Related Art In recent years, there has been an increasing demand for a motor that works with a three-phase AC power supply using an inverter power supply device instead of a three-phase AC power supply.

【０００３】以下に従来のインバータ電源装置について
説明する。図５はモータを駆動するための三相交流電圧
を出力するインバータ電源装置のスイッチング部を示す
ものである。図５において、三相交流電源３２からの交
流電圧を整流する全波整流回路３１、平滑コンデンサ３
３、スイッチング素子３４〜３９が接続している。スイ
ッチング素子３４〜３９の中で第１のスイッチング素子
３４と、第２のスイッチング素子３５は出力電圧のある
一つの相に対応するものであり、この一組のスイッチン
グ素子３４，３５が相補してスイッチングを行なう。ま
たスイッチング素子３６，３７は他の一つの相に、また
スイッチング素子３８，３９はその他の相にそれぞれ対
応するものであり、それぞれのスイッチング素子も同様
に相補してスイッチングを行ない、三相交流の各相の電
力を出力するようになっている。A conventional inverter power supply device will be described below. FIG. 5 shows a switching unit of an inverter power supply device that outputs a three-phase AC voltage for driving a motor. In FIG. 5, a full-wave rectifier circuit 31 for rectifying the AC voltage from the three-phase AC power supply 32, a smoothing capacitor 3
3, the switching elements 34 to 39 are connected. Among the switching elements 34 to 39, the first switching element 34 and the second switching element 35 correspond to one phase having an output voltage, and the pair of switching elements 34 and 35 are complementary to each other. Perform switching. Further, the switching elements 36 and 37 correspond to the other one phase, and the switching elements 38 and 39 correspond to the other phase, respectively, and the respective switching elements also perform complementary complementary switching, and three-phase AC The power of each phase is output.

【０００４】第１および第２のスイッチング素子３４，
３５は互いに直列に接続されており、それが平滑コンデ
ンサ３３に接続されている。また他のスイッチング素子
も同様であり、スイッチング素子３６，３７およびスイ
ッチング素子３８，３９はそれぞれ直列に接続され、そ
れらはともに平滑コンデンサ３３と並列に接続されてい
る。ダイオード４０〜４５のうちダイオード４０は第１
のスイッチング素子３４に並列に接続され、またダイオ
ード４１は第２のスイッチング素子３５に並列に接続さ
れている。モータ４６は負荷装置として設けられ、三相
交流電圧で駆動するように構成されている。モータ４６
へ三相交流の電源電圧を供給するための電源線Ｕ，Ｖ，
Ｗを設け、それぞれ対応するスイッチング素子対の接続
点から電圧を取り出している。すなわち電源線Ｕは第１
および第２のスイッチング素子３４，３５の接点に接続
され、電源線Ｖはスイッチング素子３６，３７の接点
に、また電源線Ｗはスイッチング素子３８，３９の接点
にそれぞれ接続されている。First and second switching elements 34,
35 are connected in series with each other, and they are connected to the smoothing capacitor 33. The same applies to the other switching elements. The switching elements 36 and 37 and the switching elements 38 and 39 are connected in series, and they are both connected in parallel with the smoothing capacitor 33. The diode 40 is the first of the diodes 40 to 45.
Is connected in parallel to the switching element 34, and the diode 41 is connected in parallel to the second switching element 35. The motor 46 is provided as a load device and is configured to be driven by a three-phase AC voltage. Motor 46
Power supply lines U, V, for supplying a three-phase AC power supply voltage to
W is provided, and the voltage is taken out from the connection point of the corresponding switching element pair. That is, the power line U is the first
The power supply line V is connected to the contact points of the switching elements 36 and 37, and the power supply line W is connected to the contact points of the switching elements 38 and 39.

【０００５】図６には動作原理の波形を示していて、波
形Ａ，Ｂ，Ｃはそれぞれモータ速度設定用の正弦波信号
である。正弦波信号Ａと正弦波信号Ｂ、正弦波信号Ｂと
正弦波信号Ｃ、正弦波信号Ｃと正弦波信号Ａの位相差は
それぞれ等しく１２０度となっている。以下この３つの
正弦波信号を総称してモータ速度設定信号と呼ぶ。また
波形Ｔは三角波信号である。モータ速度設定信号波形
Ａ，Ｂ，Ｃと三角波信号波形Ｔはともに後述する比較器
５４に入力され、この比較器５４からはＰＷＭ波信号が
出力する。このＰＷＭ波信号のデューティー比はモータ
速度設定信号波形Ａ，Ｂ，Ｃの周期にしたがって変化す
ることとなる。そしてこのＰＷＭ波信号にしたがってス
イッチング素子３４〜３９を制御することにより、図に
示すように各電源線Ｕ，Ｖ，Ｗ間に電圧を生じせしめ、
三相モータ４６を動作させている。FIG. 6 shows waveforms of the operating principle. The waveforms A, B and C are sine wave signals for motor speed setting, respectively. The sine wave signal A and the sine wave signal B, the sine wave signal B and the sine wave signal C, and the sine wave signal C and the sine wave signal A have the same phase difference of 120 degrees. Hereinafter, these three sine wave signals are generically called a motor speed setting signal. The waveform T is a triangular wave signal. The motor speed setting signal waveforms A, B, C and the triangular wave signal waveform T are both input to a comparator 54, which will be described later, and the comparator 54 outputs a PWM wave signal. The duty ratio of this PWM wave signal changes according to the cycle of the motor speed setting signal waveforms A, B, and C. Then, by controlling the switching elements 34 to 39 according to the PWM wave signal, a voltage is generated between the power supply lines U, V, W as shown in the figure,
The three-phase motor 46 is operating.

【０００６】図７はスイッチング素子３４〜３９を制御
するための制御回路を示すものである。図７において、
ＰＷＭ波発生回路４８はＰＷＭ波信号を発生させる回路
であり、一対のスイッチング素子すなわちスイッチング
素子３４，３５が同時にオンとなった状態が生じるのを
避けるようにするためのオンディレイ回路を備えてい
る。FIG. 7 shows a control circuit for controlling the switching elements 34 to 39. In FIG.
The PWM wave generation circuit 48 is a circuit that generates a PWM wave signal, and is provided with an on-delay circuit for avoiding a state in which a pair of switching elements, that is, the switching elements 34 and 35 are simultaneously turned on. ..

【０００７】つぎに、このオンディレイ回路について説
明する。遅延回路４９および５０は抵抗器およびコンデ
ンサで構成され、信号を遅延させるために設けられる。
ＡＮＤ回路５１の一方の入力端子には遅延回路４９によ
って遅延された信号が入力し、他方の入力端子には遅延
されないままの信号が入力する。またＡＮＤ回路５２の
一方の入力端子には遅延回路５０によって遅延された信
号が入力し、他方の入力端子には遅延されないままの信
号が入力する。遅延回路５０およびＡＮＤ回路５２より
なる信号処理部の前段にはインバータ５３が挿入されて
いる。Next, the on-delay circuit will be described. The delay circuits 49 and 50 are composed of resistors and capacitors and are provided to delay the signal.
The signal delayed by the delay circuit 49 is input to one input terminal of the AND circuit 51, and the undelayed signal is input to the other input terminal. The signal delayed by the delay circuit 50 is input to one input terminal of the AND circuit 52, and the undelayed signal is input to the other input terminal. An inverter 53 is inserted in the preceding stage of the signal processing unit including the delay circuit 50 and the AND circuit 52.

【０００８】前述のようにモータ速度設定信号Ａと三角
波信号Ｔを比較器５４に入力してＰＷＭ波信号を出力す
る。遅延回路４９およびＡＮＤ回路５１よりなるオンデ
ィレイ回路部には比較器５４より出力したＰＷＭ波信号
がそのまま送られ、他方すなわち遅延回路５０およびＡ
ＮＤ回路５２よりなるオンディレイ回路部には同ＰＷＭ
波信号をインバータ５３によって反転した信号が送られ
る。As described above, the motor speed setting signal A and the triangular wave signal T are input to the comparator 54 and a PWM wave signal is output. The PWM wave signal output from the comparator 54 is sent as it is to the on-delay circuit section including the delay circuit 49 and the AND circuit 51, and the other, that is, the delay circuit 50 and the A circuit.
The same PWM is used in the on-delay circuit section including the ND circuit 52.
A signal obtained by inverting the wave signal by the inverter 53 is sent.

【０００９】ドライブ回路６０は第１のスイッチング素
子３４を駆動するための回路であり、またドライブ回路
６１は第２のスイッチング素子３５を駆動するための回
路であり、ドライブ回路６１の構成はドライブ回路６０
の構成に等しいので、その説明は省略する。ドライブ回
路６０において、フォトカプラー６２が絶縁のために使
用されている。トランジスタ６３および６４は出力用と
して使用されるトランジスタであり、トランジスタ６３
はＮＰＮ型、またトランジスタ６４はＰＮＰ型である。
つまり双方のトランジスタのベース電圧が「Ｈｉ」にな
ると、ＮＰＮ型であるトランジスタ６３はオン状態に、
またＰＮＰ型であるトランジスタ６４はオフ状態にな
る。トランジスタ６５はフォトカプラー６２の出力信号
を増幅するためのトランジスタであり、トランジスタ６
５によって増幅された電圧がトランジスタ６３，６４の
ベースに印加されることとなる。そして出力はトランジ
スタ６３，６４の接続点すなわち点Ｅから取り出され
る。ＢＵＰは図５の第１のスイッチング素子３４のベー
ス入力端子であり、点Ｅから取り出された電圧は端子Ｂ
ＵＰへ送られる。The drive circuit 60 is a circuit for driving the first switching element 34, the drive circuit 61 is a circuit for driving the second switching element 35, and the drive circuit 61 has a configuration of the drive circuit. 60
Since the configuration is the same as that of 1, the description thereof will be omitted. In the drive circuit 60, the photo coupler 62 is used for insulation. Transistors 63 and 64 are transistors used for output.
Is an NPN type, and the transistor 64 is a PNP type.
That is, when the base voltage of both transistors becomes “Hi”, the NPN-type transistor 63 is turned on,
Further, the PNP type transistor 64 is turned off. The transistor 65 is a transistor for amplifying the output signal of the photocoupler 62.
The voltage amplified by 5 is applied to the bases of the transistors 63 and 64. The output is taken out from the connection point of the transistors 63 and 64, that is, the point E. BUP is the base input terminal of the first switching element 34 in FIG. 5, and the voltage extracted from the point E is the terminal B.
Sent to UP.

【００１０】なお、他の相について設けられたＰＷＭ波
発生回路およびドライブ回路も、前述のＰＷＭ波発生回
路４８およびドライブ回路６０，６１と同様な構成であ
る。The PWM wave generating circuit and the drive circuit provided for the other phases have the same configurations as the PWM wave generating circuit 48 and the drive circuits 60 and 61 described above.

【００１１】図８は比較器５４に三角波電圧を供給する
ための三角波電圧発生回路である。すなわち抵抗器６６
とコンデンサ６７の時定数によって決定される周波数の
三角波電圧を発生させ、比較器５４へ送られる。FIG. 8 shows a triangular wave voltage generating circuit for supplying a triangular wave voltage to the comparator 54. That is, the resistor 66
And a triangular wave voltage having a frequency determined by the time constant of the capacitor 67 is generated and sent to the comparator 54.

【００１２】[0012]

【発明が解決しようとする課題】しかしながら上記従来
の構成では、図９に示すようにオンディレイ回路によっ
て、一対の信号ＵＰとＵＮが同時にオンとなるのを避け
るようにオンディレイ時間ＤＴを設定している。そのた
め、信号ａの実際のオン時間は、信号ＵＰにおいてオン
ディレイ時間分だけ短くなることになり、信号ａのオン
時間がオンディレイ時間ＤＴより短い場合には、パルス
そのものが消失してしまうことになる。However, in the above-mentioned conventional configuration, the on-delay circuit DT sets the on-delay time DT so as to prevent the pair of signals UP and UN from being simultaneously turned on as shown in FIG. ing. Therefore, the actual on-time of the signal a is shortened by the on-delay time in the signal UP, and when the on-time of the signal a is shorter than the on-delay time DT, the pulse itself disappears. Become.

【００１３】つまり、これらスイッチング素子３４〜３
９の実際のオン時間も非常に短くなってしまい、十分な
電力を供給できないという事態が生じるという問題点を
有していた。That is, these switching elements 34 to 3
The actual on-time of No. 9 is also very short, and there is a problem in that sufficient electric power cannot be supplied.

【００１４】本発明は上記従来の問題点を解決するもの
で、十分な電力を供給可能なインバータ電源装置を提供
することを目的とする。The present invention solves the above-mentioned conventional problems, and an object thereof is to provide an inverter power supply device capable of supplying sufficient electric power.

【００１５】[0015]

【課題を解決するための手段】上記目的を達成するため
に本発明のインバータ電源装置は、ＰＷＭ波信号の立上
がりタイミングを遅らすオンディレイ回路を備えたもの
において、このオンディレイ回路の前に、ＰＷＭ波信号
の立下がりタイミングを適度に遅らすための遅延調整手
段を設けた構成を有している。In order to achieve the above object, the inverter power supply device of the present invention comprises an on-delay circuit for delaying the rising timing of the PWM wave signal. It has a configuration provided with delay adjusting means for appropriately delaying the fall timing of the wave signal.

【００１６】[0016]

【作用】本発明は上記した構成により、正弦波と三角波
とをコンパレータで比較することによって作成されたＰ
ＷＭ波を入力することにより、この回路にて所定の時間
だけパルスの立下がり時間を遅らし、つぎのオンタイム
ディレイ作成回路に入力させる。The present invention has the above-described configuration and is made by comparing the sine wave and the triangular wave with the comparator.
By inputting the WM wave, the fall time of the pulse is delayed by a predetermined time in this circuit and input to the next on-time delay creating circuit.

【００１７】このことにより、パワーコントロール用ス
イッチング素子のオン時間をコンパレータ出力後の信号
ａと同等までのばすことができる。As a result, the ON time of the power control switching element can be extended to the same level as the signal a after the output of the comparator.

【００１８】[0018]

【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。なお、本実施例におけるインバータ
電源装置のドライブ回路６０の構成は図７に示す従来例
の構成と同様であるので、その説明を省略する。図１は
本実施例におけるインバータ電源装置のＰＷＭ波発生回
路を示す。このＰＷＭ波発生回路はオンタイムを補償す
るパルス立上がり遅延回路を含んでいる。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. Since the configuration of the drive circuit 60 of the inverter power supply device in this embodiment is the same as the configuration of the conventional example shown in FIG. 7, its description is omitted. FIG. 1 shows a PWM wave generation circuit of an inverter power supply device according to this embodiment. This PWM wave generation circuit includes a pulse rise delay circuit that compensates for on-time.

【００１９】図１に示すようにパルス立上がりの遅延時
間をカウントするための２進カウンタ１において、クロ
ック信号（以下ＣＬＫと略す）によってカウントアップ
する。カウンタ１は４ビットの出力端子を備えており、
ＱＡ，ＱＢ，ＱＣ，ＱＤはそれぞれカウンタ１の各桁の
出力を示す。図３にはＳＲフリップフロップ２の回路と
動作を示す真理値表を示している。ＮＯＴ回路３では入
力パルス信号の反転信号を作っている。ＡＮＤ回路４は
リセット信号の入力を制御している。ＮＡＮＤ回路５で
はカウンタ１の出力信号ＱＡ，ＱＢ．ＱＣ，ＱＤを受け
ている。スイッチ部６はそれぞれが上記出力信号ＱＡ，
ＱＢ，ＱＣ，ＱＤに対応する複数のディプスイッチで構
成されていて、たとえばスイッチ部６について、あるデ
ィプスイッチがオンとなるとそれに対応する信号が有効
となり、つぎのＮＡＮＤ回路５に入力するようになって
いる。As shown in FIG. 1, in a binary counter 1 for counting the delay time of pulse rise, the binary counter 1 counts up by a clock signal (hereinafter abbreviated as CLK). Counter 1 has a 4-bit output terminal,
QA, QB, QC and QD indicate the output of each digit of the counter 1, respectively. FIG. 3 shows a truth table showing the circuit and operation of the SR flip-flop 2. The NOT circuit 3 produces an inverted signal of the input pulse signal. The AND circuit 4 controls the input of the reset signal. In the NAND circuit 5, the output signals QA, QB. I am receiving QC and QD. The switch section 6 has the output signals QA,
It is composed of a plurality of dip switches corresponding to QB, QC, and QD. For example, when a dip switch in the switch section 6 is turned on, a signal corresponding to the dip switch becomes valid and is input to the next NAND circuit 5. ing.

【００２０】以上のように構成された本実施例のインバ
ータ電源装置のＰＷＭ波発生回路について、その動作を
説明する。正弦波と三角波とをコンパレータ５４で比較
することによって作成されたＰＷＭ波を本実施例の回路
に入力することにより、この回路にて所定の時間だけパ
ルスの立下がり時間を遅らし、つぎのオンタイムディレ
イ作成回路に入力させる。The operation of the PWM wave generating circuit of the inverter power supply device of the present embodiment constructed as above will be described. By inputting the PWM wave created by comparing the sine wave and the triangular wave by the comparator 54 to the circuit of the present embodiment, the fall time of the pulse is delayed by a predetermined time in this circuit, and the next ON Input to the time delay creation circuit.

【００２１】つぎに、この動作をさらに詳細に説明す
る。図１において、コンパレータ５４の出力パルスはＮ
ＯＴ回路３によって反転され、その反転信号はリセット
信号とともにＡＮＤ回路４へ送られる。そして、それら
の論理和出力はカウンタ１のクリア端子（以下ＣＬとす
る）に送られる。入力パルスの立下がりによって、カウ
ンタ１のＣＬが「Ｈｉ」となると、クロック信号ＣＬＫ
にしたがってカウントアップを開始する。図４にはカウ
ンタ１の回路図とその動作を示す真理値表を示してい
て、カウンタ１はこの真理値表にしたがって動作する。Next, this operation will be described in more detail. In FIG. 1, the output pulse of the comparator 54 is N
It is inverted by the OT circuit 3, and the inverted signal is sent to the AND circuit 4 together with the reset signal. Then, the logical sum output thereof is sent to the clear terminal (hereinafter referred to as CL) of the counter 1. When CL of the counter 1 becomes “Hi” due to the fall of the input pulse, the clock signal CLK
According to, start counting up. FIG. 4 shows a circuit diagram of the counter 1 and a truth table showing its operation. The counter 1 operates according to this truth table.

【００２２】カウンタ１から出力するカウント値ＱＡ，
ＱＢ，ＱＣ，ＱＤはつぎのスイッチ部６を介してＮＡＮ
Ｄ回路５に入力する。スイッチ部６は、上記カウント値
ＱＡ，ＱＢ，ＱＣ，ＱＤの中から必要な信号のみをＮＡ
ＮＤ回路５へ送るように設定されている。たとえばＮＡ
ＮＤ回路５に入力する信号がすべて「Ｈｉ」になれば、
ＮＡＮＤ回路５の出力は「Ｌｏｗ」となる。このとき、
ＳＲフリップフロップ２の出力Ｑは、「Ｌｏｗ」から
「Ｈｉ」へ切り替わり、Ｑバーの出力はＱの反転となる
ので、入力波形に遅延時間を加えた分だけ、出力パルス
の立上がりが遅れたこととなる。また、他方についても
同様であり、ＮＡＮＤ回路５に入力する信号がすべて
「Ｈｉ」になれば、ＮＡＮＤ回路５の出力は「Ｌｏｗ」
となり、ＳＲフリップフロップ２の出力Ｑは、「Ｌｏ
ｗ」から「Ｈｉ」へ切り替わる。The count value QA output from the counter 1,
QB, QC and QD are NAN via the next switch unit 6.
Input to D circuit 5. The switch unit 6 NAs only the necessary signals from the count values QA, QB, QC and QD.
It is set to send to the ND circuit 5. NA for example
If all the signals input to the ND circuit 5 become "Hi",
The output of the NAND circuit 5 becomes “Low”. At this time,
The output Q of the SR flip-flop 2 is switched from "Low" to "Hi", and the output of the Q bar is the inversion of Q. Therefore, the rise of the output pulse was delayed by the amount of the delay time added to the input waveform. Becomes The same applies to the other, and if all the signals input to the NAND circuit 5 are "Hi", the output of the NAND circuit 5 is "Low".
And the output Q of the SR flip-flop 2 becomes "Lo
Switch from "w" to "Hi".

【００２３】図２は、図１に示す回路の信号ＵＰを出力
するまでの各信号のタイミングを示す波形図、および信
号ＵＰと信号ＵＮを示す。ここでは、信号ＵＰを出力す
るまでの動作について具体的に説明する。入力パルス信
号ａに対して出力パルス信号ｆの立下がりは設定した遅
延時間ＬＴだけ遅れ、したがって出力パルス信号ｆのパ
ルス幅はＬＴだけ長くなっている。FIG. 2 is a waveform diagram showing the timing of each signal until the signal UP of the circuit shown in FIG. 1 is output, and the signals UP and UN. Here, the operation up to outputting the signal UP will be specifically described. The fall of the output pulse signal f is delayed by the set delay time LT with respect to the input pulse signal a, and therefore the pulse width of the output pulse signal f is longer by LT.

【００２４】そしてつぎの従来のオンディレイ作成回路
を通過させることにより、オンディレイＤＴをもつ信号
ＵＰとＵＮが作成される。Then, the signals UP and UN having the on-delay DT are produced by passing through the following conventional on-delay producing circuit.

【００２５】したがって、スイッチング素子に入力する
信号ＵＰのオン時間は、図２に示すように、信号ａのオ
ン時間＋ＬＴ−ＤＴとなる。ここで遅延時間ＬＴは、信
号ｃが「Ｌｏｗ」から「Ｈｉ」に切り替わったときか
ら、信号ｄが「Ｈｉ」から「Ｌｏｗ」に切り替わるまで
の時間幅で決定され、この時間幅はスイッチング部６に
よって調整することができる。そしてこの遅延時間ＬＴ
は、オンディレイ時間によってパルス幅が小さくなるの
を補償できるような値に設定されている。Therefore, the ON time of the signal UP input to the switching element is, as shown in FIG. 2, the ON time of the signal a + LT-DT. Here, the delay time LT is determined by the time width from when the signal c switches from “Low” to “Hi” to when the signal d switches from “Hi” to “Low”, and this time width is the switching unit 6 Can be adjusted by. And this delay time LT
Is set to a value that can compensate for the reduction of the pulse width due to the on-delay time.

【００２６】また、遅延時間ＬＴをきめる回路はカウン
ターを備えたロジック回路であるため、オンディレイ作
成回路における遅延時間ＤＴに対してばらつきや変動も
少ない。したがって、最初にスイッチング部６によって
適度な幅に調整しておけば、あとから変動することはな
い。Since the circuit that determines the delay time LT is a logic circuit having a counter, there is little variation or fluctuation with respect to the delay time DT in the on-delay creating circuit. Therefore, if the switching unit 6 first adjusts the width to an appropriate value, it will not change afterwards.

【００２７】[0027]

【発明の効果】以上のように本発明は、オンディレイ回
路の前に、ＰＷＭ波信号の立下がりタイミングのみを適
度に遅らすための遅延調整手段を設けたことにより、オ
ンタイムディレイ作成回路で減少するオン時間を補償す
ることができる。すなわち、パワーコントロール用スイ
ッチング素子のオン時間をコンパレータ出力したのちの
信号ａと同等にすることができる。As described above, according to the present invention, by providing the delay adjusting means for appropriately delaying only the falling timing of the PWM wave signal before the on-delay circuit, the on-time delay creating circuit can reduce the delay time. The on time can be compensated. That is, the ON time of the power control switching element can be made equal to the signal a after the comparator output.

【００２８】ＬＴ時間を広げることによってこれらスイ
ッチング素子のオン時間を確保することができ、スイッ
チング素子のオン時間が短くなりすぎて十分な電力が出
力されないという事態を防ぐことのできる優れたインバ
ータ電源装置を実現できるものである。By extending the LT time, it is possible to secure the on-time of these switching elements, and it is possible to prevent the situation where the on-time of the switching elements becomes too short and sufficient electric power is not output. Can be realized.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施例におけるインバータ電源装置
のパルス立上がり遅延回路図FIG. 1 is a pulse rise delay circuit diagram of an inverter power supply device according to an embodiment of the present invention.

【図２】同パルス立上がり遅延回路の動作波形図FIG. 2 is an operation waveform diagram of the pulse rising delay circuit.

【図３】ＳＲフリップフロップの動作を示す真理値表FIG. 3 is a truth table showing the operation of the SR flip-flop.

【図４】カウンタの動作を示す真理値表FIG. 4 is a truth table showing the operation of the counter.

【図５】従来のインバータ電源装置の概略回路図FIG. 5 is a schematic circuit diagram of a conventional inverter power supply device.

【図６】同インバータ電源装置の動作説明のための波形
図FIG. 6 is a waveform diagram for explaining the operation of the inverter power supply device.

【図７】同インバータ電源装置の制御回路図FIG. 7 is a control circuit diagram of the same inverter power supply device.

【図８】同インバータ電源装置の三角波発生回路図FIG. 8 is a triangular wave generation circuit diagram of the same inverter power supply device.

【図９】従来回路のスイッチング素子の波形図FIG. 9 is a waveform diagram of a switching element of a conventional circuit.

【符号の説明】[Explanation of symbols]

１ カウンタ ２ ＳＲフリップフロップ ３ ＮＯＴ回路 ４ ＡＮＤ回路 ５ ＮＡＮＤ回路 ３４ 第１のスイッチング素子 ３５ 第２のスイッチング素子 ４６ モータ（負荷） 1 Counter 2 SR Flip-Flop 3 NOT Circuit 4 AND Circuit 5 NAND Circuit 34 First Switching Element 35 Second Switching Element 46 Motor (Load)

Claims (1)

【特許請求の範囲】 【請求項１】直流電源に直列に接続した第１および第２
のスイッチング素子を備えるとともに上記第１および第
２のスイッチング素子の接続点の電圧を負荷装置へ供給
するように構成されたスイッチ部と、基準交流電圧にし
たがってパルス幅が変化するＰＷＭ波信号を生成するＰ
ＷＭ波信号発生回路部と、それぞれ上記第１のスイッチ
ング素子および第２のスイッチング素子を制御するため
に上記ＰＷＭ波信号を元に生成されたＰＷＭ波信号ＵＰ
およびＰＷＭ波信号ＵＮにしたがって上記第１のスイッ
チング素子と第２のスイッチング素子とを交互にオンさ
せるドライブ回路と、第１のスイッチング素子と第２の
スイッチング素子が同時にオンしないようにＰＷＭ波信
号ＵＰとＰＷＭ波信号ＵＮの立上がりおよび立下がりタ
イミングを互いにずらすオンディレイ回路とを備え、上
記オンディレイ回路へ送るＰＷＭ波信号の立下がりタイ
ミングのみを変更する遅延調整手段を設けたインバータ
電源装置。Claims: 1. A first and a second connected in series to a DC power supply.
And a switch unit configured to supply the voltage at the connection point of the first and second switching elements to the load device, and a PWM wave signal whose pulse width changes according to the reference AC voltage. P
A WM wave signal generation circuit unit and a PWM wave signal UP generated based on the PWM wave signal for controlling the first switching element and the second switching element, respectively.
And a drive circuit for alternately turning on the first switching element and the second switching element according to the PWM wave signal UN and a PWM wave signal UP so that the first switching element and the second switching element do not turn on at the same time. And an on-delay circuit for shifting the rising and falling timings of the PWM wave signal UN from each other, and an inverter power supply device provided with delay adjusting means for changing only the falling timing of the PWM wave signal sent to the on-delay circuit.