JPH05226941A - 演算増幅回路の利得調整方法 - Google Patents
演算増幅回路の利得調整方法Info
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- JPH05226941A JPH05226941A JP6136392A JP6136392A JPH05226941A JP H05226941 A JPH05226941 A JP H05226941A JP 6136392 A JP6136392 A JP 6136392A JP 6136392 A JP6136392 A JP 6136392A JP H05226941 A JPH05226941 A JP H05226941A
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- Japan
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- resistor
- operational amplifier
- gain
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Abstract
(57)【要約】
【目的】特性が劣化することのない演算増幅回路の利得
調整方法を提供する。 【構成】負入力端１ａ、正入力端１ｂおよび出力端１ｃ
を有する演算増幅器１と、その演算増幅器１に接続され
る絶縁基板上に設けた膜抵抗とを少なくとも備えてなる
演算増幅回路において、第１の抵抗Ｒ1の一端を信号入
力端ＩＮに第１の抵抗Ｒ1の他端を負入力端１ａまたは
正入力端１ｂに接続し、第１の抵抗Ｒ1の他端と出力端
１ｃおよび信号出力端ＯＵＴとの間に第２の抵抗Ｒ2と
第３の抵抗Ｒ3との直列回路を接続し、第４の抵抗Ｒ4の
一端を第２の抵抗Ｒ2と第３の抵抗Ｒ3との接続点に第４
の抵抗Ｒ4の他端をアースに接続し、利得を上げる場合
は第２の抵抗Ｒ2または第３の抵抗Ｒ3の抵抗値を調整
し、利得を下げる場合は第４の抵抗Ｒ4の抵抗値を調整
する。
調整方法を提供する。 【構成】負入力端１ａ、正入力端１ｂおよび出力端１ｃ
を有する演算増幅器１と、その演算増幅器１に接続され
る絶縁基板上に設けた膜抵抗とを少なくとも備えてなる
演算増幅回路において、第１の抵抗Ｒ1の一端を信号入
力端ＩＮに第１の抵抗Ｒ1の他端を負入力端１ａまたは
正入力端１ｂに接続し、第１の抵抗Ｒ1の他端と出力端
１ｃおよび信号出力端ＯＵＴとの間に第２の抵抗Ｒ2と
第３の抵抗Ｒ3との直列回路を接続し、第４の抵抗Ｒ4の
一端を第２の抵抗Ｒ2と第３の抵抗Ｒ3との接続点に第４
の抵抗Ｒ4の他端をアースに接続し、利得を上げる場合
は第２の抵抗Ｒ2または第３の抵抗Ｒ3の抵抗値を調整
し、利得を下げる場合は第４の抵抗Ｒ4の抵抗値を調整
する。
Description
【０００１】
【産業上の利用分野】本発明は、演算増幅回路の利得調
整方法に関し、さらに詳細には、帰還型の演算増幅回路
の利得調整方法に関する。
整方法に関し、さらに詳細には、帰還型の演算増幅回路
の利得調整方法に関する。
【０００２】
【従来の技術】従来の演算増幅回路の利得調整方法は、
以下に述べるような方法で行われていた。まず、図４に
演算増幅回路を示す。この図において、２０は演算増幅
器であり、負入力端２０ａ、正入力端２０ｂ、出力端２
０ｃを有している。Ｒ21は、その一端が信号入力端ＩＮ
に、かつその他端が負入力端２０ａに接続された第１の
抵抗、Ｒ22は、その一端が第１の抵抗Ｒ21の他端に接続
され、かつその他端が出力端２０ｃに接続された第２の
抵抗であり、この第２の抵抗Ｒ22は演算増幅器２０から
の出力を帰還するためのものである。Ｒｃは、その一端
が正入力端２０ｂに、その他端がアースに接続された補
償用抵抗であり、入力バイアス電流の影響を少なくする
ためのものである。なお、上記出力端２０ｃは信号出力
端ＯＵＴへ接続されている。このような構成の演算増幅
回路における利得Ｇは、Ｇ＝−Ｒ22／Ｒ21で表される。
この演算増幅回路は、たとえば、ハイブリッドＩＣ技術
を用いて構成されており、この回路における抵抗は、絶
縁基板上に設けた膜抵抗によって形成されるものである
ため、その抵抗値を上げる方向にしか調整することがで
きなかった。したがって、利得を上げる場合はＲ22を、
利得を下げる場合はＲ21を、それぞれ調整していた。
以下に述べるような方法で行われていた。まず、図４に
演算増幅回路を示す。この図において、２０は演算増幅
器であり、負入力端２０ａ、正入力端２０ｂ、出力端２
０ｃを有している。Ｒ21は、その一端が信号入力端ＩＮ
に、かつその他端が負入力端２０ａに接続された第１の
抵抗、Ｒ22は、その一端が第１の抵抗Ｒ21の他端に接続
され、かつその他端が出力端２０ｃに接続された第２の
抵抗であり、この第２の抵抗Ｒ22は演算増幅器２０から
の出力を帰還するためのものである。Ｒｃは、その一端
が正入力端２０ｂに、その他端がアースに接続された補
償用抵抗であり、入力バイアス電流の影響を少なくする
ためのものである。なお、上記出力端２０ｃは信号出力
端ＯＵＴへ接続されている。このような構成の演算増幅
回路における利得Ｇは、Ｇ＝−Ｒ22／Ｒ21で表される。
この演算増幅回路は、たとえば、ハイブリッドＩＣ技術
を用いて構成されており、この回路における抵抗は、絶
縁基板上に設けた膜抵抗によって形成されるものである
ため、その抵抗値を上げる方向にしか調整することがで
きなかった。したがって、利得を上げる場合はＲ22を、
利得を下げる場合はＲ21を、それぞれ調整していた。
【０００３】図５に他の演算増幅回路を示す。この回路
における図４に示す回路との相違点は、出力端２０ｃと
アースとの間に、第３の抵抗Ｒ23と第４の抵抗Ｒ24との
直列回路を設け、第３の抵抗Ｒ23と第４の抵抗Ｒ24との
接続点から信号出力端ＯＵＴを引き出したものである。
この回路における利得Ｇは、Ｇ＝−Ｒ22・Ｒ24／Ｒ21
（Ｒ24＋Ｒ23）で表される。この回路における抵抗も、
上記と同じように形成されるものであるため、その抵抗
値を上げる方向にしか調整することができなかった。し
たがって、利得を上げる場合はＲ22を、利得を下げる場
合はＲ21またはＲ23を、それぞれ調整していた。
における図４に示す回路との相違点は、出力端２０ｃと
アースとの間に、第３の抵抗Ｒ23と第４の抵抗Ｒ24との
直列回路を設け、第３の抵抗Ｒ23と第４の抵抗Ｒ24との
接続点から信号出力端ＯＵＴを引き出したものである。
この回路における利得Ｇは、Ｇ＝−Ｒ22・Ｒ24／Ｒ21
（Ｒ24＋Ｒ23）で表される。この回路における抵抗も、
上記と同じように形成されるものであるため、その抵抗
値を上げる方向にしか調整することができなかった。し
たがって、利得を上げる場合はＲ22を、利得を下げる場
合はＲ21またはＲ23を、それぞれ調整していた。
【０００４】
【発明が解決しようとする課題】このように、絶縁基板
上に膜抵抗を設けて構成される演算増幅回路において利
得を下げる場合は、信号入力端ＩＮに接続された第１の
抵抗Ｒ21または出力信号端ＯＵＴに接続された第３の抵
抗Ｒ23をトリミングすることにより、その抵抗値を調整
していた。しかしながら、これらの抵抗を調整すると、
入力または出力のインピーダンスが変わってしまい、信
号入力端ＩＮに接続される外部回路または信号出力端Ｏ
ＵＴに接続される外部回路との間にミスマッチングが生
じてしまう。その結果、特性ロスが生じてしまい、所望
の特性が得られないという不都合があった。
上に膜抵抗を設けて構成される演算増幅回路において利
得を下げる場合は、信号入力端ＩＮに接続された第１の
抵抗Ｒ21または出力信号端ＯＵＴに接続された第３の抵
抗Ｒ23をトリミングすることにより、その抵抗値を調整
していた。しかしながら、これらの抵抗を調整すると、
入力または出力のインピーダンスが変わってしまい、信
号入力端ＩＮに接続される外部回路または信号出力端Ｏ
ＵＴに接続される外部回路との間にミスマッチングが生
じてしまう。その結果、特性ロスが生じてしまい、所望
の特性が得られないという不都合があった。
【０００５】本発明は、上記問題点に鑑みてなされたも
のであって、特性が劣化することのない演算増幅回路の
利得調整方法を提供することを目的にしている。
のであって、特性が劣化することのない演算増幅回路の
利得調整方法を提供することを目的にしている。
【０００６】
【課題を解決するための手段】本発明による演算増幅回
路の利得調整方法は、上記目的を達成するために、負入
力端、正入力端および出力端を有する演算増幅器と、そ
の演算増幅器に接続される絶縁基板上に設けた膜抵抗と
を少なくとも備えてなる演算増幅回路において、第１の
抵抗の一端を信号入力端に、第１の抵抗の他端を上記負
入力端または正入力端に接続し、第１の抵抗の他端と上
記出力端および信号出力端との間に第２の抵抗と第３の
抵抗との直列回路を接続し、第４の抵抗の一端を第２の
抵抗と第３の抵抗との接続点に、第４の抵抗の他端をア
ースに接続し、利得を上げる場合は第２の抵抗または第
３の抵抗の抵抗値を調整し、利得を下げる場合は第４の
抵抗の抵抗値を調整することを特徴とする。
路の利得調整方法は、上記目的を達成するために、負入
力端、正入力端および出力端を有する演算増幅器と、そ
の演算増幅器に接続される絶縁基板上に設けた膜抵抗と
を少なくとも備えてなる演算増幅回路において、第１の
抵抗の一端を信号入力端に、第１の抵抗の他端を上記負
入力端または正入力端に接続し、第１の抵抗の他端と上
記出力端および信号出力端との間に第２の抵抗と第３の
抵抗との直列回路を接続し、第４の抵抗の一端を第２の
抵抗と第３の抵抗との接続点に、第４の抵抗の他端をア
ースに接続し、利得を上げる場合は第２の抵抗または第
３の抵抗の抵抗値を調整し、利得を下げる場合は第４の
抵抗の抵抗値を調整することを特徴とする。
【０００７】
【作用】本発明による演算増幅回路の利得調整方法にお
いては、上記のように、利得を調整するための抵抗であ
る第２の抵抗、第３の抵抗および第４の抵抗は、演算増
幅器の出力端と入力端とを接続するための帰還抵抗を構
成している。理想的な演算増幅器では、内部インピーダ
ンスがゼロになるため、上記帰還抵抗の両端でのインピ
ーダンスはゼロになる。したがって、帰還抵抗の抵抗値
を調整しても、帰還抵抗の両端でのインピーダンスほと
んど変化することがない。そのため、帰還抵抗の抵抗値
を調整しても入出力のインピーダンスが、ほとんど変わ
ることがないため、特性が劣化することがない。
いては、上記のように、利得を調整するための抵抗であ
る第２の抵抗、第３の抵抗および第４の抵抗は、演算増
幅器の出力端と入力端とを接続するための帰還抵抗を構
成している。理想的な演算増幅器では、内部インピーダ
ンスがゼロになるため、上記帰還抵抗の両端でのインピ
ーダンスはゼロになる。したがって、帰還抵抗の抵抗値
を調整しても、帰還抵抗の両端でのインピーダンスほと
んど変化することがない。そのため、帰還抵抗の抵抗値
を調整しても入出力のインピーダンスが、ほとんど変わ
ることがないため、特性が劣化することがない。
【０００８】
【実施例】図１を参照して、本発明の一実施例の演算増
幅回路の利得調整方法を説明する。図１は反転増幅型の
演算増幅回路を示している。この図において、１は演算
増幅器であり、負入力端１ａ、正入力端１ｂ、出力端１
ｃを有している。Ｒ1は、その一端が信号入力端ＩＮ
に、かつその他端が負入力端１ａに接続された第１の抵
抗である。Ｒ2、Ｒ3、Ｒ4は、演算増幅器１の出力端１
ｃからの出力を負入力端１ａに帰還させるための帰還抵
抗を構成しており、この帰還抵抗のうち、Ｒ2は、その
一端が第１の抵抗の他端に接続された第２の抵抗であ
り、Ｒ3は、その一端が出力端１ｃおよび信号出力端Ｏ
ＵＴに接続された第３の抵抗であり、この第２の抵抗Ｒ
2の他端と第３の抵抗Ｒ3の他端とが接続されている。Ｒ
4は、その一端が第２の抵抗Ｒ2と第３の抵抗Ｒ3の接続
点に接続され、かつその他端がアースに接続されている
第４の抵抗である。この帰還抵抗をＲｒで示すと、帰還
抵抗Ｒｒは、Rr=R2+R3+R2R3/R4、で表すことができる。
Ｒｃは、その一端が正入力端１ｂに、その他端がアース
に接続された補償用抵抗であり、入力バイアス電流の影
響を少なくするためのものである。なお、上記出力端１
ｃは信号出力端ＯＵＴへ接続されている。この演算増幅
回路は、たとえば、ハイブリッドＩＣ技術等によって構
成されており、この回路における抵抗は、絶縁基板上に
設けた膜抵抗によって形成されるものである。この膜抵
抗は、絶縁基板上に直接形成してもよいし、膜抵抗を形
成したチップ抵抗を絶縁基板上に搭載してもよい。
幅回路の利得調整方法を説明する。図１は反転増幅型の
演算増幅回路を示している。この図において、１は演算
増幅器であり、負入力端１ａ、正入力端１ｂ、出力端１
ｃを有している。Ｒ1は、その一端が信号入力端ＩＮ
に、かつその他端が負入力端１ａに接続された第１の抵
抗である。Ｒ2、Ｒ3、Ｒ4は、演算増幅器１の出力端１
ｃからの出力を負入力端１ａに帰還させるための帰還抵
抗を構成しており、この帰還抵抗のうち、Ｒ2は、その
一端が第１の抵抗の他端に接続された第２の抵抗であ
り、Ｒ3は、その一端が出力端１ｃおよび信号出力端Ｏ
ＵＴに接続された第３の抵抗であり、この第２の抵抗Ｒ
2の他端と第３の抵抗Ｒ3の他端とが接続されている。Ｒ
4は、その一端が第２の抵抗Ｒ2と第３の抵抗Ｒ3の接続
点に接続され、かつその他端がアースに接続されている
第４の抵抗である。この帰還抵抗をＲｒで示すと、帰還
抵抗Ｒｒは、Rr=R2+R3+R2R3/R4、で表すことができる。
Ｒｃは、その一端が正入力端１ｂに、その他端がアース
に接続された補償用抵抗であり、入力バイアス電流の影
響を少なくするためのものである。なお、上記出力端１
ｃは信号出力端ＯＵＴへ接続されている。この演算増幅
回路は、たとえば、ハイブリッドＩＣ技術等によって構
成されており、この回路における抵抗は、絶縁基板上に
設けた膜抵抗によって形成されるものである。この膜抵
抗は、絶縁基板上に直接形成してもよいし、膜抵抗を形
成したチップ抵抗を絶縁基板上に搭載してもよい。
【０００９】このような構成の演算増幅回路における利
得Ｇは、Ｇ＝−(R2+R3+R2R3/R4)/R1、という式で等価的
に表すことができる。したがって、利得を上げる場合
は、帰還抵抗Ｒｒを大きくすればよいから、第２の抵抗
Ｒ2または第３の抵抗Ｒ3を削ってその抵抗値を調整すれ
ばよい。また、利得を下げる場合は、帰還抵抗Ｒｒを小
さくすればよいから、第４の抵抗Ｒ4を削ってその抵抗
値を調整すればよい。たとえば、利得を１０％下げるた
めには、Ｒｒ＝１ＭΩのとき、Ｒ4を調整してＲｒを９
００ｋΩにすればよいから、あらかじめＲ1＝２２Ｋ
Ω、Ｒ2＝８５０ＫΩ、Ｒ3＝５０ＫΩ、Ｒ4＝４２５Ｋ
Ωに設定しておき、Ｒ4をオープンカットしてその抵抗
値が無限大になるように調整すればよい。
得Ｇは、Ｇ＝−(R2+R3+R2R3/R4)/R1、という式で等価的
に表すことができる。したがって、利得を上げる場合
は、帰還抵抗Ｒｒを大きくすればよいから、第２の抵抗
Ｒ2または第３の抵抗Ｒ3を削ってその抵抗値を調整すれ
ばよい。また、利得を下げる場合は、帰還抵抗Ｒｒを小
さくすればよいから、第４の抵抗Ｒ4を削ってその抵抗
値を調整すればよい。たとえば、利得を１０％下げるた
めには、Ｒｒ＝１ＭΩのとき、Ｒ4を調整してＲｒを９
００ｋΩにすればよいから、あらかじめＲ1＝２２Ｋ
Ω、Ｒ2＝８５０ＫΩ、Ｒ3＝５０ＫΩ、Ｒ4＝４２５Ｋ
Ωに設定しておき、Ｒ4をオープンカットしてその抵抗
値が無限大になるように調整すればよい。
【００１０】図２は、他の実施例の演算増幅回路を示す
図であり、第１の抵抗Ｒ1の他端を正入力端１ｂに接続
したものであり、非反転型の演算増幅回路を示してい
る。この図に示す演算増幅回路の利得調整については、
上記の反転型の演算増幅回路の場合と同じように、利得
を上げる場合は第２の抵抗Ｒ2または第３の抵抗Ｒ3を調
整し、利得を下げる場合は、第４の抵抗Ｒ4を調整すれ
ばよい。
図であり、第１の抵抗Ｒ1の他端を正入力端１ｂに接続
したものであり、非反転型の演算増幅回路を示してい
る。この図に示す演算増幅回路の利得調整については、
上記の反転型の演算増幅回路の場合と同じように、利得
を上げる場合は第２の抵抗Ｒ2または第３の抵抗Ｒ3を調
整し、利得を下げる場合は、第４の抵抗Ｒ4を調整すれ
ばよい。
【００１１】図３は、他の実施例の演算増幅回路を示す
図であり、２つの信号入力端ＩＮ１、ＩＮ２を有する差
動増幅型の演算増幅回路を示している。この図の演算増
幅回路と、図１の演算増幅回路との相違点は、第１の抵
抗Ｒ1の他端が第１の信号入力端ＩＮ１に接続され、第
５の抵抗Ｒ5の一端および他端が、それぞれ第２の信号
入力端ＩＮ２および正入力端１ｂに接続され、第６の抵
抗Ｒ6の一端および他端が、それぞれ第１の抵抗Ｒ1の他
端およびアースに接続される、点である。この演算増幅
回路において、帰還抵抗Ｒｒは、Ｒ1がR2+R3R4/(R3+R4)
より十分に小さいとき、Ｒｒ＝R1+R2+R1R3/R4+R2R3/R
4、と等価的に表すことができる。また、差動利得Ｇは
図１の回路と同じように、Ｇ＝−Ｒｒ／Ｒ１と表され
る。したがって、利得を上げる場合は、帰還抵抗Ｒｒを
大きくすればよいから、第２の抵抗Ｒ2または第３の抵
抗Ｒ3を削ってその抵抗値を調整すればよい。また、利
得を下げる場合は、帰還抵抗Ｒｒを小さくすればよいか
ら、第４の抵抗Ｒ4を削ってその抵抗値を調整すればよ
い。たとえば、利得を１０％下げるためには、Ｒｒ＝１
ＭΩのとき、Ｒ4を調整してＲｒを９００ｋΩにすれば
よいから、あらかじめＲ1＝２２ＫΩ、Ｒ2＝８５０Ｋ
Ω、Ｒ3＝５０ＫΩ、Ｒ4＝４２５ＫΩに設定しておき、
Ｒ4をオープンカットしてその抵抗値が無限大になるよ
うに調整すればよい。なお、この図に示す回路におい
て、負入力端１ａおよび正入力端１ｂに接続される抵抗
回路は、それぞれ逆にしてもよい。
図であり、２つの信号入力端ＩＮ１、ＩＮ２を有する差
動増幅型の演算増幅回路を示している。この図の演算増
幅回路と、図１の演算増幅回路との相違点は、第１の抵
抗Ｒ1の他端が第１の信号入力端ＩＮ１に接続され、第
５の抵抗Ｒ5の一端および他端が、それぞれ第２の信号
入力端ＩＮ２および正入力端１ｂに接続され、第６の抵
抗Ｒ6の一端および他端が、それぞれ第１の抵抗Ｒ1の他
端およびアースに接続される、点である。この演算増幅
回路において、帰還抵抗Ｒｒは、Ｒ1がR2+R3R4/(R3+R4)
より十分に小さいとき、Ｒｒ＝R1+R2+R1R3/R4+R2R3/R
4、と等価的に表すことができる。また、差動利得Ｇは
図１の回路と同じように、Ｇ＝−Ｒｒ／Ｒ１と表され
る。したがって、利得を上げる場合は、帰還抵抗Ｒｒを
大きくすればよいから、第２の抵抗Ｒ2または第３の抵
抗Ｒ3を削ってその抵抗値を調整すればよい。また、利
得を下げる場合は、帰還抵抗Ｒｒを小さくすればよいか
ら、第４の抵抗Ｒ4を削ってその抵抗値を調整すればよ
い。たとえば、利得を１０％下げるためには、Ｒｒ＝１
ＭΩのとき、Ｒ4を調整してＲｒを９００ｋΩにすれば
よいから、あらかじめＲ1＝２２ＫΩ、Ｒ2＝８５０Ｋ
Ω、Ｒ3＝５０ＫΩ、Ｒ4＝４２５ＫΩに設定しておき、
Ｒ4をオープンカットしてその抵抗値が無限大になるよ
うに調整すればよい。なお、この図に示す回路におい
て、負入力端１ａおよび正入力端１ｂに接続される抵抗
回路は、それぞれ逆にしてもよい。
【００１２】
【発明の効果】本発明の演算増幅回路の利得調整方法に
おいては、以上述べたように、絶縁基板上に膜抵抗を設
けて構成される演算増幅回路において、帰還抵抗である
第２の抵抗、第３の抵抗および第４の抵抗を調整してい
るため、入出力のインピーダンスが変わることがなく、
特性が劣化することがない。
おいては、以上述べたように、絶縁基板上に膜抵抗を設
けて構成される演算増幅回路において、帰還抵抗である
第２の抵抗、第３の抵抗および第４の抵抗を調整してい
るため、入出力のインピーダンスが変わることがなく、
特性が劣化することがない。
【図１】本発明の一実施例の演算増幅回路の利得調整方
法を説明するための図である。
法を説明するための図である。
【図２】本発明の他の実施例の演算増幅回路の利得調整
方法を説明するための図である。
方法を説明するための図である。
【図３】本発明の他の実施例の演算増幅回路の利得調整
方法を説明するための図である。
方法を説明するための図である。
【図４】従来の演算増幅回路の利得調整方法を説明する
ための図である。
ための図である。
【図５】従来の演算増幅回路の利得調整方法を説明する
ための図である。
ための図である。
１ 演算増幅器 １ａ 負入力端 １ｂ 正入力端 １ｃ 出力端 Ｒ1 第１の抵抗 Ｒ2 第２の抵抗 Ｒ3 第３の抵抗 Ｒ4 第４の抵抗 Ｒ5 第５の抵抗 Ｒ6 第６の抵抗 Ｒｃ 補償用抵抗 ＩＮ 信号入力端 ＩＮ１ 第１の信号入力端 ＩＮ２ 第２の信号入力端
Claims (1)
- 【請求項１】負入力端、正入力端および出力端を有する
演算増幅器と、その演算増幅器に接続される絶縁基板上
に設けた膜抵抗とを少なくとも備えてなる演算増幅回路
において、第１の抵抗の一端を信号入力端に、第１の抵
抗の他端を上記負入力端または正入力端に接続し、第１
の抵抗の他端と上記出力端および信号出力端との間に第
２の抵抗と第３の抵抗との直列回路を接続し、第４の抵
抗の一端を第２の抵抗と第３の抵抗との接続点に、第４
の抵抗の他端をアースに接続し、利得を上げる場合は第
２の抵抗または第３の抵抗の抵抗値を調整し、利得を下
げる場合は第４の抵抗の抵抗値を調整することを特徴と
する演算増幅回路の利得調整方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6136392A JPH05226941A (ja) | 1992-02-14 | 1992-02-14 | 演算増幅回路の利得調整方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6136392A JPH05226941A (ja) | 1992-02-14 | 1992-02-14 | 演算増幅回路の利得調整方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05226941A true JPH05226941A (ja) | 1993-09-03 |
Family
ID=13169015
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6136392A Pending JPH05226941A (ja) | 1992-02-14 | 1992-02-14 | 演算増幅回路の利得調整方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05226941A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010081202A (ja) * | 2008-09-25 | 2010-04-08 | Rohm Co Ltd | 利得調整回路およびｄ級電力増幅器 |
| JP2013243479A (ja) * | 2012-05-18 | 2013-12-05 | Rohm Co Ltd | 可変利得増幅器、それを用いた電流検出回路、モータ駆動回路および電子機器 |
-
1992
- 1992-02-14 JP JP6136392A patent/JPH05226941A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010081202A (ja) * | 2008-09-25 | 2010-04-08 | Rohm Co Ltd | 利得調整回路およびｄ級電力増幅器 |
| JP2013243479A (ja) * | 2012-05-18 | 2013-12-05 | Rohm Co Ltd | 可変利得増幅器、それを用いた電流検出回路、モータ駆動回路および電子機器 |
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