JPH05224889A

JPH05224889A - 乗算装置

Info

Publication number: JPH05224889A
Application number: JP4025489A
Authority: JP
Inventors: Michio Shimada; 道雄島田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1992-02-12
Filing date: 1992-02-12
Publication date: 1993-09-03

Abstract

(57)【要約】【目的】部分積を逐次的に加算する乗算装置の演算速
度を、加算器の数を増やすことなく高速化することを目
的とする。【構成】乗数の２ビットが１０ならば被乗数を上位に
１ビットシフトした値を入力し、乗数の２ビットが［０
１］または［１１］ならば被乗数を出力し、乗数の２ビ
ットが［００］ならば「０」を出力する部分積回路１０
５と、１ビットまたは２ビットのシフト量を選択できる
可変シフタ１０９と、１ビットまたは２ビットのシフト
量を選択できる積和レジスタ１０７と、乗数の２ビット
が［１１］であるか否かを判定するための論理積回路１
１０を用いることで、乗数の２ビットが［１１］ならば
１ビット単位に部分積を処理し、乗数の２ビットが［０
０］［１０］または［０１］ならば２ビット単位に部分
積を処理することを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、暗号通信装置に利用す
る。特に、この装置に採用される乗算装置に関する。

【０００２】

【従来の技術】ＲＳＡ暗号などを用いる暗号通信装置で
は、乗算などの四則演算をして暗号化や復号化を行うの
で、整数の乗算を小規模な回路で高速に実行する必要が
ある。乗算の方式としては様々なものがあるが、暗号通
信装置では、例えば５１２ビットとか１０２４ビットも
の整数の乗算が必要なために乗数の１ビットと被乗数と
の部分積を逐次的に求めてそれらの総和を求めることが
一般的である。なお、１ビット単位で部分積を求めて乗
算するとは、Ｌビットの乗数Ｘ＝（Ｘ_L-1，Ｘ_L-2，
…，Ｘ₁，Ｘ₀）と被乗数Ｙ＝（Ｙ_L-1，Ｙ_L-2，…，
Ｙ₁，Ｙ₀）との乗算結果Ｚ＝（Ｚ_2L-1，Ｚ_2L-2, …，
Ｚ₁，Ｚ₀）を、次式の操作で求めることである。

【０００３】

【数１】ただし、上式で＊は整数の乗算を表すものとする。２進
数の整数を２倍することは、その整数を上位ビットの方
に１ビットだけシフトすることに他ならないから、上式
の操作は例えば次式のような逐次的な操作として書き換
えられる。なお、次式でＡ≫ＢはＡを下位ビットの方に
Ｂビットだけシフトすることを意味し、Ｚの初期状態を
「０」としてｊ＝０からｊ＝Ｌ−１まで操作を繰り返す
ものとする。また、部分積の加算はＺの上位ビット（Ｚ
_2L-1, …，Ｚ_L）に対して行うものとする。

【０００４】Ｘ_j＝０の場合：Ｚ＝Ｚ≫１Ｘ_j＝１の場合：Ｚ＝（Ｚ≫１）＋Ｙ上式に示すように、１ビットずつ部分積を求めてそれら
の総和を求める乗算では、加算とシフトしか必要としな
いので装置化が容易である。

【０００５】図５は従来の乗算装置を示す機能ブロック
図である。図に示すように、乗数は入力端子５０１から
入力されて乗数レジスタ５０２に保持される。乗数レジ
スタ５０２に保持された乗数のうち下位１ビットが論理
積回路５０５に供給され、演算が１ステップ進行するご
とに乗数レジスタ５０２に保持された乗数は下位方向に
１ビットずつシフトされる。被乗数は入力端子５０３か
ら供給されて被乗数レジスタ５０４に保持され、被乗数
レジスタ５０４に保持された被乗数は論理積回路５０５
に供給される。論理積回路５０５は被乗数レジスタ５０
４から供給される被乗数のそれぞれのビットと乗数レジ
スタ５０２から供給される乗数の１ビットとの論理積を
それぞれ計算してその結果を出力する。積和レジスタ５
０７は乗算結果を保持するためのレジスタで、保持され
た内容が１ビットシフタ５０９に供給され、１ビットシ
フタ５０９と論理積回路５０５の出力が加算器５０６で
加算され、加算結果が積和レジスタ５０７に供給されて
いる。積和レジスタ５０７は、乗算が１ステップ進行す
るごとに加算器１０６から供給される加算結果を記録す
るとともに、下位方向にシフトされる。そして、積和レ
ジスタ５０７に得られた乗算結果は出力端子５０８から
出力される。なお、制御回路５１１は、以上の操作を実
行するために必要な制御信号を乗数レジスタ５０２、被
乗数レジスタ５０４、積和レジスタ５０７、入力端子５
０１、５０３および出力端子５０８に供給するもので、
例えば、制御信号のパターンがあらかじめ書き込まれた
リードオンリメモリの内容をカウンタによって順に読み
出してゆくことで実現できる。

【０００６】なお、ＲＳＡ暗号などの暗号通信方式は、
四則演算によって情報を暗号化する方法であり、例え
ば、平成３年に発行されたｂｉｔ第２３巻１０号の１４
２３項から１４３２項に掲載の岡本著「明るい情報化社
会の実現をめざす暗号技術暗号アルゴリズム（２）−
非対称（公開鍵）暗号アルゴリズム」などに解説があ
る。

【０００７】

【発明が解決しようとする課題】しかし、従来例で行わ
れる逐次的な乗算では、１ビットずつ部分積を求めるた
めに演算速度が遅い欠点があった。

【０００８】本発明は、従来の乗算装置と加算器の数が
等しく、従来の乗算装置より高速な乗算装置を提供する
ことを目的とする。

【０００９】

【課題を解決するための手段】本発明は、乗数を保持す
る乗数レジスタと、被乗数を保持する被乗数レジスタ
と、この被乗数とこの乗数との乗算結果が経由する出力
端子とを備えた乗算装置において、上記乗数レジスタに
保持された乗数の下位２ビットが［１０］であるときに
上記被乗数レジスタに保持された被乗数を上位に１ビッ
トシフトした値を出力し、この乗数の下位２ビットが
［０１］または［１１］であるときにこの被乗数を出力
し、この乗数の下位２ビットが［００］であるときに
「０」を出力する部分積回路と、上記乗数レジスタに保
持された乗数の下位２ビットが［１１］であるか否かを
判定する論理積回路と、供給される値を上記論理積回路
の出力に応じて１ビットまたは２ビットシフトして保持
し、この保持された値を上記出力端子に供給する積和レ
ジスタと、この積和レジスタから供給される値を上記論
理積回路の出力に応じて１ビットまたは２ビットシフト
して出力する可変シフタと、この可変シフタの出力と上
記部分積回路の出力とを加算してその結果を上記積和レ
ジスタに供給する加算器とを備えたことを特徴とする。

【００１０】ここで、上記部分積回路は、上記被乗数レ
ジスタの出力に接続された１ビットシフタと、上記乗数
レジスタが保持する乗数の２ビットのうち上位ビットが
一方の入力に接続され、この乗数の２ビットのうち下位
ビットの反転出力が他方の入力に接続された第一論理積
回路と、上記１ビットシフタの出力とこの第一論理積回
路の出力とを入力する第二論理積回路と、上記被乗数レ
ジスタの出力と上記乗数レジスタが保持する乗数の２ビ
ットのうちの下位ビットとを入力する第三論理積回路
と、上記第二論理積回路の出力とこの第三論理積回路の
出力とを入力しその出力を上記可変シフタに与える論理
和回路とを備えても良い。

【００１１】

【作用】本発明は、１ビット単位ではなく、２ビット単
位で部分積を求めることで演算速度を改善する。ここ
で、２ビット単位で部分積を求めて乗算するとは、Ｌビ
ットの乗数Ｘ＝（Ｘ_L-1，Ｘ_L-2，…，Ｘ₁，Ｘ₀）と
被乗数Ｙ＝（Ｙ_L-1，Ｙ_L-2，…，Ｙ₁，Ｙ₀）との乗
算結果Ｚ＝（Ｚ_2L-1，Ｚ_2L-2，…，Ｚ₁，Ｚ₀）を次式
のような操作で求めることである。ただし次式で、［Ｘ
_2j+1Ｘ_2j］は乗数Ｘの２ｊ＋１番目のビットと２ｊ番目
のビットの計２ビットによって構成される２ビット整数
とし、＊は整数の乗算を表すものとする。また、説明の
便宜上、Ｌは２で割り切れるものとする。

【００１２】

【数２】さて、［００］＊Ｙ＝０，［０１］＊Ｙ＝Ｙであり、
［１０］＊Ｙは乗数Ｙを１ビットだけ上位にシフトさせ
ることに他ならないから、上式の操作は例えば次式のよ
うな逐次的な操作として書き換えられる。なお次式で
は、Ａ≪ＢはＡを上位にＢビットシフトすることを、Ａ
≫ＢはＡを下位にＢビットシフトすることをそれぞれ意
味し、Ｚの初期状態を「０」としてｊ＝０からｊ＝Ｌ／
２−１まで操作を繰り返すものとする。また、部分積の
加算はＺの上位ビット（Ｚ_2L-1，…，Ｚ_L）に対して行
うものとする。

【００１３】［Ｘ_2j+1Ｘ_2j］＝００の場合：Ｚ＝Ｚ≫２［Ｘ_2j+1Ｘ_2j］＝０１の場合：Ｚ＝（Ｚ≫２）＋Ｙ［Ｘ_2j+1Ｘ_2j］＝１０の場合：Ｚ＝（Ｚ≫２）＋
（Ｙ≪１）［Ｘ_2j+1Ｘ_2j］＝１１の場合：Ｚ＝（Ｚ≫２）＋
（Ｙ≪１）＋Ｙしかし、単に２ビットずつ部分積を求めるのでは演算速
度は改善しない。すなわち、上式に示すように、乗数の
２ビットが両方とも「１」の場合には、２回の加算が必
要となるが、これを２個の加算器を用いて処理すると１
ステップ当りの処理時間が約２倍になる。

【００１４】そこで、本発明では、単に２ビットずつ部
分積をもとめるのではなく、乗数の２ビットが両方とも
「１」の場合には１ビットずつ部分積を処理し、それ以
外の場合には２ビットずつ部分積を処理する。すなわ
ち、次のような手順で乗算を行う。なお次式では、Ｚの
初期状態を「０」としてｊ＝０からｊ＝Ｌ／２−１まで
操作を繰り返すものとする。また、部分積の加算はＺの
上位ビット（２_2L-1，…，Ｚ_L）に対して行うものとす
る。

【００１５】［Ｘ_2j+1Ｘ_2j］＝００の場合：Ｚ＝Ｚ≫２［Ｘ_2j+1Ｘ_2j］＝０１の場合：Ｚ＝（Ｚ≫２）＋Ｙ［Ｘ_2j+1Ｘ_2j］＝１０の場合：Ｚ＝（Ｚ≫２）＋
（Ｙ≪１）［Ｘ_2j+1Ｘ_2j］＝１１の場合：Ｚ＝（Ｚ≫１）＋Ｙ
を２回実行すなわち、乗数の２ビットが［１１］の場合には処理を
２ステップに分割して行うわけである。上式のような手
順では、どのステップも加算回数が１回なので、１ステ
ップの処理に要する時間は１ビット単位に部分積を求め
る方法では、２ビット分の部分積を計算するのに２ステ
ップ必要だったのに対して、上式の手順では平均すると
（１＋１＋１＋２）／４＝１．２５ステップしか必要と
しない。したがって、上式にもとづく本発明の乗算装置
の演算速度は、従来の１ビットずつ部分積を求める方式
に比べて平均で２／１．２５＝１．６倍高速になる。

【００１６】

【実施例】以下、本発明の一実施例を図面に基づき説明
する。図１はこの実施例を示す機能ブロック図である。
この実施例は、図１に示すように、乗数を保持する乗数
レジスタ１０２と、被乗数を保持する被乗数レジスタ１
０４と、この被乗数とこの乗数との乗算結果が経由する
出力端子１０８とを備え、さらに、本発明の特徴とする
手段として、乗数レジスタ１０２に保持された乗数の下
位２ビットが［１０］であるときに被乗数レジスタ１０
４に保持された被乗数を上位に１ビットシフトした値を
出力し、この乗数の下位２ビットが［０１］または［１
１］であるときにこの被乗数を出力し、この乗数の下位
２ビットが［００］であるときに「０」を出力する部分
積回路１０５と、乗数レジスタ１０２に保持された乗数
の下位２ビットが［１１］であるか否かを判定する論理
積回路１１０と、供給される値を上記論理積回路１１０
の出力に応じて１ビットまたは２ビットシフトして保持
し、この保持された値を上記出力端子１０８に供給する
積和レジスタ１０７と、この積和レジスタ１０７から供
給される値を上記論理積回路１１０の出力に応じて１ビ
ットまたは２ビットシフトして出力する可変シフタ１０
９と、この可変シフタ１０９の出力と部分積回路１０５
の出力とを加算してその結果を積和レジスタ１０７に供
給する加算器１０６とを備える。

【００１７】次に、この実施例の動作を説明する。乗数
は入力端子１０１から入力されて乗数レジスタ１０２に
保持される。乗数レジスタ１０２に保持された乗数のう
ち下位２ビットが論理積回路１１０と部分積回路１０５
とに供給され、乗数の２ビットの処理が完了するごとに
乗数レジスタ１０２に保持された乗数は下位方向に２ビ
ットずつシフトされる。被乗数は入力端子１０３から供
給されて被乗数レジスタ１０４に保持され、被乗数レジ
スタ１０４に保持された被乗数は部分積回路１０５に供
給される。部分積回路１０５は被乗数レジスタ１０４か
ら供給される被乗数と乗数レジスタ１０２から供給され
る乗数の２ビットとの部分積を計算してその結果を出力
する。ただし、先に述べたように、乗数の２ビットが
［１１］の場合には１ビットずつ部分積を処理し、それ
以外の場合には２ビットずつ部分積を処理するので、部
分積回路１０５は、乗数の２ビットが［００］のときに
は「００…０」を、乗数の２ビットが［１０］のときは
入力を１ビットだけ上位方向にシフトした値を、乗数の
２ビットが［０１］または［１１］のときには入力され
た値をそれぞれ出力する。積和レジスタ１０７は乗算結
果を保持するためのレジスタで、保持された内容が可変
シフタ１０９に供給され、可変シフタ１０９と部分積回
路１０５との出力が加算器１０６で加算され、加算結果
が積和レジスタ１０７に供給されている。積和レジスタ
１０７は、乗算が１ステップ進行するごとに加算器１０
６から供給される加算結果を記録するとともに、下位方
向にシフトされる。そして、積和レジスタ１０７に得ら
れた乗算結果は出力端子１０８から出力される。なお、
先に述べたように、乗数の２ビットが［１１］の場合に
は１ビットずつ部分積を処理し、それ以外の場合には２
ビットずつ部分積を処理するので、可変シフタ１０９
は、乗数の２ビットが［００］、［０１］、［１０］の
ときには入力を２ビットだけ上位方向にシフトした値を
出力し、乗数の２ビットが［１１］のときには入力を１
ビットだけ上位方向にシフトした値を出力する必要があ
り、また、積和レジスタ１０７は、乗数の２ビットが
［００］、［０１］、［１０］のときには１ステップご
とに下位方向に２ビットずつシフトし、乗数の２ビット
が［１１］のときには１ステップごとに下位方向に１ビ
ットずつシフトする必要がある。このために、論理積回
路１１０の出力が積和レジスタ１０７と可変シフタ１０
９とに供給されており、可変シフタ１０９は論理積回路
１１０の出力が「０」の場合には入力を上位方向に２ビ
ットシフトした値を出力し、論理積回路１１０の出力が
「１」の場合には入力を上位方向に１ビットシフトした
値を出力し、また、積和レジスタ１０７は論理積回路１
１０の出力が「０」の場合には１ステップごとに下位方
向に２ビットずつシフトし、論理積回路１１０の出力が
「１」の場合には１ステップごとに下位方向に１ビット
ずつシフトする。なお、制御回路１１１は、論理積回路
１１０の出力に応じて積和レジスタ１０７に供給する制
御信号の数を「１」または「２」に選択することと発生
する制御信号の数が異なることとが従来の乗算器で使わ
れる制御回路５１１と異なり、それ以外の機能は従来の
乗算器で使われている制御回路５１１と同様であり、以
上の操作を実行するために必要な制御信号を乗数レジス
タ１０２、被乗数レジスタ１０４、積和レジスタ１０
７、入力端子１０１、１０３および出力端子１０８に供
給する。

【００１８】図２は、図１の乗算装置で使われる部分積
回路１０５の基本構成を示す機能ブロック図である。図
に示すように、入力端子２０１からは被乗数レジスタ１
０４に保持された被乗数が入力され、１ビットシフタ２
０２と論理積回路２０４とに供給される。入力端子２０
７からは乗数レジスタ１０２から出力される乗数の２ビ
ットのうち上位のビットが入力され、論理積回路２０８
に供給される。入力端子２１０からは乗数レジスタ１０
２から出力される乗数の２ビットのうち下位のビットが
入力され、否定回路２０９と論理積回路２０４とに供給
される。否定回路２０９の出力は論理積回路２０８に供
給される。論理積回路２０８は否定回路２０９の出力と
入力端子２０７から供給される乗数の１ビットとの論理
積を計算し、その結果を論理積回路２０３に供給する。
１ビットシフタ２０２は入力された数値を１ビットだけ
上位方向にシフトして出力するもので、実際には配線に
よって実現されるもので論理回路は必要としない。論理
積回路２０３は１ビットシフタ２０２の出力のそれぞれ
のビットと論理積回路２０８の出力との論理積をそれぞ
れ計算し、その結果を論理和回路２０５に供給する。論
理積回路２０４は入力端子２０１から供給される被乗数
のそれぞれのビットと入力端子２１０から供給される乗
数の１ビットとの論理積をそれぞれ計算し、その結果を
論理和回路２０５に供給する。論理和回路２０５は論理
積回路２０３と論理積回路２０４の出力のビットごとの
論理和をそれぞれ計算し、その結果を出力端子２０６か
ら出力する。論理積回路２０８の出力が「１」になるの
は、入力端子２０７および２１０から供給される乗数が
［１０］の場合だけであるから、図２の部分積回路は、
乗数が［１０］のときには入力端子２０１に供給される
被乗数を１ビットだけ上位方向にシフトした数値を出力
端子２０６から出力し、乗数が［００］の場合には「０
０…０」を出力端子２０６から出力し、それ以外の場合
には入力された被乗数をそのまま出力する。なお、常に
２ビットずつ部分積を処理する方法では、部分積回路に
加算器が必要であるが、本発明では乗数が［１１］のと
きには１ビットずつ部分積を処理するので、図２のよう
に、加算器を使わないで部分積回路を実現できる。

【００１９】図３は、図１の乗算装置で使われる可変シ
フタ１０９の基本構成を示す機能ブロック図である。図
に示すように、積和レジスタ１０７の内容が入力端子３
０１から入力され、２ビットシフタ３０２と１ビットシ
フタ３０３とにそれぞれ供給されている。入力端子３０
６からは論理積回路１１０の出力が入力され、セレクタ
３０４に供給される。２ビットシフタ３０２は入力され
た数値を２ビットだけ上位方向にシフトして出力するも
ので、実際には配線によって実現され論理回路を必要と
しない。１ビットシフタ３０３は入力された数値を１ビ
ットだけ上位方向にシフトして出力するもので、実際に
は配線によって実現され論理回路は必要としない。セレ
クタ３０４は、論理積回路１１０の出力が「１」ならば
１ビットシフタの出力を出力端子３０５から出力し、論
理積回路１１０の出力が「０」ならば２ビットシフタ３
０２の出力を出力端子３０５から出力する。

【００２０】さて、図１に示す乗算装置は、演算の中間
結果すなわちＺの値のすべてを積和レジスタ１０７に保
持することもあるが、積和レジスタ１０７の回路規模を
節約するために、出力端子１０８から積和レジスタ１０
７の内容を下位ビットから順に出力し、演算を行いなが
ら演算結果を外部の記憶装置に転送することもある。し
かし、この実施例では、乗数の値に応じて部分積を２ビ
ットずつ処理したり１ビットずつ処理するので、単に積
和レジスタ１０７の下位２ビットを出力端子１０８から
出力するのでは記憶装置に正しく転送できない。

【００２１】図４は、演算を行いながら演算結果を記憶
装置に転送するために、図１の乗算装置と記憶装置との
間のデータ信号および制御信号を調整するインタフェー
ス回路の基本構成を示す機能ブロック図である。図に示
すように、積和レジスタ１０７の最下位ビットの値が入
力端子４０２から入力され、遅延回路４０５、セレクタ
４０８およびセレクタ４０９に供給され、積和レジスタ
１０７の下位から２ビット目の値が入力端子４０１から
入力され、セレクタ４０８に供給されている。入力端子
４０３から制御回路１１１の制御信号が入力され、遅延
回路４０５、４０６および論理和回路４１０に供給され
ている。この制御信号は積和レジスタ１０７にも供給さ
れ、通常は「１」で、積和レジスタ１０７の内容をシフ
トする際に「０」になって再び「１」に戻るようなパル
スが発生される。なお、論理積回路１１０の出力が
「０」の場合には２ビットの乗数を処理するのに１個の
パルスが発生され、論理積回路１１０の出力が「１」の
場合には２ビットの乗数を処理するのに２個のパルスが
発生される。入力端子４０４からは論理積回路１１０の
出力が入力され、遅延回路４０６、セレクタ４０８、セ
レクタ４０９および論理積回路４１１に供給される。セ
レクタ４０８は、入力端子４０４から供給される論理積
回路１１０の値が「０」であれば入力端子４０１から供
給される値をその出力に選び、論理積回路１１０の値が
「１」であれば入力端子４０２から供給される値をその
出力に選び、セレクタ４０８の出力は出力端子４１２か
ら出力される。セレクタ４０９は、入力端子４０４から
供給される論理積回路１１０の値が「０」であれば入力
端子４０２から供給される値をその出力に選び、論理積
回路１１０の値が「１」であれば遅延回路４０５の出力
をその出力に選び、セレクタ４０９の出力は出力端子４
１３から出力される。遅延回路４０５は、入力端子４０
３からパルスが供給されるごとに入力端子４０２の値を
その出力として保持する。出力端子４１２と出力端子４
１３とは出力端子１０８に接続される。このようにすれ
ば、論理積回路１１０の出力が「０」の場合には積和レ
ジスタ１０７の下位２ビットが出力端子１０８からその
まま出力され、一方、論理積回路１１０の出力が「１」
の場合には入力端子４０３からパルスが１個入った後に
積和レジスタ１０７の下位２ビットが出力端子１０８に
出力される。

【００２２】次に、出力端子１０８に接続される記憶装
置の書き込みを制御するためのパルスの制御について述
べる。図４に示すインタフェース回路では、遅延回路４
０６に入力端子４０３からパルスが入力されるごとに入
力端子４０４から供給される論理積回路１１０の出力を
遅延回路４０６の出力として保持する。そして、遅延回
路４０６の出力を否定回路４０７で反転し、否定回路４
０７の出力と入力端子４０４から供給される論理積回路
１１０の出力との論理積を論理積回路４１１でとる。論
理積回路４１１の出力は、論理積回路１１０の出力が
「１」になった直後から入力端子４０３からパルスが入
力されるまで「１」で、それ以外のときは「０」であ
る。そして、入力端子４０３から供給される制御信号と
論理積回路４１１の出力との論理和が論理和回路４１０
で計算され、その結果が出力端子４１４から出力され
る。したがって、論理積回路１１０の出力が「１」の場
合には２ビットの乗数を処理するために入力端子４０３
からパルスが２個入るが、最初のパルスは出力端子４１
４から出力されずに２番目のパルスだけが出力される。
したがって、出力端子４１４を記憶装置の書き込み制御
端子に入力すれば積和レジスタ１０７の下位２ビットは
記憶装置に正しく転送される。

【００２３】なお、図１に示す乗算装置では、入力端子
１０１から乗数レジスタ１０２へのデータ転送や、入力
端子１０３から被乗数レジスタ１０４へのデータ転送
や、積和レジスタ１０７から出力端子１０８へのデータ
転送をシリアルに行っているが、各レジスタを複数のブ
ロックに分割してそれぞれのレジスタに対するシリアル
なデータ転送を並列に行えばデータ転送速度を改善でき
る。また、図１に示す乗算装置は乗数レジスタ１０２を
内蔵しているが、外部の記憶装置から乗数の２ビットを
読み込んで論理積回路１１０と部分積回路１０５とに供
給すれば乗数レジスタ１０２は不要になる。また、加算
器１０６として任意の加算器が使える。

【００２４】

【発明の効果】本発明は、以上述べたように、加算器を
増やさないで、従来の乗算装置より１．６倍高速な乗算
装置を実現できる効果がある。

【図面の簡単な説明】

【図１】本発明実施例の構成を示すブロック構成図。

【図２】図１に含まれる部分積回路の構成を示すブロッ
ク構成図。

【図３】図１に含まれる可変シフタの構成を示すブロッ
ク構成図。

【図４】本発明実施例と記憶装置との間のインタフェー
スの構成を示すブロック構成図。

【図５】従来例の構成を示すブロック構成図。

【符号の説明】

１０２乗数レジスタ１０４被乗数レジスタ１０５部分積回路１０６加算器１０７積和レジスタ１０９可変シフタ１１０論理積回路１１１制御回路

Claims

【特許請求の範囲】

【請求項１】乗数を保持する乗数レジスタと、被乗数
を保持する被乗数レジスタと、この被乗数とこの乗数と
の乗算結果が経由する出力端子とを備えた乗算装置にお
いて、上記乗数レジスタに保持された乗数の下位２ビットが
［１０］であるときに上記被乗数レジスタに保持された
被乗数を上位に１ビットシフトした値を出力し、この乗
数の下位２ビットが［０１］または［１１］であるとき
にこの被乗数を出力し、この乗数の下位２ビットが［０
０］であるときに「０」を出力する部分積回路と、上記乗数レジスタに保持された乗数の下位２ビットが
［１１］であるか否かを判定する論理積回路と、供給される値を上記論理積回路の出力に応じて１ビット
または２ビットシフトして保持し、この保持された値を
上記出力端子に供給する積和レジスタと、この積和レジスタから供給される値を上記論理積回路の
出力に応じて１ビットまたは２ビットシフトして出力す
る可変シフタと、この可変シフタの出力と上記部分積回路の出力とを加算
してその結果を上記積和レジスタに供給する加算器とを
備えたことを特徴とする乗算装置。
【請求項２】上記部分積回路は、上記被乗数レジスタ
の出力に接続された１ビットシフタと、上記乗数レジス
タが保持する乗数の２ビットのうち上位ビットが一方の
入力に接続され、この乗数の２ビットのうち下位ビット
の反転出力が他方の入力に接続された第一論理積回路
と、上記１ビットシフタの出力とこの第一論理積回路の
出力とを入力する第二論理積回路と、上記被乗数レジス
タの出力と上記乗数レジスタが保持する乗数の２ビット
のうちの下位ビットとを入力する第三論理積回路と、上
記第二論理積回路の出力とこの第三論理積回路の出力と
を入力しその出力を上記可変シフタに与える論理和回路
とを備えた請求項１記載の乗算装置。