JPH05218379A - Optoelectronic integrated circuit device - Google Patents
Optoelectronic integrated circuit deviceInfo
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- JPH05218379A JPH05218379A JP4020957A JP2095792A JPH05218379A JP H05218379 A JPH05218379 A JP H05218379A JP 4020957 A JP4020957 A JP 4020957A JP 2095792 A JP2095792 A JP 2095792A JP H05218379 A JPH05218379 A JP H05218379A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、エッジ入力型であるｐ
ｉｎフォト・ダイオード或いは同じくＭＳＭ（ｍｅｔａ
ｌ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍｅｔａｌ）フォト
・ダイオードと高電子移動度トランジスタ（ｈｉｇｈ
ｅｌｅｃｔｒｏｎ ｍｏｂｉｌｉｔｙｔｒａｎｓｉｓｔ
ｏｒ：ＨＥＭＴ）とを集積化した光・電子集積回路装置
の改良に関する。The present invention relates to an edge input type p
in photo diode or MSM (meta)
l semiconductor photo diode and high electron mobility transistor (high)
electron mobilitytransist
or: HEMT) is integrated with the optical / electronic integrated circuit device.
【０００２】光素子と電子素子とを集積化した光・電子
集積回路（ｏｐｔｏｅｌｅｃｔｒｏｎｉｃ ｉｎｔｅｇ
ｒａｔｅｄ ｃｉｒｃｕｉｔｓ：ＯＥＩＣ）は、素子コ
ストの低減、及び、浮遊インダクタンスや浮遊キャパシ
タンスの低減に依る動作速度の高速化が可能であること
から、多くの開発・研究が行われているところである
が、現在、光素子と電子素子とを組み合わせる最適な構
成について模索状態にあり、今後、更なる小型化と高性
能化、並びに、製造プロセスの簡単化を目指して技術を
向上させることが必要である。An optoelectronic integrated circuit in which an optical element and an electronic element are integrated.
A large number of developed circuits (OEICs) are being developed and researched because they can reduce the device cost and increase the operating speed by reducing the stray inductance and stray capacitance. However, there is a need for an optimal configuration in which an optical element and an electronic element are combined, and it is necessary to improve the technology in the future with the aim of further miniaturization, higher performance, and simplification of the manufacturing process.
【０００３】[0003]
【従来の技術】図１２はｐｉｎフォト・ダイオードと電
界効果トランジスタとを集積化したＯＥＩＣの従来例を
解説する為の要部切断正面図を表している。2. Description of the Related Art FIG. 12 is a fragmentary front view for explaining a conventional example of an OEIC in which a pin photodiode and a field effect transistor are integrated.
【０００４】図に於いて、１は半絶縁性ＩｎＰ基板、１
Ａは半絶縁性ＩｎＰ基板１に形成したリセス、２は電界
効果トランジスタ用半導体層、３はｎ+ −ＩｎＰコンタ
クト層、４はＩｎＧａＡｓ光吸収層、５はｐ+ −ＩｎＰ
ウインドウ層、６はｐｉｎフォト・ダイオードのｎ側電
極、７はｐｉｎフォト・ダイオードのｐ側電極、８は電
界効果トランジスタのゲート電極、９は電界効果トラン
ジスタのソース電極、１０は電界効果トランジスタのド
レイン電極、１１及び１２はボンディング・ワイヤをそ
れぞれ示している。In the figure, 1 is a semi-insulating InP substrate, 1
A is a recess formed in the semi-insulating InP substrate 1, 2 is a semiconductor layer for a field effect transistor, 3 is an n + -InP contact layer, 4 is an InGaAs light absorption layer, 5 is p + -InP.
Window layer, 6 n-side electrode of pin photodiode, 7 p-side electrode of pin photodiode, 8 gate electrode of field effect transistor, 9 source electrode of field effect transistor, 10 drain of field effect transistor Electrodes, 11 and 12 represent bonding wires, respectively.
【０００５】図示された従来例では、ｐｉｎフォト・ダ
イオードに於けるｐ+ −ＩｎＰウインドウ層５に光が矢
印で指示したように入射され、更に深く入ってＩｎＧａ
Ａｓ光吸収層４に達すると光電変換され、それに依って
得られた電気信号が電界効果トランジスタに伝えらて増
幅されるようになっている。In the illustrated conventional example, light is incident on the p + -InP window layer 5 in the pin photodiode as indicated by an arrow, and enters deeper to enter InGa.
When it reaches the As light absorption layer 4, it is photoelectrically converted, and the electric signal obtained thereby is transmitted to the field effect transistor and amplified.
【０００６】[0006]
【発明が解決しようとする課題】図１２について説明し
た従来例に於いては、光がＩｎＧａＡｓ光吸収層４中を
進行する間に吸収されて光電変換が行われるものである
から、ＩｎＧａＡｓ光吸収層４は厚く形成しないと充分
な光吸収を実現することができない。In the conventional example described with reference to FIG. 12, light is absorbed while traveling in the InGaAs light absorption layer 4, and photoelectric conversion is performed. Sufficient light absorption cannot be realized unless the layer 4 is formed thick.
【０００７】従って、ｐｉｎフォト・ダイオードの丈は
高いものとなるので、電界効果トランジスタと同一面上
に形成したのでは、その段差に起因し、フォト・リソグ
ラフィ及びその他の加工に関する精度が低下したり、或
いは、配線の切断が生じたりする。Therefore, since the pin photodiode has a high height, if it is formed on the same surface as the field effect transistor, the step difference causes a decrease in accuracy in photolithography and other processing. Alternatively, the wiring may be cut.
【０００８】そこで、図示例のように、半絶縁性ＩｎＰ
基板１にリセス１Ａを形成し、その中にｐｉｎフォト・
ダイオードを作り込み、ｐｉｎフォト・ダイオードの表
面と電界効果トランジスタの表面とが略一致するような
構成にしているのである。然しながら、図示の構成をも
つＯＥＩＣを製造する工程が複雑化することは当然であ
り、従って、コスト上昇は避けられない。Therefore, as shown in the figure, semi-insulating InP
The recess 1A is formed on the substrate 1, and the pin photo
The diode is built in so that the surface of the pin photo diode and the surface of the field effect transistor are substantially aligned with each other. However, it goes without saying that the process of manufacturing the OEIC having the configuration shown in the figure becomes complicated, and thus the cost increase is inevitable.
【０００９】本発明は、受光素子を構成する半導体層の
一部と電子素子を構成する半導体層の一部とを共通に使
用可能であるように、且つ、受光素子と電子素子との段
差は殆どないに等しいか或いは極めて僅かなものとなる
ように、しかも、製造工程を簡単化できるようにしよう
とする。According to the present invention, a part of the semiconductor layer forming the light receiving element and a part of the semiconductor layer forming the electronic element can be used in common, and the step between the light receiving element and the electronic element is Attempts should be made to be almost equal to or very few and yet to simplify the manufacturing process.
【００１０】[0010]
【課題を解決するための手段】本発明では、エッジ入力
型受光素子、即ち、エッジ入力型ｐｉｎフォト・ダイオ
ードやエッジ入力型ＭＳＭフォト・ダイオードとＨＥＭ
Ｔとを組み合わせてＯＥＩＣ化することが基本になって
いる。SUMMARY OF THE INVENTION According to the present invention, an edge input type light receiving element, that is, an edge input type pin photo diode or an edge input type MSM photo diode and a HEM is used.
The basic idea is to combine T with OEIC.
【００１１】エッジ入力型受光素子に於ける光吸収層
は、ｐｉｎフォト・ダイオード及びＭＳＭフォト・ダイ
オードの何れに於いても、その厚さ、構成材料の如何、
アンドープであることなどの面から見て、ＨＥＭＴのチ
ャネル層として好適であり、そして、ｐｉｎフォト・ダ
イオードの場合、適切な近視野像を得る為の半導体層積
層構成の一部をＨＥＭＴを構成する為の半導体層として
利用することができ、また、ＭＳＭフォト・ダイオード
の場合、その半導体層積層構成の殆どをＨＥＭＴを構成
する為の半導体層として利用することができる。The light absorption layer in the edge-input type light receiving element, whether it is the thickness or the constituent material of the pin photo diode or the MSM photo diode,
It is suitable as a channel layer of HEMT from the viewpoint of being undoped, and in the case of a pin photodiode, a part of the semiconductor layer stack structure for obtaining an appropriate near-field image constitutes HEMT. In the case of the MSM photodiode, most of the semiconductor layer laminated structure can be used as the semiconductor layer for forming the HEMT.
【００１２】前記したところから、本発明に依る光・電
子集積回路装置に於いては、 （１）半絶縁性半導体基板（例えば半絶縁性ＩｎＰ基板
２１）上に形成された光吸収層（例えばアンドープＩｎ
ＧａＡｓ光吸収層２４Ｐ）及び光ファイバとの結合効率
を良好にする近視野像が得られる屈折率分布をもたせた
屈折率制御層（例えばアンドープＩｎＧａＡｓＰ屈折率
制御層２３Ｐ、ｐ+ −ＩｎＡｌＡｓ屈折率制御層２５
Ｐ、ｐ+ −ＩｎＧａＡｓＰ屈折率制御層２６Ｐ、ｐ+ −
ＩｎＰ屈折率制御層２７Ｐなど）をもつエッジ入力型ｐ
ｉｎフォト・ダイオードと、同じく該半絶縁性半導体基
板上に在って該光吸収層をチャネル層（例えばアンドー
プＩｎＧａＡｓチャネル層２４Ｈ）とし且つ該屈折率制
御層の一部をキャリヤ供給層（例えばｎ+ −ＩｎＡｌＡ
ｓ電子供給層２５Ｈ）として共通に利用する高電子移動
度トランジスタとがモノリシックに集積化されてなるこ
とを特徴とするか、或いは、From the above, in the optical / electronic integrated circuit device according to the present invention, (1) a light absorption layer (eg, semi-insulating InP substrate 21) formed on a semi-insulating semiconductor substrate (eg, semi-insulating InP substrate 21) Undoped In
GaAs light absorption layer 24P) and a refractive index control layer (for example, undoped InGaAsP refractive index control layer 23P, p + -InAlAs refractive index control) having a refractive index distribution that provides a near-field image that improves coupling efficiency with the optical fiber. Layer 25
P, p + -InGaAsP refractive index control layer 26P, p + -
Edge-input type p having an InP refractive index control layer 27P, etc.
An in-photo diode, also on the semi-insulating semiconductor substrate, the light absorption layer is a channel layer (for example, undoped InGaAs channel layer 24H), and a part of the refractive index control layer is a carrier supply layer (for example, n). + -InAlA
or a high electron mobility transistor commonly used as the s electron supply layer 25H) is monolithically integrated, or
【００１３】（２）半絶縁性半導体基板（例えば半絶縁
性ＩｎＰ基板４１：図１１参照）上に形成された光吸収
層（例えばアンドープＩｎＧａＡｓ光吸収層４３Ｐ）及
び電極（例えば電極４６）がコンタクトするキャップ層
（例えばアンドープ層、ｎ+ 層、アンドープ層の三層か
らなるＩｎＡｌＡｓキャップ層４４Ｐ）をもつエッジ入
力型ＭＳＭフォト・ダイオードと、同じく該半絶縁性半
導体基板上に在って該光吸収層をチャネル層（例えばア
ンドープＩｎＧａＡｓチャネル層４３Ｈ）とし且つ該キ
ャップ層をキャリヤ供給層（例えばｎ+ −ＩｎＡｌＡｓ
電子供給層４４Ｈ）として共通に利用する高電子移動度
トランジスタとがモノリシックに集積化されてなること
を特徴とする。(2) The light absorbing layer (eg, undoped InGaAs light absorbing layer 43P) and the electrode (eg, electrode 46) formed on the semi-insulating semiconductor substrate (eg, semi-insulating InP substrate 41: see FIG. 11) are in contact with each other. Edge-input type MSM photo diode having a cap layer (for example, an InAlAs cap layer 44P composed of three layers of an undoped layer, an n + layer, and an undoped layer), and the light absorption that is also present on the semi-insulating semiconductor substrate. The layer is a channel layer (for example, undoped InGaAs channel layer 43H) and the cap layer is a carrier supply layer (for example, n + -InAlAs).
A high electron mobility transistor commonly used as the electron supply layer 44H) is monolithically integrated.
【００１４】[0014]
【作用】前記手段を採ることに依って、エッジ入力型ｐ
ｉｎフォト・ダイオード、或いは、エッジ入力型ＭＳＭ
フォト・ダイオードを構成する半導体層を利用して同じ
基板上にそれ等と高さが略等しいＨＥＭＴを容易に形成
することができ、ｐｉｎフォト・ダイオードの場合もＭ
ＳＭフォト・ダイオードの場合も光吸収層をそのままＨ
ＥＭＴのチャネル層とすることが可能である。また、ｐ
ｉｎフォト・ダイオードの場合はＨＥＭＴの電子供給層
となる半導体層を屈折率制御に利用するなどして、高速
化の為に光吸収層を薄くしても、光ファイバとの結合効
率が良好な近視野像を得ることができる屈折率分布をも
たせることができ、良好な量子効率と高速応答性を同時
に実現することができる。更にまた、各半導体層の構成
がフォト・ダイオード部分或いはＨＥＭＴ部分の何れか
一方にとって性能を低下させるような影響を与えること
は皆無である。According to the above-mentioned means, the edge input type p
in-photo diode or edge input type MSM
HEMTs having substantially the same height as those of the photodiodes can be easily formed on the same substrate by using the semiconductor layers constituting the photodiodes.
In the case of SM photodiodes, the light absorption layer remains H
It can be a channel layer of EMT. Also, p
In the case of an in-photo diode, the coupling efficiency with the optical fiber is good even if the light absorption layer is thinned for speeding up by using the semiconductor layer that becomes the electron supply layer of the HEMT for controlling the refractive index. A refractive index distribution capable of obtaining a near-field image can be provided, and good quantum efficiency and high-speed response can be realized at the same time. Furthermore, the configuration of each semiconductor layer has no adverse effect on the performance of either the photodiode portion or the HEMT portion.
【００１５】[0015]
【実施例】図１は本発明に於ける第一実施例を説明する
為のｐｉｎフォト・ダイオードとＨＥＭＴとで構成され
たＯＥＩＣを表す要部切断正面図である。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 is a cutaway front view showing an OEIC composed of a pin photodiode and HEMT for explaining a first embodiment of the present invention.
【００１６】図に於いて、２１は半絶縁性ＩｎＰ基板、
２２はｎ+ −ｎ側電極コンタクト領域、２３Ｐはアンド
ープＩｎＧａＡｓＰ屈折率制御層、２４Ｐはアンドープ
ＩｎＧａＡｓ光吸収層、２４ＨはアンドープＩｎＧａＡ
ｓチャネル層、２５Ｐはｐ+−ＩｎＡｌＡｓ屈折率制御
層、２５Ｈはｎ+ −ＩｎＡｌＡｓ電子供給層、２６Ｐは
ｐ+ −ＩｎＧａＡｓＰ屈折率制御層、２７Ｐはｐ+ −Ｉ
ｎＰ屈折率制御層、２８Ｐはｐ+ −ＩｎＧａＡｓ電極コ
ンタクト層、２８Ｈはｎ+ −ＩｎＧａＡｓ電極コンタク
ト層、２９はＳｉ3 Ｎ4 からなる絶縁膜、３０はｐ+ −
ｐ側電極コンタクト領域、３１はＡｕ／Ｚｎ／Ａｕから
なるｐ側電極、３２はＡｕＧｅ／Ａｕからなるｎ側電
極、３３はＡｕＧｅ／Ａｕからなるソース電極、３４は
ＡｕＧｅ／Ａｕからなるドレイン電極、３５はＡｌから
なるゲート電極をそれぞれ示している。In the figure, 21 is a semi-insulating InP substrate,
22 is an n + -n side electrode contact region, 23P is an undoped InGaAsP refractive index control layer, 24P is an undoped InGaAs light absorption layer, and 24H is undoped InGaA.
s channel layer, 25P is p + -InAlAs refractive index control layer, 25H is n + -InAlAs electron supply layer, 26P is p + -InGaAsP refractive index control layer, and 27P is p + -I.
nP refractive index control layer, 28P is p + -InGaAs electrode contact layer, 28H is n + -InGaAs electrode contact layer, 29 is an insulating film made of Si 3 N 4 , 30 is p + -
p-side electrode contact region, 31 is a p-side electrode made of Au / Zn / Au, 32 is an n-side electrode made of AuGe / Au, 33 is a source electrode made of AuGe / Au, 34 is a drain electrode made of AuGe / Au, Reference numerals 35 denote gate electrodes made of Al, respectively.
【００１７】図示のｐｉｎフォト・ダイオード部分に於
けるｐ+ −ＩｎＡｌＡｓ屈折率制御層２５Ｐ及びＨＥＭ
Ｔ部分のｎ+ −ＩｎＡｌＡｓ電子供給層２５Ｈとして利
用されるＩｎＡｌＡｓ層は、当初、実際には、基板側か
ら例えば、 アンドープＩｎＡｌＡｓ層（５０〔Å〕） ｎ+ −ＩｎＡｌＡｓ層（５×１０18〔cm-3〕 １１０
〔Å〕） アンドープＩｎＡｌＡｓ層（１５０〔Å〕） の三層から構成されているのであるが、簡明にする為、
図ではその三層を一層にして表してある。尚、ＩｎＡｌ
Ａｓ屈折率制御層２５Ｐがｐ+ になっているのはｐ+ −
ｐ側電極コンタクト領域３０を形成したことに依る。In the illustrated pin photodiode portion, the p + -InAlAs refractive index control layer 25P and HEM are used.
The InAlAs layer used as the n + -InAlAs electron supply layer 25H in the T portion is initially, for example, actually an undoped InAlAs layer (50 [Å]) n + -InAlAs layer (5 × 10 18 [from the substrate side. cm -3 ] 110
[Å]) It is composed of three layers of undoped InAlAs layer (150 [Å]), but for simplicity,
In the figure, the three layers are shown as one layer. InAl
The reason why the As refractive index control layer 25P is p + is that p + −
This depends on the formation of the p-side electrode contact region 30.
【００１８】図１から明らかであるが、第一実施例に於
いては、ｐｉｎフォト・ダイオード部分に於けるアンド
ープＩｎＧａＡｓ光吸収層２４ＰがＨＥＭＴ部分に於け
るアンドープＩｎＧａＡｓチャネル層２４Ｈとして、ま
た、ｐｉｎフォト・ダイオード部分に於けるｐ+ −Ｉｎ
ＡｌＡｓ屈折率制御層２５ＰがＨＥＭＴ部分に於けるｎ
+ −ＩｎＡｌＡｓ電子供給層２５Ｈとして、更にまた、
ｐｉｎフォト・ダイオード部分に於けるｐ+ −ＩｎＧａ
Ａｓ電極コンタクト層２８ＰがＨＥＭＴ部分に於けるｎ
+ −ＩｎＧａＡｓ電極コンタクト層２８Ｈとしてそれぞ
れ共用され、また、両者の高さは殆ど変わりない。尚、
ｐｉｎフォト・ダイオード部分とＨＥＭＴ部分とで導電
型が異なるのは、全て、ｐ+ −ｐ側電極コンタクト領域
３０を形成したことに起因する。As is apparent from FIG. 1, in the first embodiment, the undoped InGaAs light absorption layer 24P in the pin photodiode portion is used as the undoped InGaAs channel layer 24H in the HEMT portion, and the pin is used. P + -In in the photo diode part
The AlAs refractive index control layer 25P is n in the HEMT portion.
Further, as the + -InAlAs electron supply layer 25H,
p + -InGa in the pin photo diode part
The As electrode contact layer 28P is n in the HEMT portion.
Each of the + -InGaAs electrode contact layers 28H is commonly used, and the heights of both are almost the same. still,
The difference in conductivity type between the pin photodiode portion and the HEMT portion is due to the formation of the p + -p side electrode contact region 30.
【００１９】図２は図１について説明したＯＥＩＣに於
けるｐｉｎフォト・ダイオード部分の屈折率分布と近視
野像とを解説する為の要部説明図であり、図１に於いて
用いた記号と同記号は同部分を表すか或いは同じ意味を
持つものとする。図に於いて、（Ａ）はｐｉｎフォト・
ダイオード部分の要部切断正面、（Ｂ）は屈折率分布、
をそれぞれ示し、また、実線で描かれた曲線ＮＶが近視
野像である。尚、このようなデータを得たｐｉｎフォト
・ダイオード部分に於けるメサの幅は５．５〔μｍ〕で
あった。FIG. 2 is an explanatory view of the main parts for explaining the refractive index distribution and the near-field image of the pin photodiode portion in the OEIC described with reference to FIG. 1, and the symbols used in FIG. The same symbol represents the same part or has the same meaning. In the figure, (A) is a pin photo
Front view of the main part of the diode cut, (B) is the refractive index distribution,
And the curve NV drawn with a solid line is a near-field image. The width of the mesa in the pin photodiode portion obtained from such data was 5.5 [μm].
【００２０】本実施例では、（Ａ）に見られる各半導体
層の積層構成に依って、（Ｂ）に見られる屈折率分布を
実現することができ、ｐｉｎフォト・ダイオードとして
理想的な近視野像が得られ、しかも、該各半導体層の一
部を利用して高性能のＨＥＭＴを構成することを可能に
している。In this embodiment, the refractive index distribution shown in (B) can be realized depending on the laminated structure of each semiconductor layer shown in (A), and the near-field ideal as a pin photodiode is realized. It is possible to obtain an image and to construct a high-performance HEMT by utilizing a part of each semiconductor layer.
【００２１】即ち、本発明に於けるｐｉｎフォト・ダイ
オードを高速する為には、光吸収層２４Ｐを薄く形成し
なければならないのであるが、そのようにすると光ファ
イバとの結合効率が低下してしまう。That is, in order to increase the speed of the pin photodiode according to the present invention, the light absorption layer 24P must be thinly formed. However, in such a case, the coupling efficiency with the optical fiber is lowered. I will end up.
【００２２】そこで、本発明では、図２に見られるよう
な屈折率分布をもたせ、近視野像を光ファイバのモード
に極近くなるようにし、良好な量子効率と高速応答特性
を同時に得ている。Therefore, in the present invention, a refractive index distribution as shown in FIG. 2 is provided so that the near-field image is very close to the mode of the optical fiber, and good quantum efficiency and high-speed response characteristics are obtained at the same time. ..
【００２３】図３は図１について説明したＯＥＩＣに於
けるｐｉｎフォト・ダイオード部分に光が入射して伝播
する様子を説明する為の要部切断側面説明図であり、図
１及び図２に於いて用いた記号と同記号は同部分を表す
か或いは同じ意味を持つものとする。FIG. 3 is a sectional side view of a principal part for explaining how light is incident on and propagates to the pin photodiode portion in the OEIC described with reference to FIG. 1, and FIGS. The same symbols as those used above represent the same parts or have the same meanings.
【００２４】図に於いて、３６は光ファイバを示してい
る。尚、このデータを得たｐｉｎフォト・ダイオード部
分に於ける光が進行する方向の長さは１２〔μｍ〕であ
る。図から判るように、光ファイバ３６からｐｉｎフォ
ト・ダイオード部分のエッジに入射した光は、アンドー
プＩｎＧａＡｓ光吸収層２４Ｐ及びアンドープＩｎＧａ
ＡｓＰ屈折率制御層２３Ｐを中心としてＩｎＰ層、即
ち、半絶縁性ＩｎＰ基板２１及びｐ+ −ＩｎＰ屈折率制
御層２７に滲み出しながら伝播し、アンドープＩｎＧａ
Ａｓ光吸収層２４Ｐを通過した光が吸収されて光電変換
される。本発明では、光のビームが同じパターンを維持
してｐｉｎフォト・ダイオード部分内を伝播しながら吸
収されてゆくので高い量子効率が得られる。In the figure, numeral 36 indicates an optical fiber. Incidentally, the length in the light traveling direction in the pin photodiode portion where this data was obtained is 12 [μm]. As can be seen from the figure, the light incident on the edge of the pin photo diode portion from the optical fiber 36 is undoped InGaAs light absorption layer 24P and undoped InGa.
The AsP refractive index control layer 23P is the center of the InP layer, that is, the semi-insulating InP substrate 21 and the p + -InP refractive index control layer 27.
The light that has passed through the As light absorption layer 24P is absorbed and photoelectrically converted. In the present invention, a high quantum efficiency is obtained because the beam of light is absorbed while propagating in the pin photodiode portion while maintaining the same pattern.
【００２５】図４乃至図１０は図１に見られる実施例の
製造工程を解説する為の工程要所に於けるＯＥＩＣを表
す要部切断正面図であり、以下、これ等の図を参照しつ
つ説明する。尚、図１に於いて用いた記号と同記号は同
部分を表すか或いは同じ意味を持つものとする。4 to 10 are sectional front views showing the OEIC at the process steps for explaining the manufacturing process of the embodiment shown in FIG. 1. Hereinafter, these drawings will be referred to. While explaining. The same symbols as those used in FIG. 1 represent the same parts or have the same meanings.
【００２６】図４参照 ４−（１） イオン注入法を適用することに依り、ドーズ量を例えば
２×１０13〔cm-2〕、加速エネルギを例えば８００〔ｋ
ｅＶ〕として、半絶縁性ＩｎＰ基板２１にシリコン（Ｓ
ｉ）イオンを選択的に打ち込んでｎ+ −ｎ側電極コンタ
クト領域２２を形成する。See FIG. 4. 4- (1) By applying the ion implantation method, the dose amount is, for example, 2 × 10 13 [cm −2 ], and the acceleration energy is, for example, 800 [k.
eV] on the semi-insulating InP substrate 21 with silicon (S
i) Ions are selectively implanted to form the n + -n side electrode contact region 22.
【００２７】図５参照 ５−（１） 有機金属気相堆積（ｍｅｔａｌｏｒｇａｎｉｃｖａｐｏ
ｒ ｐｈａｓｅ ｅｐｉｔａｘｙ：ＭＯＶＰＥ）法を適
用することに依り、 アンドープＩｎＧａＡｓＰ層２３ 厚さ：０．２〔μｍ〕 （ｐｉｎフォト・ダイオード部分に於ける屈折率制御
層） アンドープＩｎＧａＡｓ層２４ 厚さ：０．４〔μｍ〕 （ｐｉｎフォト・ダイオード部分に於ける光吸収層及び
ＨＥＭＴ部分に於けるチャネル層）See FIG. 5 5- (1) Metalorganic vapor deposition
r phase epitaxy (MOVPE) method, the undoped InGaAsP layer 23 thickness: 0.2 [μm] (refractive index control layer in the pin photodiode portion) undoped InGaAs layer 24 thickness: 0. 4 [μm] (light absorption layer in pin photodiode and channel layer in HEMT)
【００２８】 ｎ+ −ＩｎＡｌＡｓ層２５ 厚さ：０．０３〔μｍ〕〜０．０５〔μｍ〕 不純物濃度：５×１０18〔cm-3〕 （ｐｉｎフォト・ダイオード部分に於ける屈折率制御層
及びＨＥＭＴ部分に於ける電子供給層） 実際の構成：厚さ例えば５０〔Å〕のアンドープ層、厚
さ例えば１１０〔Å〕のｎ+ 層、厚さ例えば１５０
〔Å〕のアンドープ層を積層してある ｎ−ＩｎＧａＡｓＰ層２６ 厚さ：０．２〔μｍ〕 不純物濃度：５×１０17〔cm-3〕 （ｐｉｎフォト・ダイオード部分に於ける屈折率制御
層）N + -InAlAs layer 25 Thickness: 0.03 [μm] to 0.05 [μm] Impurity concentration: 5 × 10 18 [cm −3 ] (Refractive index control layer in the pin photo diode portion) And electron supply layer in HEMT portion) Actual configuration: undoped layer having a thickness of, for example, 50 [Å], n + layer having a thickness of, for example, 110 [Å], thickness of, for example, 150.
N-InGaAsP layer 26 in which the undoped layer of [Å] is laminated Thickness: 0.2 [μm] Impurity concentration: 5 × 10 17 [cm −3 ] (Refractive index control layer in pin photodiode portion )
【００２９】 ｎ−ＩｎＰ層２７ 厚さ：０．５〔μｍ〕 不純物濃度：５×１０17〔cm-3〕 （ｐｉｎフォト・ダイオード部分に於ける屈折率制御
層） ｎ+ −ＩｎＧａＡｓ層２８ 厚さ：０．２〔μｍ〕 不純物濃度：２×１０18〔cm-3〕 （ｐｉｎフォト・ダイオード部分並びにＨＥＭＴ部分に
於ける電極コンタクト層）を順に積層成長させる。N-InP Layer 27 Thickness: 0.5 [μm] Impurity Concentration: 5 × 10 17 [cm −3 ] (Refractive Index Control Layer in Pin Photo Diode Part) n + -InGaAs Layer 28 Thickness S: 0.2 [μm] Impurity concentration: 2 × 10 18 [cm −3 ] (electrode contact layer in pin photodiode portion and HEMT portion) is sequentially grown.
【００３０】図６参照 ６−（１） 化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐ
ｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依り、厚
さ例えば３０００〔Å〕のＳｉ3 Ｎ4 からなる絶縁膜２
９を形成する。 ６−（２） リソグラフィ技術に於けるレジスト・プロセス、及び、
エッチャントをＨＦ：ＮＨ4 Ｆ＝１：１０とするウエッ
ト・エッチング法を適用することに依り、絶縁膜２９の
選択的エッチングを行ってｐ側電極コンタクト領域形成
予定部分に対応する開口２９Ａを形成する。See FIG. 6 6- (1) Chemical vapor deposition
(insulation film 2 made of Si 3 N 4 having a thickness of, for example, 3000 [Å]) by applying the position (CVD) method.
9 is formed. 6- (2) Resist process in lithography technology, and
By applying a wet etching method using HF: NH 4 F = 1: 10 as an etchant, the insulating film 29 is selectively etched to form an opening 29A corresponding to a portion where the p-side electrode contact region is to be formed. ..
【００３１】６−（３） 前記工程６−（２）に於いて形成したレジスト膜をその
まま残した状態で、気相拡散法を適用することに依り、
濃度を１×１０18〔cm-3〕としてＺｎの拡散を行って表
面からアンドープＩｎＧａＡｓ層２４に達するｐ+ −ｐ
側電極コンタクト領域３０を形成する。尚、ｐ型不純物
としては、Ｚｎに変えてＭｇを用いても良い。6- (3) By applying the vapor phase diffusion method with the resist film formed in the step 6- (2) left as it is,
Zn is diffused at a concentration of 1 × 10 18 [cm −3 ] to reach the undoped InGaAs layer 24 from the surface p + −p
The side electrode contact region 30 is formed. Incidentally, Mg may be used instead of Zn as the p-type impurity.
【００３２】図７参照 ７−（１） 前記工程６−（２）に於いて形成したレジスト膜をその
まま残した状態で、真空蒸着法を適用することに依り、
厚さが例えば１００〔Å〕／７０〔Å〕／５００〔Å〕
のＡｕ／Ｚｎ／Ａｕを形成する。See FIG. 7 7- (1) By applying the vacuum deposition method while leaving the resist film formed in the step 6- (2) as it is,
For example, the thickness is 100 [Å] / 70 [Å] / 500 [Å]
Au / Zn / Au is formed.
【００３３】７−（２） 前記レジスト膜を溶解・除去することに依るリフト・オ
フ法を適用することに依り、Ａｕ／Ｚｎ／Ａｕ膜のパタ
ーニングを行ってｐｉｎフォト・ダイオード部分のｐ側
電極３１を形成する。 ７−（３） 温度を４３０〔℃〕、また、時間を１〔分〕として、ｐ
側電極３１と半導体層とを合金化する為の熱処理を行
う。7- (2) The p-side electrode of the pin photo diode portion is formed by patterning the Au / Zn / Au film by applying the lift-off method by dissolving and removing the resist film. 31 is formed. 7- (3) Set the temperature to 430 [° C.] and the time to 1 [minute], and p
A heat treatment for alloying the side electrode 31 and the semiconductor layer is performed.
【００３４】図８参照 ８−（１） リソグラフィ技術に於けるレジスト・プロセス、及び、
エッチャントをＨ3ＰＯ4 ＋Ｈ2 Ｏ2 ＋Ｈ2 Ｏ（ＩｎＧ
ａＡｓ用及びＩｎＡｌＡｓ用）、ＨＣｌ＋Ｈ3 ＰＯ
4 （ＩｎＰ用）として表面から半絶縁性ＩｎＰ基板２１
の表面に達するメサ・エッチングを行って、ｐｉｎフォ
ト・ダイオード部分とＨＥＭＴ部分とを分離する。See FIG. 8 8- (1) Resist process in lithography technology, and
The etchant is H 3 PO 4 + H 2 O 2 + H 2 O (InG
aAs and InAlAs), HCl + H 3 PO
4 (for InP) from the surface as a semi-insulating InP substrate 21
Mesa etching is performed to reach the surface of the pin photodiode to separate the pin photodiode portion and the HEMT portion.
【００３５】ここで、ｐｉｎフォト・ダイオード部分と
ＨＥＭＴ部分とが分離されたことから、各半導体層につ
いて新たな記号を付与する。 アンドープＩｎＧａＡｓＰ層２３について ２３Ｐ：アンドープＩｎＧａＡｓＰ屈折率制御層 アンドープＩｎＧａＡｓ層２４について ２４Ｐ：アンドープＩｎＧａＡｓ光吸収層 ２４Ｈ：アンドープＩｎＧａＡｓチャネル層 ｎ+ −ＩｎＡｌＡｓ層２５について ２５Ｐ：ｐ+ −ＩｎＡｌＡｓ屈折率制御層 ２５Ｈ：ｎ+ −ＩｎＡｌＡｓ電子供給層 ｎ−ＩｎＧａＡｓ層２６について ２６Ｐ：ｐ+ −ＩｎＧａＡｓＰ屈折率制御層 ｎ−ＩｎＰ層２７について ２７Ｐ：ｐ+ −ＩｎＰ屈折率制御層 ｎ+ −ＩｎＧａＡｓ層２８について ２８Ｐ：ｐ+ −ＩｎＧａＡｓ電極コンタクト層 ２８Ｈ：ｎ+ −ＩｎＧａＡｓ電極コンタクト層Here, since the pin photodiode portion and the HEMT portion are separated, a new symbol is given to each semiconductor layer. About undoped InGaAsP layer 23 23P: Undoped InGaAsP refractive index control layer About undoped InGaAs layer 24 24P: Undoped InGaAs light absorption layer 24H: About undoped InGaAs channel layer n + -InAlAs layer 25 25P: p + -InAlAs refractive index control layer 25H: n + -InAlAs electron supply layer n-InGaAs layer 26 26P: p + -InGaAsP refractive index control layer n-InP layer 27 27P: p + -InP refractive index control layer n + -InGaAs layer 28 28P: p + -InGaAs electrode contact layer 28H: n + -InGaAs electrode contact layer
【００３６】図９参照 ９−（１） リソグラフィ技術に於けるレジスト・プロセス、及び、
エッチャントをＨＦ：ＮＨ4 Ｆ＝１：１０とするウエッ
ト・エッチング法を適用することに依り、ＨＥＭＴ部分
に在る絶縁膜２９の選択的エッチングを行ってソース及
びドレイン各電極コンタクト用開口を形成する。尚、こ
の際、ｐｉｎフォト・ダイオード部分のｎ+ −ｎ側電極
コンタクト領域２２上には絶縁膜２９が存在しないの
で、レジスト膜のみにｎ側電極コンタクト用開口を形成
しておくものとする。See FIG. 9 9- (1) Resist process in lithography technology, and
By applying a wet etching method using HF: NH 4 F = 1: 10 as an etchant, the insulating film 29 in the HEMT portion is selectively etched to form openings for contacting the source and drain electrodes. .. At this time, since the insulating film 29 does not exist on the n + -n side electrode contact region 22 of the pin photodiode portion, the n side electrode contact opening is formed only in the resist film.
【００３７】９−（２） 前記工程９−（１）に於いて形成したレジスト膜をその
まま残した状態で真空蒸着法を適用することに依り、厚
さが例えば３５０〔Å〕／２５００〔Å〕のＡｕＧｅ／
Ａｕ膜を形成する。 ９−（３） 前記レジスト膜を溶解・除去することに依るリフト・オ
フ法を適用することに依り、ＡｕＧｅ／Ａｕ膜のパター
ニングを行ってｐｉｎフォト・ダイオード部分のｎ側電
極３２、ＨＥＭＴ部分のソース電極３３及びドレイン電
極３４を形成する。 ９−（４） 温度を３８０〔℃〕、また、時間を３〔分〕として、各
電極と半導体層とを合金化する為の熱処理を行う。9- (2) By applying the vacuum deposition method with the resist film formed in the step 9- (1) left as it is, the thickness is, for example, 350 [Å] / 2500 [Å]. ] AuGe /
An Au film is formed. 9- (3) By applying the lift-off method by dissolving and removing the resist film, the AuGe / Au film is patterned to form the n-side electrode 32 of the pin photo diode part and the HEMT part. The source electrode 33 and the drain electrode 34 are formed. 9- (4) Heat treatment for alloying each electrode and the semiconductor layer is performed at a temperature of 380 [° C.] and a time of 3 [min].
【００３８】図１０参照 １０−（１） リソグラフィ技術に於けるレジスト・プロセス、及び、
通常のウエット・エッチング法を適用することに依っ
て、表面からｎ+ −ＩｎＡｌＡｓ電子供給層２５に達す
るゲート電極形成用開口を形成する。 １０−（２） 前記工程１０−（１）で形成したレジスト膜をそのまま
残した状態で、真空蒸着法を適用することに依り、厚さ
が例えば５０００〔Å〕のＡｌ膜を形成する。See FIG. 10 10- (1) Resist process in lithography technology, and
By applying a normal wet etching method, a gate electrode forming opening reaching the n + -InAlAs electron supply layer 25 from the surface is formed. 10- (2) An Al film having a thickness of, for example, 5000 [Å] is formed by applying a vacuum deposition method while leaving the resist film formed in the step 10- (1) as it is.
【００３９】１０−（３） 前記レジスト膜を溶解・除去することに依るリフト・オ
フ法を適用することに依り、Ａｌのパターニングを行っ
てＨＥＭＴ部分のゲート電極３５を形成する。 １０−（４） この後、例えば全面にＳｉ3 Ｎ4 膜の形成、電極コンタ
クト用開口の形成、電極・配線膜の蒸着、リフト・オフ
に依るパターニングなどを行って完成させる。10- (3) By applying the lift-off method by dissolving and removing the resist film, Al is patterned to form the gate electrode 35 in the HEMT portion. 10- (4) After that, for example, a Si 3 N 4 film is formed on the entire surface, an electrode contact opening is formed, an electrode / wiring film is vapor-deposited, and patterning by lift-off is performed to complete the process.
【００４０】図１１は本発明に於ける第二実施例を説明
する為のＭＳＭフォト・ダイオードとＨＥＭＴとで構成
されたＯＥＩＣを表す要部切断正面図である。FIG. 11 is a fragmentary front view showing an OEIC composed of an MSM photodiode and a HEMT for explaining a second embodiment of the present invention.
【００４１】図に於いて、４１は半絶縁性ＩｎＰ基板、
４２ＰはＭＳＭフォト・ダイオード部分のアンドープＩ
ｎＧａＡｓＰ屈折率制御層、４３ＰはＭＳＭフォト・ダ
イオード部分のアンドープＩｎＧａＡｓ光吸収層、４３
ＨはＨＥＭＴ部分のアンドープＩｎＧａＡｓチャネル
層、４４ＰはＭＳＭフォト・ダイオード部分のＩｎＡｌ
Ａｓキャップ層、４４ＨはＨＥＭＴ部分のｎ+ −ＩｎＡ
ｌＡｓ電子供給層、４５ＨはＨＥＭＴ部分のｎ+ −Ｉｎ
Ｐコンタクト層、４６はＭＳＭフォト・ダイオード部分
の電極、４７はＨＥＭＴ部分のソース電極、４８はＨＥ
ＭＴ部分のドレイン電極、４９はＨＥＭＴ部分のゲート
電極をそれぞれ示している。In the figure, 41 is a semi-insulating InP substrate,
42P is undoped I of the MSM photo diode part
nGaAsP refractive index control layer, 43P is an undoped InGaAs light absorption layer in the MSM photodiode portion, 43P
H is an undoped InGaAs channel layer in the HEMT part, and 44P is InAl in the MSM photodiode part.
As cap layer, 44H is n + -InA of HEMT part
1As electron supply layer, 45H is n + -In of HEMT part
P contact layer, 46 is an electrode of the MSM photo diode part, 47 is a source electrode of the HEMT part, and 48 is a HE
The drain electrode in the MT portion and 49 represent the gate electrode in the HEMT portion.
【００４２】本実施例に於いては、アンドープＩｎＧａ
Ａｓ光吸収層４３Ｐ並びにアンドープＩｎＧａＡｓチャ
ネル層４３Ｈが共通の同一層であり、そして、ＩｎＡｌ
Ａｓキャップ層４４Ｐ並びにｎ+ −ＩｎＡｌＡｓ電子供
給層４４Ｈが共通の同一層である。尚、ＩｎＡｌＡｓキ
ャップ層４４Ｐ並びにＩｎＡｌＡｓ電子供給層４４Ｈ
は、第一実施例と同様、実際にはアンドープ層、ｎ
+ 層、アンドープ層の三層積層構造になっていて、この
構成は、ＭＳＭフォト・ダイオード部分の電極４６がシ
ョットキ・コンタクトであることが必須である為、これ
に対処するのに有効である。In this embodiment, undoped InGa is used.
The As light absorption layer 43P and the undoped InGaAs channel layer 43H are the same common layer, and InAl
The As cap layer 44P and the n + -InAlAs electron supply layer 44H are the same common layer. The InAlAs cap layer 44P and the InAlAs electron supply layer 44H
Is an undoped layer, n as in the first embodiment.
It has a three-layer laminated structure of + layer and undoped layer, and this structure is effective in coping with this because the electrode 46 of the MSM photo diode portion must be a Schottky contact.
【００４３】第二実施例を製造するのは、第一実施例と
同様、極めて容易であって、半絶縁性ＩｎＰ基板４１の
上にアンドープＩｎＧａＡｓＰ層、アンドープＩｎＧａ
Ａｓ層、前記三層からなるＩｎＡｌＡｓ層、ｎ+ −Ｉｎ
Ｐ層を積層形成し、メサ・エッチングを行ってＭＳＭフ
ォト・ダイオード部分とＨＥＭＴ部分とを分離・独立さ
せ、ＨＥＭＴ部分に於けるｎ+ −ＩｎＰ層にゲート・パ
ターンの開口を形成する際にＭＳＭフォト・ダイオード
部分のｎ+ −ＩｎＰ層を全て除去し、後は、それぞれ電
極・配線を形成すれば完成するものである。Like the first embodiment, the second embodiment is extremely easy to manufacture, and an undoped InGaAsP layer and an undoped InGa are formed on the semi-insulating InP substrate 41.
As layer, InAlAs layer composed of the three layers, n + -In
When the P layer is laminated and the mesa etching is performed to separate and separate the MSM photodiode part and the HEMT part, the MSM is used when the gate pattern opening is formed in the n + -InP layer in the HEMT part. The n + -InP layer in the photo diode portion is completely removed, and thereafter, electrodes and wirings are formed, respectively, to complete the process.
【００４４】本発明に於いては、前記実施例の他に多く
の改変を行うことができ、例えば、第一実施例に於い
て、ｐｉｎフォト・ダイオード部分の導電型は逆にする
ことができる。In the present invention, many modifications other than the above-described embodiment can be made. For example, in the first embodiment, the conductivity type of the pin photodiode portion can be reversed. ..
【００４５】即ち、第一実施例では、半絶縁性ＩｎＰ基
板２１にＳｉイオンを選択的に打ち込んでｎ+ −ｎ側電
極コンタクト領域２２を形成したが、これに代えて、Ｚ
ｎやＭｇのイオンを注入してｐ+ −ｐ側電極コンタクト
領域を形成し、ｐ+ −ｐ側電極コンタクト領域３０は形
成せず、ｐｉｎフォト・ダイオード部分とＨＥＭＴ部分
とを各半導体層を成長させた際の状態で全く同じのｎ型
に保っておけば良く、このようにすれば、不純物の導入
工程を一回少なくすることができる。That is, in the first embodiment, the n + -n side electrode contact region 22 is formed by selectively implanting Si ions into the semi-insulating InP substrate 21, but instead of this, Z is used.
N and Mg ions are implanted to form the p + -p side electrode contact region, and the p + -p side electrode contact region 30 is not formed, and the pin photodiode portion and the HEMT portion are grown on the respective semiconductor layers. It suffices to keep the same n-type in the state in which the impurities are introduced. By doing so, the number of impurity introduction steps can be reduced once.
【００４６】[0046]
【発明の効果】本発明の光・電子集積回路装置に於いて
は、半絶縁性半導体基板上に形成された光吸収層及び屈
折率制御層をもつエッジ入力型ｐｉｎフォト・ダイオー
ド、或いは、同じく光吸収層及びキャップ層をもつエッ
ジ入力型ＭＳＭフォト・ダイオードと、同じく該半絶縁
性半導体基板上に在って該エッジ入力型ｐｉｎフォト・
ダイオードに於ける該光吸収層をチャネル層とし且つ該
屈折率制御層の一部をキャリヤ供給層として共通に利用
するか、或いは、該エッジ入力型ＭＳＭフォト・ダイオ
ードの光吸収層をチャネル層とし且つ該キャップ層をキ
ャリヤ供給層として共通に利用する高電子移動度トラン
ジスタとがモノリシックに集積化されている。In the optoelectronic integrated circuit device of the present invention, an edge input type pin photodiode having a light absorption layer and a refractive index control layer formed on a semi-insulating semiconductor substrate, or the same, An edge input type MSM photodiode having a light absorption layer and a cap layer, and the edge input type pin photo diode which is also on the semi-insulating semiconductor substrate.
The light absorption layer in the diode is used as a channel layer and a part of the refractive index control layer is commonly used as a carrier supply layer, or the light absorption layer of the edge input type MSM photo diode is used as a channel layer. In addition, a high electron mobility transistor that commonly uses the cap layer as a carrier supply layer is monolithically integrated.
【００４７】前記構成を採ることに依って、エッジ入力
型ｐｉｎフォト・ダイオード、或いは、エッジ入力型Ｍ
ＳＭフォト・ダイオードを構成する半導体層を利用して
同じ基板上にそれ等と高さが略等しいＨＥＭＴを容易に
形成することができ、ｐｉｎフォト・ダイオードの場合
もＭＳＭフォト・ダイオードの場合も光吸収層をそのま
まＨＥＭＴのチャネル層とすることが可能である。ま
た、ｐｉｎフォト・ダイオードの場合はＨＥＭＴの電子
供給層となる半導体層を屈折率制御に利用するなどし
て、高速化の為に光吸収層を薄くしても、光ファイバと
の結合効率が良好な近視野像を得ることができる屈折率
分布をもたせることができ、良好な量子効率と高速応答
性を同時に実現することができる。更にまた、各半導体
層の構成がフォト・ダイオード部分或いはＨＥＭＴ部分
の何れか一方にとって性能を低下させるような影響を与
えることは皆無である。By adopting the above configuration, an edge input type pin photodiode or an edge input type M
HEMTs having almost the same height as those of the SM photo diode can be easily formed on the same substrate by using the semiconductor layers constituting the SM photo diode. The absorption layer can be directly used as the HEMT channel layer. Further, in the case of a pin photodiode, the coupling efficiency with the optical fiber is improved even if the light absorption layer is thinned to increase the speed by using the semiconductor layer that becomes the electron supply layer of the HEMT for controlling the refractive index. A refractive index distribution capable of obtaining a good near-field image can be provided, and good quantum efficiency and high-speed response can be realized at the same time. Furthermore, the configuration of each semiconductor layer has no adverse effect on the performance of either the photodiode portion or the HEMT portion.
【図１】本発明に於ける第一実施例を説明する為のｐｉ
ｎフォト・ダイオードとＨＥＭＴとで構成されたＯＥＩ
Ｃを表す要部切断正面図である。FIG. 1 is a pi for explaining a first embodiment of the present invention.
OEI composed of n-photo diode and HEMT
It is a principal part cutting front view showing C.
【図２】図１について説明したＯＥＩＣに於けるｐｉｎ
フォト・ダイオード部分の屈折率分布と近視野像とを解
説する為の要部説明図である。FIG. 2 is a pin in the OEIC described with reference to FIG.
FIG. 6 is an explanatory view of a main part for explaining a refractive index distribution and a near-field image of a photo diode part.
【図３】図１について説明したＯＥＩＣに於けるｐｉｎ
フォト・ダイオード部分に光が入射して伝播する様子を
説明する為の要部切断側面説明図である。FIG. 3 is a pin in the OEIC described with reference to FIG.
FIG. 7 is a side sectional view for explaining a main part for explaining how light is incident on and propagated in a photodiode portion.
【図４】図１に見られる実施例の製造工程を解説する為
の工程要所に於けるＯＥＩＣを表す要部切断正面図であ
る。FIG. 4 is a fragmentary front view showing the OEIC at a process key part for explaining the manufacturing process of the embodiment seen in FIG. 1;
【図５】図１に見られる実施例の製造工程を解説する為
の工程要所に於けるＯＥＩＣを表す要部切断正面図であ
る。5 is a fragmentary front view showing an OEIC at a process key part for explaining the manufacturing process of the embodiment seen in FIG. 1. FIG.
【図６】図１に見られる実施例の製造工程を解説する為
の工程要所に於けるＯＥＩＣを表す要部切断正面図であ
る。6 is a fragmentary front view showing an OEIC at a process key part for explaining a manufacturing process of the embodiment seen in FIG. 1. FIG.
【図７】図１に見られる実施例の製造工程を解説する為
の工程要所に於けるＯＥＩＣを表す要部切断正面図であ
る。FIG. 7 is a fragmentary front view showing an OEIC at a process key part for explaining the manufacturing process of the embodiment seen in FIG. 1;
【図８】図１に見られる実施例の製造工程を解説する為
の工程要所に於けるＯＥＩＣを表す要部切断正面図であ
る。8 is a fragmentary front view showing an OEIC at a process key part for explaining a manufacturing process of the embodiment seen in FIG. 1. FIG.
【図９】図１に見られる実施例の製造工程を解説する為
の工程要所に於けるＯＥＩＣを表す要部切断正面図であ
る。FIG. 9 is a fragmentary front view showing an OEIC at a process key part for explaining the manufacturing process of the embodiment seen in FIG. 1;
【図１０】図１に見られる実施例の製造工程を解説する
為の工程要所に於けるＯＥＩＣを表す要部切断正面図で
ある。FIG. 10 is a fragmentary front view showing the OEIC at a process key part for explaining the manufacturing process of the embodiment seen in FIG. 1;
【図１１】本発明に於ける第二実施例を説明する為のＭ
ＳＭフォト・ダイオードとＨＥＭＴとで構成されたＯＥ
ＩＣを表す要部切断正面図である。FIG. 11 is an M diagram for explaining the second embodiment of the present invention.
OE composed of SM photo diode and HEMT
It is a principal part cutting front view showing IC.
【図１２】ｐｉｎフォト・ダイオードと電界効果トラン
ジスタとを集積化したＯＥＩＣの従来例を解説する為の
要部切断正面図である。FIG. 12 is a fragmentary front view for explaining a conventional example of an OEIC in which a pin photodiode and a field effect transistor are integrated.
２１ 半絶縁性ＩｎＰ基板 ２２ ｎ+ −ｎ側電極コンタクト領域 ２３Ｐ アンドープＩｎＧａＡｓＰ屈折率制御層 ２４Ｐ アンドープＩｎＧａＡｓ光吸収層 ２４Ｈ アンドープＩｎＧａＡｓチャネル層 ２５Ｐ ｐ+ −ＩｎＡｌＡｓ屈折率制御層 ２５Ｈ ｎ+ −ＩｎＡｌＡｓ電子供給層 ２６Ｐ ｐ+ −ＩｎＧａＡｓＰ屈折率制御層 ２７Ｐ ｐ+ −ＩｎＰ屈折率制御層 ２８Ｐ ｐ+ −ＩｎＧａＡｓ電極コンタクト層 ２８Ｈ ｎ+ −ＩｎＧａＡｓ電極コンタクト層 ２９ Ｓｉ3 Ｎ4 からなる絶縁膜 ３０ ｐ+ −ｐ側電極コンタクト領域 ３１ Ａｕ／Ｚｎ／Ａｕからなるｐ側電極 ３２ ＡｕＧｅ／Ａｕからなるｎ側電極 ３３ ＡｕＧｅ／Ａｕからなるソース電極 ３４ ＡｕＧｅ／Ａｕからなるドレイン電極 ３５ Ａｌからなるゲート電極21 semi-insulating InP substrate 22 n + -n side electrode contact region 23P undoped InGaAsP refractive index control layer 24P undoped InGaAs light absorption layer 24H undoped InGaAs channel layer 25P p + -InAlAs refractive index control layer 25H n + -InAlAs electron supply layer 26P p + -InGaAsP refractive index control layer 27P p + -InP refractive index control layer 28P p + -InGaAs electrode contact layer 28H n + -InGaAs electrode contact layer 29 Si 3 N 4 insulating film 30 p + -p side electrode Contact region 31 p-side electrode made of Au / Zn / Au 32 n-side electrode made of AuGe / Au 33 source electrode made of AuGe / Au 34 drain electrode made of AuGe / Au 35 gate electrode made of Al
Claims (2)
層及び光ファイバとの結合効率を良好にする近視野像が
得られる屈折率分布をもたせた屈折率制御層をもつエッ
ジ入力型ｐｉｎフォト・ダイオードと、 同じく該半絶縁性半導体基板上に在って該光吸収層をチ
ャネル層とし且つ該屈折率制御層の一部をキャリヤ供給
層として共通に利用する高電子移動度トランジスタとが
モノリシックに集積化されてなることを特徴とする光・
電子集積回路装置。1. An edge input type having a light absorption layer formed on a semi-insulating semiconductor substrate and a refractive index control layer having a refractive index distribution for obtaining a near-field image that improves coupling efficiency with an optical fiber. a pin photo diode, and a high electron mobility transistor that is also on the semi-insulating semiconductor substrate and uses the light absorption layer as a channel layer and a part of the refractive index control layer as a carrier supply layer in common Is characterized by being monolithically integrated.
Electronic integrated circuit device.
層及び電極がコンタクトするキャップ層をもつエッジ入
力型ＭＳＭフォト・ダイオードと、 同じく該半絶縁性半導体基板上に在って該光吸収層をチ
ャネル層とし且つ該キャップ層をキャリヤ供給層として
共通に利用する高電子移動度トランジスタとがモノリシ
ックに集積化されてなることを特徴とする光・電子集積
回路装置。2. An edge-input type MSM photodiode having a light absorption layer formed on a semi-insulating semiconductor substrate and a cap layer in contact with an electrode, and the light also existing on the semi-insulating semiconductor substrate. An optoelectronic integrated circuit device comprising a high electron mobility transistor monolithically integrated, wherein the absorption layer serves as a channel layer and the cap layer serves as a carrier supply layer in common.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4020957A JPH05218379A (en) | 1992-02-06 | 1992-02-06 | Optoelectronic integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4020957A JPH05218379A (en) | 1992-02-06 | 1992-02-06 | Optoelectronic integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05218379A true JPH05218379A (en) | 1993-08-27 |
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ID=12041665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4020957A Withdrawn JPH05218379A (en) | 1992-02-06 | 1992-02-06 | Optoelectronic integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05218379A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001029896A1 (en) * | 1999-10-18 | 2001-04-26 | Nippon Sheet Glass Co., Ltd. | Light-receiving element array and light-receiving element array chip |
| KR100670827B1 (en) * | 2005-12-10 | 2007-01-19 | 한국전자통신연구원 | Waveguide p-i-n photodiode having graded index distribution centering on optical absorption layer |
| CN117276376A (en) * | 2023-11-17 | 2023-12-22 | 粒芯科技(厦门)股份有限公司 | Thin-layer high-frequency avalanche photodiode and application thereof |
-
1992
- 1992-02-06 JP JP4020957A patent/JPH05218379A/en not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001029896A1 (en) * | 1999-10-18 | 2001-04-26 | Nippon Sheet Glass Co., Ltd. | Light-receiving element array and light-receiving element array chip |
| KR100670827B1 (en) * | 2005-12-10 | 2007-01-19 | 한국전자통신연구원 | Waveguide p-i-n photodiode having graded index distribution centering on optical absorption layer |
| CN117276376A (en) * | 2023-11-17 | 2023-12-22 | 粒芯科技(厦门)股份有限公司 | Thin-layer high-frequency avalanche photodiode and application thereof |
| CN117276376B (en) * | 2023-11-17 | 2024-03-08 | 粒芯科技(厦门)股份有限公司 | Thin-layer high-frequency avalanche photodiode and application thereof |
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