JPH05218204A - Semiconductor integrated circuit - Google Patents
Semiconductor integrated circuitInfo
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- JPH05218204A JPH05218204A JP2007192A JP2007192A JPH05218204A JP H05218204 A JPH05218204 A JP H05218204A JP 2007192 A JP2007192 A JP 2007192A JP 2007192 A JP2007192 A JP 2007192A JP H05218204 A JPH05218204 A JP H05218204A
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体集積回路の改良に
関する。特に、チップ内部にマトリックス状に配置され
たバンプ（以下エリア・バンプと云う。）とＩ／Ｏセル
との間に太い配線を容易に形成することができ、その結
果、Ｉ／Ｏセルの大きな出力電流を通電することがで
き、大容量負荷に対応できる半導体集積回路を提供する
ことを目的とする改良に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to improvements in semiconductor integrated circuits. In particular, thick wiring can be easily formed between the bumps (hereinafter referred to as area bumps) arranged in a matrix inside the chip and the I / O cells, and as a result, the large I / O cells can be formed. The present invention relates to an improvement intended to provide a semiconductor integrated circuit which can carry an output current and can cope with a large capacity load.
【０００２】[0002]
【従来の技術】近年、集積回路はますます大規模化する
傾向にあり、これにともなって集積回路のピン数も増大
しつゝある。この多ピン化対策として、エリア・バンプ
を使用した半導体集積回路が提案されている。2. Description of the Related Art In recent years, integrated circuits have tended to become larger and larger, and along with this, the number of pins of integrated circuits has been increasing. As a countermeasure against this increase in the number of pins, a semiconductor integrated circuit using area bumps has been proposed.
【０００３】以下に、従来技術に係るエリア・バンプを
使用した半導体集積回路について説明する。図４は、従
来技術に係るスタンダードセル型半導体集積回路のエリ
ア・バンプとセルの配置図である。A semiconductor integrated circuit using area bumps according to the prior art will be described below. FIG. 4 is a layout diagram of area bumps and cells of a standard cell type semiconductor integrated circuit according to a conventional technique.
【０００４】図４参照 図において、１はエリア・バンプであり、Ｉ／Ｏセル用
バンプ11と電源バンプ12とよりなる。２はＩ／Ｏセルで
あり、４は隣接する複数のベーシックセルをもって構成
されるセル段であり、５はマクロセルである。図中の破
線はＩ／Ｏセル用バンプ11とＩ／Ｏセル２とを接続する
配線の所在を示す。In FIG. 4, reference numeral 1 is an area bump, which is composed of an I / O cell bump 11 and a power supply bump 12. Reference numeral 2 is an I / O cell, 4 is a cell stage composed of a plurality of adjacent basic cells, and 5 is a macro cell. The broken line in the figure indicates the location of the wiring connecting the I / O cell bump 11 and the I / O cell 2.
【０００５】図に示すように、従来技術においては、チ
ップにおけるセルの占有率を高めるために、セルの配置
はエリア・バンプの配置と無関係に決定されている。そ
の結果、Ｉ／Ｏセル２とこれに接続されるＩ／Ｏセル用
バンプ11とが離隔するのが一般であり、これらＩ／Ｏセ
ル２とＩ／Ｏセル用バンプ11とを接続する配線は長くな
る。As shown in the figure, in the prior art, in order to increase the occupancy rate of cells in a chip, the cell arrangement is determined independently of the area bump arrangement. As a result, the I / O cell 2 and the I / O cell bump 11 connected thereto are generally separated from each other, and the wiring connecting the I / O cell 2 and the I / O cell bump 11 is provided. Becomes longer.
【０００６】[0006]
【発明が解決しようとする課題】上記のように、従来技
術に係るエリア・バンプを使用した半導体集積回路にお
いては、Ｉ／ＯセルとＩ／Ｏセル用バンプとを接続する
配線が長くなるので、太い配線を行うことが極めて困難
であり、したがって、Ｉ／Ｏセルの出力電流が制限され
ると云う欠点が存在する。As described above, in the semiconductor integrated circuit using the area bump according to the prior art, the wiring connecting the I / O cell and the bump for I / O cell becomes long. However, there is a drawback that it is extremely difficult to make thick wiring, and thus the output current of the I / O cell is limited.
【０００７】本発明の目的は、上記の欠点を解消するこ
とにあり、エリア・バンプとＩ／Ｏセルとの間に太い配
線を容易に形成することができ、その結果、Ｉ／Ｏセル
の大きな出力電流を通電することができ、大容量負荷に
対応できる半導体集積回路を提供することにある。An object of the present invention is to eliminate the above-mentioned drawbacks, and thick wiring can be easily formed between the area bump and the I / O cell, and as a result, the I / O cell An object of the present invention is to provide a semiconductor integrated circuit that can carry a large output current and can handle a large capacity load.
【０００８】[0008]
【課題を解決するための手段】上記の目的は、エリア・
バンプ（１）を有する半導体集積回路において、それぞ
れのＩ／Ｏセル（２）に接続されるエリア・バンプ
（１）を、対応するＩ／Ｏセル上に設ける半導体集積回
路によって達成される。[Means for Solving the Problems]
In the semiconductor integrated circuit having the bumps (1), the area bumps (1) connected to the respective I / O cells (2) are provided by the semiconductor integrated circuit provided on the corresponding I / O cells.
【０００９】上記の構成において、前記のエリア・バン
プ（１）はベーシックセル（３）の整数倍領域にまたが
って設けられているか、または、ランダムロジック用電
源バンプ(121) とＩ／Ｏセル駆動用電源バンプ(122) と
が別々に区別されて配列されていると、Ｉ／Ｏセルの大
きな出力電流に対応するのに効果が顕著である。In the above structure, the area bump (1) is provided over an integral multiple region of the basic cell (3), or a random logic power supply bump (121) and an I / O cell drive. If the power supply bumps (122) are arranged separately from each other, the effect is remarkable in dealing with a large output current of the I / O cell.
【００１０】[0010]
【作用】本発明に係る半導体集積回路においては、図３
（原理説明図）に示すように、それぞれのエリア・バン
プ１に接続されるＩ／Ｏセル２が、接続されるエリア・
バンプ１の近傍に寄せ集めて設けられているので、Ｉ／
Ｏセル２とエリア・バンプ１との間の配線の長さを従来
技術に比べ著しく短縮することができる。その結果、Ｉ
／Ｏセル２とエリア・バンプ１との間に太い配線を容易
に形成することができ、Ｉ／Ｏセルの大きな出力電流を
通電することが可能である。図３における３はベーシッ
クセルであり、４は隣接する複数のベーシックセルをも
って構成されるセル段である。In the semiconductor integrated circuit according to the present invention, as shown in FIG.
As shown in (Principle explanatory diagram), the I / O cells 2 connected to the respective area bumps 1 are
Since it is installed in the vicinity of the bump 1,
The length of the wiring between the O cell 2 and the area bump 1 can be remarkably shortened as compared with the prior art. As a result, I
A thick wiring can be easily formed between the / O cell 2 and the area bump 1, and a large output current of the I / O cell can be passed. 3 in FIG. 3 is a basic cell, and 4 is a cell stage configured by a plurality of adjacent basic cells.
【００１１】また、ランダムロジック用電源バンプとＩ
／Ｏセル駆動用電源バンプとを別々に区別して配列する
ことにより、Ｉ／Ｏセルに通電される電流が大きいとき
の電源ノイズによる論理回路の誤動作を防止することが
できる。Also, a random logic power supply bump and I
By separately arranging the power supply bumps for driving the / O cell separately, it is possible to prevent the malfunction of the logic circuit due to the power supply noise when the current supplied to the I / O cell is large.
【００１２】[0012]
【実施例】以下、図面を参照して、本発明の２実施例に
係る半導体集積回路について説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS A semiconductor integrated circuit according to a second embodiment of the present invention will be described below with reference to the drawings.
【００１３】図１は第１実施例（請求項２に対応）に係
る半導体集積回路のエリア・バンプとセルとの配置図で
ある。 図１参照 図において、１はエリア・バンプであり、Ｉ／Ｏセル用
バンプ11と電源バンプ12とよりなる。２はＩ／Ｏセルで
あり、４は、図３（原理説明図）に明示したように、隣
接する複数のベーシックセルをもって構成されるセル段
である。FIG. 1 is a layout diagram of area bumps and cells of a semiconductor integrated circuit according to a first embodiment (corresponding to claim 2). Referring to FIG. 1, reference numeral 1 denotes an area bump, which includes an I / O cell bump 11 and a power supply bump 12. Reference numeral 2 is an I / O cell, and reference numeral 4 is a cell stage composed of a plurality of adjacent basic cells, as clearly shown in FIG.
【００１４】本実施例においては、エリア・バンプ１が
セル段４の２段にまたがって配置されているが、本発明
は２段に限定するものではない。マトリックス状に配置
されたエリア・バンプ１のＩ／Ｏセル用バンプ11の近傍
に、そのＩ／Ｏセル用バンプ11に接続されるＩ／Ｏセル
２が配置されているので、Ｉ／Ｏセル２とＩ／Ｏセル用
バンプ11との間の配線は著しく短縮することができ、そ
の結果、Ｉ／Ｏセル２とＩ／Ｏセル用バンプ11との間に
太い配線を容易に形成することができるから、Ｉ／Ｏセ
ルの大きな出力電流を通電することができる。In the present embodiment, the area bumps 1 are arranged so as to extend over two cell stages 4, but the present invention is not limited to two stages. Since the I / O cells 2 connected to the I / O cell bumps 11 are arranged in the vicinity of the I / O cell bumps 11 of the area bumps 1 arranged in a matrix, the I / O cells are The wiring between the I / O cell bump 11 and the I / O cell bump 11 can be significantly shortened, and as a result, a thick wiring can be easily formed between the I / O cell 2 and the I / O cell bump 11. Therefore, a large output current of the I / O cell can be passed.
【００１５】図２は第２実施例（請求項３に対応）に係
る半導体集積回路のエリア・バンプとセルとの配置図で
ある。 図２参照 図において、121 はランダムロジック用電源バンプであ
り、122 はＩ／Ｏセル駆動用電源バンプである。他の符
号の説明は第１実施例の場合と同一であるので省略す
る。FIG. 2 is a layout diagram of area bumps and cells of a semiconductor integrated circuit according to a second embodiment (corresponding to claim 3). Referring to FIG. 2, reference numeral 121 is a random logic power supply bump, and 122 is an I / O cell driving power supply bump. The description of the other reference numerals is the same as that of the first embodiment, and will be omitted.
【００１６】本実施例が第１実施例と相違する点は、本
実施例においては第１実施例における電源バンプ12をラ
ンダムロジック用電源バンプ121 とＩ／Ｏセル駆動用電
源バンプ122 とに分離していることのみである。The present embodiment is different from the first embodiment in that the power supply bump 12 in the first embodiment is separated into a random logic power supply bump 121 and an I / O cell driving power supply bump 122. It is only what you are doing.
【００１７】電源バンプ12を上記のように分離すること
により、Ｉ／Ｏセルに通電する電流が大きいときの電源
ノイズによって内部の論理回路が誤動作することを防止
することができる。By separating the power supply bumps 12 as described above, it is possible to prevent the internal logic circuit from malfunctioning due to power supply noise when the current supplied to the I / O cell is large.
【００１８】[0018]
【発明の効果】以上説明したとおり、本発明に係る半導
体集積回路においては、それぞれのエリア・バンプに接
続されるＩ／Ｏセルを、接続されるエリア・バンプの近
傍に寄せ集めて設けることゝされており、例えばエリア
・バンプはベーシックセルの整数倍領域にまたがって設
けられ、また、ランダムロジック用電源バンプとＩ／Ｏ
セル駆動用電源バンプとが別々に区別されて配列されて
いるので、Ｉ／Ｏセルとこれに接続されるエリア・バン
プとの間の配線の長さを著しく短縮することができ、そ
の結果、Ｉ／Ｏセルとエリア・バンプとの間に太い配線
を容易に形成することができる。また、電源バンプを分
離することによって、Ｉ／Ｏセルに通電される電流が大
きいときの電源ノイズによる論理回路の誤動作を防止す
ることができる。As described above, in the semiconductor integrated circuit according to the present invention, the I / O cells connected to the respective area bumps are collectively provided near the area bumps to be connected. For example, the area bumps are provided so as to extend over an integral multiple region of the basic cell, and the random logic power supply bumps and the I / O are provided.
Since the cell driving power supply bumps are separately distinguished and arranged, the length of the wiring between the I / O cell and the area bumps connected thereto can be remarkably shortened, and as a result, Thick wiring can be easily formed between the I / O cell and the area bump. Also, by separating the power supply bumps, it is possible to prevent malfunction of the logic circuit due to power supply noise when the current supplied to the I / O cell is large.
【００１９】したがって、本発明は、Ｉ／Ｏセルとエリ
ア・バンプとの間に太い配線を容易に形成することがで
き、その結果、Ｉ／Ｏセルの出力電流を増大することが
でき、大容量負荷に対応できる半導体集積回路を提供す
ることができる。Therefore, according to the present invention, it is possible to easily form a thick wiring between the I / O cell and the area bump, and as a result, it is possible to increase the output current of the I / O cell. A semiconductor integrated circuit that can handle a capacitive load can be provided.
【図１】本発明の第１実施例に係る半導体集積回路のエ
リア・バンプとセルとの配置図である。FIG. 1 is a layout view of area bumps and cells of a semiconductor integrated circuit according to a first embodiment of the present invention.
【図２】本発明の第２実施例に係る半導体集積回路のエ
リア・バンプとセルとの配置図である。FIG. 2 is a layout view of area bumps and cells of a semiconductor integrated circuit according to a second embodiment of the present invention.
【図３】本発明の原理説明図である。FIG. 3 is a diagram illustrating the principle of the present invention.
【図４】従来技術に係る半導体集積回路のエリア・バン
プとセルとの配置図である。FIG. 4 is a layout diagram of area bumps and cells of a semiconductor integrated circuit according to a conventional technique.
１ エリア・バンプ ２ Ｉ／Ｏセル ３ ベーシックセル ４ セル段 ５ マクロセル 11 Ｉ／Ｏセル用バンプ 12 電源バンプ 121 ランダムロジック用電源バンプ 122 Ｉ／Ｏセル駆動用電源バンプ 1 Area Bump 2 I / O Cell 3 Basic Cell 4 Cell Stage 5 Macro Cell 11 I / O Cell Bump 12 Power Bump 121 Random Logic Power Bump 122 I / O Cell Driving Power Bump
Claims (3)
積回路において、 それぞれのＩ／Ｏセル（２）に接続されるエリア・バン
プ（１）を、対応するＩ／Ｏセル上に設けることを特徴
とする半導体集積回路。1. A semiconductor integrated circuit having area bumps (1), wherein area bumps (1) connected to respective I / O cells (2) are provided on corresponding I / O cells. A characteristic semiconductor integrated circuit.
セル（３）の整数倍領域にまたがって設けられてなるこ
とを特徴とする請求項１記載の半導体集積回路。2. The semiconductor integrated circuit according to claim 1, wherein the area bumps (1) are provided so as to extend over an integral multiple region of the basic cell (3).
Ｉ／Ｏセル駆動用電源バンプ(122) とは別々に区別され
て配列されてなることを特徴とする請求項１記載の半導
体集積回路。3. The semiconductor integrated circuit according to claim 1, wherein the random logic power supply bumps (121) and the I / O cell driving power supply bumps (122) are separately arranged.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007192A JPH05218204A (en) | 1992-02-05 | 1992-02-05 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007192A JPH05218204A (en) | 1992-02-05 | 1992-02-05 | Semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05218204A true JPH05218204A (en) | 1993-08-27 |
Family
ID=12016872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007192A Withdrawn JPH05218204A (en) | 1992-02-05 | 1992-02-05 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05218204A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6560759B2 (en) | 2000-02-22 | 2003-05-06 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device, design method for the same and computer-readable recording where medium I/O cell library is recorded |
| US8773825B2 (en) | 2010-02-22 | 2014-07-08 | Panasonic Corporation | Semiconductor integrated circuit device |
-
1992
- 1992-02-05 JP JP2007192A patent/JPH05218204A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6560759B2 (en) | 2000-02-22 | 2003-05-06 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device, design method for the same and computer-readable recording where medium I/O cell library is recorded |
| US8773825B2 (en) | 2010-02-22 | 2014-07-08 | Panasonic Corporation | Semiconductor integrated circuit device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |