JPH0521766A - Manufacturing for semiconductor substrate and lapping apparatus - Google Patents
Manufacturing for semiconductor substrate and lapping apparatusInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は，半導体素子が形成され
るシリコンウエハと支持基板とを絶縁層を介して張り合
わせて成るSOI(silicon on insulator) 構造の半導体基
板の製造方法およびこれに用いる研磨装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor substrate having an SOI (silicon on insulator) structure in which a silicon wafer on which a semiconductor element is formed and a supporting substrate are bonded together via an insulating layer, and polishing used for the method. Regarding the device.
【０００２】SOI 構造の半導体基板は, 半導体装置の寄
生容量の低減や耐放射線性の向上に対して有効であり,
また, CMOS構成の半導体装置におけるラッチアップ現象
の防止に対しても有効である。さらに, SOI 基板におけ
る能動層を１μm ないしそれ以下の厚さにすることによ
り, 微細構造のMOSFETにおいて問題となる短チャネル効
果を防止することができる。これらにより, SOI 基板
は, 将来の高密度・高性能の半導体集積回路の実現に有
力な手段として期待されている。A semiconductor substrate having an SOI structure is effective in reducing the parasitic capacitance of a semiconductor device and improving radiation resistance.
It is also effective in preventing the latch-up phenomenon in CMOS semiconductor devices. Furthermore, by making the active layer on the SOI substrate 1 μm or less in thickness, it is possible to prevent the short channel effect, which is a problem in the microstructure MOSFET. As a result, the SOI substrate is expected as an effective means for realizing future high-density and high-performance semiconductor integrated circuits.
【０００３】[0003]
【従来の技術】上記のようなSOI 基板を実用化するため
に, 二枚のシリコンウエハを, 絶縁層を介して張り合わ
せる製造方法が検討されている。この方法によれば, 欠
陥が少なく, かつ, 実用性のある寸法の能動層を有する
SOI 基板を, 収率よく得ることができる。2. Description of the Related Art In order to put the above SOI substrate into practical use, a manufacturing method for laminating two silicon wafers via an insulating layer has been studied. According to this method, the active layer has few defects and has a practical size.
The SOI substrate can be obtained with high yield.
【０００４】現在のところ, 上記のような張り合わせ構
造のSOI 基板の品質を向上するための最大の課題は, 能
動層となるシリコンウエハを, １μm ないしそれ以下の
厚さに均一に薄層化することである。すなわち，張り合
わされた直径６インチ, 厚さ数100 μm の二枚のシリコ
ンウエハの一方を, その面内において１μm まで均一に
薄くし, かつ, 最終的には鏡面仕上げを施すことが必要
である。このため, 本発明者らは, 平面研削法を導入す
ることによって平坦性を向上させる方法を提案してい
る。（特願平02-129725, 平成２年５月18日付出願, お
よび, 特願平02-237775, 平成２年９月７日付出願）At present, the biggest problem for improving the quality of the SOI substrate having the above-mentioned laminated structure is to uniformly thin the active silicon wafer to a thickness of 1 μm or less. That is. In other words, it is necessary to uniformly thin one of the two silicon wafers with a diameter of 6 inches and a thickness of 100 μm to 1 μm in the plane, and finally to give a mirror finish. . Therefore, the present inventors have proposed a method of improving flatness by introducing a surface grinding method. (Japanese Patent Application No. 02-129725, application dated May 18, 1990, and Japanese Patent Application No. 02-237775, application dated September 7, 1990)
【０００５】[0005]
【発明が解決しようとする課題】上記張り合わせ構造の
SOI 基板における能動層の厚さを不均一にする原因の一
つとして, シリコン層と, このシリコン層を島状の領域
に分離するためのSiO2層との研磨速度の違いがある。こ
の問題を図４を参照して説明する。DISCLOSURE OF THE INVENTION Problems to be Solved by the Invention
One of the causes of making the thickness of the active layer non-uniform in the SOI substrate is the difference in polishing rate between the silicon layer and the SiO 2 layer for separating the silicon layer into island-shaped regions. This problem will be described with reference to FIG.
【０００６】図４(a) に示すように, 一方のシリコンウ
エハ１の一表面に溝２を形成する。溝２は, シリコンウ
エハ１表面に画定された素子領域を囲むように, 碁盤目
状に形成される。そして, 溝２を, 例えばSiO2から成る
絶縁層によって埋め込む。これに対して, 表面に, 例え
ば熱酸化膜４が形成された他方のシリコンウエハ３を用
意する。As shown in FIG. 4A, a groove 2 is formed on one surface of one silicon wafer 1. The grooves 2 are formed in a grid pattern so as to surround the element region defined on the surface of the silicon wafer 1. Then, the groove 2 is filled with an insulating layer made of, for example, SiO 2 . On the other hand, the other silicon wafer 3 having the thermal oxide film 4 formed on the surface thereof is prepared.
【０００７】次いで, 図４(b) に示すように, 絶縁層に
よって埋め込まれた溝２を有するシリコンウエハ１の表
面を, シリコンウエハ３の熱酸化膜４と密着させた状態
で熱処理する。その結果, シリコンウエハ１とシリコン
ウエハ３とが熱酸化膜４を介して強固に接合される。Then, as shown in FIG. 4B, the surface of the silicon wafer 1 having the groove 2 filled with the insulating layer is heat-treated while being in close contact with the thermal oxide film 4 of the silicon wafer 3. As a result, the silicon wafer 1 and the silicon wafer 3 are firmly bonded via the thermal oxide film 4.
【０００８】次いで, 例えば平面研削により, 溝２が表
出する直前までシリコンウエハ１を薄層化したのち, 周
知の化学的・機械的研磨法により, シリコンウエハ１を
研磨し, 図４(c) に示すように, 溝２, すなわち，これ
を埋め込む前記絶縁層を完全に表出させ, かつ, 溝２間
のシリコンウエハ１表面を鏡面仕上げする。Next, the silicon wafer 1 is thinned by, for example, surface grinding until just before the groove 2 is exposed, and then the silicon wafer 1 is polished by a well-known chemical / mechanical polishing method. ), The groove 2, that is, the insulating layer filling the groove 2 is completely exposed, and the surface of the silicon wafer 1 between the grooves 2 is mirror-finished.
【０００９】図５は, 上記薄層化および鏡面仕上げを施
されたシリコンウエハ１表面の状態を示す拡大図であ
る。図示のように, シリコンウエハ１表面は, 溝２から
離れるにしたがって, その厚さが小さくなっている。こ
れは, 溝２に埋め込まれたSiO2等の絶縁層の研磨速度
が, シリコンウエハ１のそれよりも低いために, 素子領
域の中央部における研磨速度が相対的に高くなるからで
ある。FIG. 5 is an enlarged view showing the state of the surface of the silicon wafer 1 which has been thinned and mirror-finished. As shown in the figure, the surface of the silicon wafer 1 becomes smaller in thickness as it is separated from the groove 2. This is because the polishing rate of the insulating layer such as SiO 2 embedded in the groove 2 is lower than that of the silicon wafer 1, so that the polishing rate in the central portion of the element region is relatively high.
【００１０】上記のような理由により, シリコンウエハ
１の表面には, 数/10 μm 程度の非平坦性が容易に生じ
てしまう。このようにして, １μm 程度に薄層化された
シリコンウエハ１の層厚には10ないし数10％の不均一性
が生じる。Due to the above reasons, the surface of the silicon wafer 1 easily has a non-flatness of about several tens of μm. In this way, the layer thickness of the silicon wafer 1 thinned to about 1 μm has nonuniformity of 10 to several tens%.
【００１１】本発明は, 素子領域が, これを取り囲む絶
縁層によって分離された構造のSOI基板を作製する際に
おける上記の問題を防止することを目的とする。It is an object of the present invention to prevent the above problems in manufacturing an SOI substrate having a structure in which a device region is separated by an insulating layer surrounding the device region.
【００１２】[0012]
【課題を解決するための手段】上記目的は, シリコンウ
エハの一方の表面に画定された所定領域を包囲する溝を
形成し, 所定の波長領域の光に対して透明な物質から成
り且つ該溝内を埋め尽くす絶縁層を形成し, 該絶縁層に
よって埋められた該溝を有する該シリコンウエハを前記
光に対して透明であり且つ該シリコンウエハに施される
熱処理に対して耐熱性を有する絶縁物から成る支持基板
と接合し, 該支持基板と接合された該シリコンウエハの
他方の表面を少なくとも該溝内に形成された該絶縁層が
表出するまで該支持基板に該光を照射しながら薄層化す
る諸工程を含むことを特徴とする本発明に係る半導体基
板の製造方法, または, 研磨面である上表面を有し該上
表面に垂直な軸を中心に回転する定盤と, 研磨処理が施
される平板状物体に密着する平面を有し且つ所定の波長
領域の光に対して透明な物質から成るチャック部と, 該
平面から該チャック部を貫通するように設けられた複数
の貫通孔と, 該平面が該平板状物体に密着した状態にお
いて該貫通孔内を大気圧以下に減圧する手段と, 該チャ
ック部を通して該平板状物体に前記光を照射するための
光源と, 該チャック部を支持し且つ該減圧手段により該
平面に固定された該平板状物体が該定盤に接触するよう
に前記垂直軸方向に該チャック部を移動する駆動機構と
を備えたことを特徴とする本発明に係る研磨装置によっ
て達成される。The above-mentioned object is to form a groove surrounding a predetermined region defined on one surface of a silicon wafer, the groove being made of a material transparent to light in a predetermined wavelength region, and the groove. An insulating layer, which forms an insulating layer filling the inside of the silicon wafer and has the groove filled with the insulating layer, is transparent to the light and has heat resistance to the heat treatment applied to the silicon wafer. And irradiating the supporting substrate with the light at least until the insulating layer formed in the groove is exposed on the other surface of the silicon wafer bonded to the supporting substrate. A method for manufacturing a semiconductor substrate according to the present invention, which comprises various steps of thinning, or a surface plate having an upper surface which is a polishing surface and rotating around an axis perpendicular to the upper surface, Dense on flat objects that are polished A chuck part made of a material transparent to light in a predetermined wavelength region, a plurality of through holes provided so as to penetrate the chuck part from the flat surface, and the flat surface having the flat plate shape. A means for reducing the pressure in the through hole to the atmospheric pressure or less in a state of being in close contact with the object, a light source for irradiating the flat object with the light through the chuck portion, And a drive mechanism for moving the chuck portion in the vertical axis direction so that the flat plate-shaped object fixed to the flat surface comes into contact with the surface plate, and is achieved by a polishing apparatus according to the present invention. It
【００１３】[0013]
【作用】SOI 基板における能動層を構成するシリコンウ
エハを透明な支持基板と接合し, この支持基板側から光
を照射しながら, このシリコンウエハに対して化学的・
機械的研磨を施す。支持基板を透過した光は, シリコン
ウエハに形成されている溝に埋め込まれた透明な絶縁層
を通って, シリコンウエハに達する。その結果,溝近傍
のシリコンウエハの研磨が促進されるため, シリコンウ
エハ全体が均一に薄層化される。[Function] A silicon wafer that constitutes an active layer of an SOI substrate is bonded to a transparent supporting substrate, and light is irradiated from the supporting substrate side to chemically or chemically
Mechanical polishing is performed. The light transmitted through the support substrate reaches the silicon wafer through the transparent insulating layer embedded in the groove formed in the silicon wafer. As a result, polishing of the silicon wafer in the vicinity of the groove is promoted, so that the entire silicon wafer is uniformly thinned.
【００１４】[0014]
【実施例】図１は本発明の一実施例の工程説明図であ
る。同図(a) を参照して, 例えば直径６インチのシリコ
ンウエハ１の鏡面研磨を施された表面に, 幅約200 μm
, 深さ約１μm の溝２を形成する。溝２は, 上記シリ
コンウエハ１表面に, 配列ピッチ約10mmを以て, 縦横方
向に複数形成される。なお, シリコンウエハ１の厚さは
625 μm 程度である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 is a process explanatory view of an embodiment of the present invention. Referring to FIG. 1 (a), for example, a silicon wafer 1 having a diameter of 6 inches has a width of about 200 μm on a mirror-polished surface.
Then, the groove 2 having a depth of about 1 μm is formed. A plurality of grooves 2 are formed in the vertical and horizontal directions on the surface of the silicon wafer 1 with an arrangement pitch of about 10 mm. The thickness of the silicon wafer 1 is
It is about 625 μm.
【００１５】溝２が形成されたシリコンウエハ１表面
に, 例えば周知のCVD(化学気相成長）法を用いて, SiO2
から成る厚さ１μm 程度の絶縁層を堆積する。これによ
り, 溝２は, 前記SiO2から成る絶縁層によって埋め込ま
れる。なお, 必要に応じてシリコンウエハ１表面を研磨
し, 溝２間にシリコンウエハ１を表出させてもよい。ま
た, 研磨後に, 溝２間に表出したシリコンウエハ１の表
面に熱酸化膜を形成してもよい。SiO 2 is formed on the surface of the silicon wafer 1 in which the grooves 2 are formed by, for example, the well-known CVD (chemical vapor deposition) method.
An insulating layer having a thickness of about 1 μm is deposited. As a result, the groove 2 is filled with the insulating layer made of SiO 2 . If necessary, the surface of the silicon wafer 1 may be polished to expose the silicon wafer 1 between the grooves 2. Also, after polishing, a thermal oxide film may be formed on the surface of the silicon wafer 1 exposed between the grooves 2.
【００１６】一方, １と同じ直径を有する厚さ約 625 m
m の透明基板６を用意する。透明基板６は, 例えば透明
石英板から成り, その表面が鏡面仕上げされている。し
たがって, 透明基板６は, 波長領域0.1 〜１μm の光に
対して透明である。On the other hand, it has the same diameter as 1 and a thickness of about 625 m.
A transparent substrate 6 of m is prepared. The transparent substrate 6 is made of, for example, a transparent quartz plate, and its surface is mirror-finished. Therefore, the transparent substrate 6 is transparent to light in the wavelength region of 0.1 to 1 μm.
【００１７】溝２に絶縁層が埋め込まれた表面を, 図１
(b) に示すように, 透明基板６の鏡面された表面と密着
させた状態で, シリコンウエハ１と透明基板６とを, 窒
素雰囲気中, 1000℃で約30分間熱処理する。その結果,
シリコンウエハ１と透明基板６とは強固に接合する。The surface in which the insulating layer is embedded in the groove 2 is shown in FIG.
As shown in (b), the silicon wafer 1 and the transparent substrate 6 are heat-treated in a nitrogen atmosphere at 1000 ° C. for about 30 minutes in a state of being in close contact with the mirror-finished surface of the transparent substrate 6. as a result,
The silicon wafer 1 and the transparent substrate 6 are firmly bonded.
【００１８】上記において, 溝２に絶縁層を埋め込んだ
のちに, 溝２間にシリコンウエハ１を表出させる研磨を
施すか, あるいは，この研磨によって溝２間に表出した
シリコンウエハ１表面に熱酸化膜を形成するかしたのち
に, 透明基板６と接合してもよい。In the above, after the groove 2 is filled with the insulating layer, polishing is performed to expose the silicon wafer 1 between the grooves 2, or the surface of the silicon wafer 1 exposed between the grooves 2 is polished. After forming a thermal oxide film, it may be bonded to the transparent substrate 6.
【００１９】次いで, シリコンウエハ１を, 例えば平面
研削法により厚さ２〜３μm まで薄層化したのち, 図１
(c) に示すように, 波長領域0.1 〜１μm の光７を透明
基板６側から照射しながら, 溝２に埋め込まれたSiO2絶
縁層が表出するまで, 周知の化学的・機械的研磨を施
す。この研磨中において, 溝２近傍のシリコンウエハ１
は, 光７の照射による温度上昇や光化学反応によって研
磨が促進される。したがって, 溝２間の中央部と研磨速
度がほぼ等しくなり, シリコンウエハ１が均一に薄層化
される。このようにして, 各々の素子領域における能動
層の厚さが均一なSOI 構造の半導体基板10が形成され
る。Then, the silicon wafer 1 is thinned to a thickness of 2 to 3 μm by, for example, a surface grinding method, and then, as shown in FIG.
As shown in (c), while irradiating light 7 in the wavelength range of 0.1 to 1 μm from the transparent substrate 6 side, well-known chemical and mechanical polishing is performed until the SiO 2 insulating layer embedded in the groove 2 is exposed. Give. During this polishing, the silicon wafer 1 near the groove 2
The polishing is promoted by the temperature rise due to the irradiation of the light 7 and the photochemical reaction. Therefore, the polishing rate becomes almost equal to that of the central portion between the grooves 2, and the silicon wafer 1 is uniformly thinned. In this way, the semiconductor substrate 10 having the SOI structure in which the thickness of the active layer in each element region is uniform is formed.
【００２０】なお, 上記実施例において, 溝２内に埋め
込まれる絶縁層はSiO2に限らず, その他の透明な絶縁
層, 例えばSi3N4 層を用いてもよいことは言うまでもな
い。図２は上記実施例におけるSOI 基板構成要素の屈折
率(n) および吸収係数(k)のスペクトルを示し, 同図(a)
はシリコン, (b) はSiO2, (c) はSi3N4 に対応してい
る。In the above embodiment, it goes without saying that the insulating layer embedded in the groove 2 is not limited to SiO 2 and other transparent insulating layers such as Si 3 N 4 layer may be used. FIG. 2 shows spectra of the refractive index (n) and the absorption coefficient (k) of the SOI substrate constituent element in the above-mentioned example, and FIG.
Corresponds to silicon, (b) corresponds to SiO 2 , and (c) corresponds to Si 3 N 4 .
【００２１】図２から, シリコンは 0.1〜１μm の波長
領域の光をほとんど透過しない。これに対し, SiO2は
0.1〜１μm の波長領域の光をほとんど透過し, Si3N4は
0.3〜１μm の波長領域の光を透過することが分かる。
また, シリコンの屈折率(n)は 0.1〜１μm の波長領域
で大きく変化するが, SiO2はこの波長領域でほぼ一定(n
≒1.43〜1.44) であり, Si3N4 は0.3 〜１μm の波長領
域でほぼ一定(n≒2.00〜2.03) であることが示されてい
る。したがって, 前記溝２内にSi3N4 を埋め込んだ場合
には, シリコンウエハ１の研磨において, 波長領域0.3
〜１μm の照射光を用いればよい。From FIG. 2, silicon hardly transmits light in the wavelength region of 0.1 to 1 μm. On the other hand, SiO 2
Most of the light in the wavelength region of 0.1 to 1 μm is transmitted, and Si 3 N 4
It can be seen that light in the wavelength region of 0.3 to 1 μm is transmitted.
The refractive index (n) of silicon changes greatly in the wavelength region of 0.1 to 1 μm, but SiO 2 is almost constant (n
≈1.43 to 1.44), and Si 3 N 4 is shown to be almost constant (n≈2.00 to 2.03) in the wavelength region of 0.3 to 1 μm. Therefore, when Si 3 N 4 is embedded in the groove 2, when the silicon wafer 1 is polished, the wavelength range of 0.3
Irradiation light of ˜1 μm may be used.
【００２２】図３は本発明の研磨装置を説明するための
概要構成図を示し, 同図(a) は要部断面図, 同図(b) は
平面図であって, 通常の研磨装置と同様に, 上表面が平
坦な直径約 450mmの定盤20を有する。定盤20は, 上表面
に垂直な軸21を中心に回転し, また, その上表面は研磨
布22によって覆われている。3A and 3B are schematic block diagrams for explaining the polishing apparatus of the present invention. FIG. 3A is a sectional view of an essential part and FIG. Similarly, it has a surface plate 20 with a flat upper surface and a diameter of about 450 mm. The surface plate 20 rotates about an axis 21 perpendicular to the upper surface, and the upper surface is covered with a polishing cloth 22.
【００２３】定盤20上には, 図１(b) に示した構造のSO
I 基板が固定されるチャック部24と, 例えば水銀ランプ
のような光源26が配置されている。チャック部24は, 例
えば直径 160 mm,厚さ５mmの透明石英板から成り, 前記
SOI 基板に密着する表面から該チャック部24を貫通する
複数の貫通孔26が設けられている。貫通孔26の内部は,
該チャック部24がSOI 基板に密着した状態のときに, 図
示しない真空ポンプによって減圧される。これにより,
SOI 基板はチャック部24に固定される。ただし, 通常と
同様に, SOI 基板は, ワックスにより中間板28に張り付
けられ, 中間板28がチャック部24に固定される。On the surface plate 20, the SO having the structure shown in FIG.
A chuck part 24 to which the I substrate is fixed and a light source 26 such as a mercury lamp are arranged. The chuck part 24 is made of, for example, a transparent quartz plate having a diameter of 160 mm and a thickness of 5 mm.
A plurality of through holes 26 are provided so as to penetrate the chuck portion 24 from the surface that comes into close contact with the SOI substrate. The inside of the through hole 26 is
When the chuck part 24 is in close contact with the SOI substrate, the pressure is reduced by a vacuum pump (not shown). This gives
The SOI substrate is fixed to the chuck part 24. However, as usual, the SOI substrate is attached to the intermediate plate 28 with wax, and the intermediate plate 28 is fixed to the chuck portion 24.
【００２４】チャック部24および光源25は, 支持アーム
30の先端に固定されており, 支持アーム30は, SOI 基板
が該定盤に接触するようにチャック部24を, 回転軸21の
軸に沿って移動する。The chuck part 24 and the light source 25 are support arms.
The support arm 30 is fixed to the tip of 30, and moves the chuck part 24 along the axis of the rotary shaft 21 so that the SOI substrate comes into contact with the surface plate.
【００２５】中間板28としては, チャック部24と同じ直
径を有する厚さ５mmの透明石英板を用いる。また, SOI
基板を中間板28に張り付けるための前記ワックスとして
は,前記光７の波長領域に対して透明であり, 屈折率が
1.4 に近いものを用いる。これにより, SOI 基板におけ
るシリコンウエハ１に設けられた前記溝２内に埋め込ま
れた絶縁層に対する光７の照射効率を高くすることがで
きる。As the intermediate plate 28, a transparent quartz plate having the same diameter as the chuck part 24 and having a thickness of 5 mm is used. Also, SOI
The wax for sticking the substrate to the intermediate plate 28 is transparent to the wavelength region of the light 7 and has a refractive index of
Use a value close to 1.4. Thereby, the irradiation efficiency of the light 7 to the insulating layer embedded in the groove 2 provided in the silicon wafer 1 in the SOI substrate can be increased.
【００２６】上記本発明の研磨装置を用いて, 図１(c)
に示すように薄層化処理を施されたSOI 基板10における
シリコンウエハ１の層厚を, 従来の研磨装置を用いて薄
層化された場合のそれと比較して表１に示す。表１にお
けるΔＴは, 薄層化された直径６インチのSOI 基板全面
における 100箇所の10mm四方の各素子領域内ごとのシリ
コン層の厚さの最大値と最小値の差の平均値を表し, σ
は標準偏差である。なお, 上記薄層化のための研磨は,
研磨剤Nalco 2350を50倍に希釈して, また, 研磨布とし
てSUBA 400 を用いて行った。Using the above polishing apparatus of the present invention, as shown in FIG.
Table 1 shows the layer thickness of the silicon wafer 1 on the SOI substrate 10 which has been subjected to the thinning treatment as shown in FIG. 1 in comparison with that when it is thinned using the conventional polishing apparatus. ΔT in Table 1 represents the average value of the difference between the maximum value and the minimum value of the thickness of the silicon layer in each device region of 100 locations of 10 mm square on the entire surface of the thinned 6 inch diameter SOI substrate, σ
Is the standard deviation. The polishing for thinning the
The polishing agent Nalco 2350 was diluted 50 times and SUBA 400 was used as the polishing cloth.
【００２７】
表１に示すように, 本発明の装置により, 各素子領域
における能動層の厚さの均一性が向上されている。[0027] As shown in Table 1, the device of the present invention improves the uniformity of the thickness of the active layer in each device region.
【００２８】上記実施例においては, 透明基板６, チャ
ック部24および中間板28として透明石英板を用いたが,
本発明はこれに限定されない。とくに, 透明基板６につ
いては, 光７の波長領域において透明であり, かつ, シ
リコンウエハ１との接合のための熱処理に対して耐熱性
を有する材料であればよい。In the above embodiment, a transparent quartz plate was used as the transparent substrate 6, the chuck portion 24 and the intermediate plate 28.
The present invention is not limited to this. In particular, the transparent substrate 6 may be any material that is transparent in the wavelength range of the light 7 and has heat resistance against heat treatment for bonding with the silicon wafer 1.
【００２９】[0029]
【発明の効果】本発明によれば，支持基板に接合された
シリコンウエハを薄層化して成るSOI構造の半導体基板
において, 絶縁層を埋め込んだ溝によって分離された素
子領域における能動層を均一に薄層化でき, SOI 基板を
用いる高密度・高性能の半導体集積回路の実用化を促進
する効果がある。According to the present invention, in a semiconductor substrate having an SOI structure formed by thinning a silicon wafer bonded to a supporting substrate, the active layers in the device regions separated by trenches in which an insulating layer is embedded are made uniform. It has the effect of promoting the commercialization of high-density and high-performance semiconductor integrated circuits that can be thinned and that use SOI substrates.
【図１】 本発明の一実施例の工程説明図FIG. 1 is a process explanatory diagram of an embodiment of the present invention.
【図２】 本発明に使用する材料の物性例を示すグラフFIG. 2 is a graph showing an example of physical properties of materials used in the present invention.
【図３】 本発明の研磨装置の概要構成図FIG. 3 is a schematic configuration diagram of a polishing apparatus of the present invention.
【図４】 従来の問題点説明図（その１）FIG. 4 is an explanatory view of conventional problems (No. 1)
【図５】 従来の問題点説明図（その２）FIG. 5 is an explanatory diagram of conventional problems (No. 2)
１, ３ シリコンウエハ 21 軸 ２ 溝 22 研磨布 ４ 熱酸化膜 24 チャック部 ６ 透明基板 25 光源 ７ 光 26 貫通孔 10 SOI 基板 28 中間板 20 定盤 30 支持アーム 1, 3 Silicon wafer 21 axes 2 grooves 22 polishing cloth 4 Thermal oxide film 24 Chuck part 6 Transparent substrate 25 Light source 7 light 26 through hole 10 SOI substrate 28 Intermediate plate 20 Surface plate 30 Support arm
Claims (8)
画定された所定領域を包囲する溝を形成する工程と， 所定の波長領域の光に対して透明な物質から成り且つ該
溝内を埋め尽くす絶縁層を形成する工程と， 該絶縁層によって埋められた該溝を有する該シリコンウ
エハを前記光に対して透明であり且つ該シリコンウエハ
に施される熱処理に対して耐熱性を有する絶縁物から成
る支持基板と接合する工程と， 該支持基板と接合された該シリコンウエハの他方の表面
を少なくとも該溝内に形成された該絶縁層が表出するま
で該支持基板に該光を照射しながら薄層化する工程とを
含むことを特徴とする半導体基板の製造方法。1. A step of forming on one surface of a silicon wafer a groove surrounding a predetermined region defined on the surface, and comprising a substance transparent to light in a predetermined wavelength region and filling the inside of the groove. An insulating material which is transparent to the light and has heat resistance to the heat treatment applied to the silicon wafer, the step of forming an exhaustive insulating layer, and the silicon wafer having the groove filled with the insulating layer. Bonding the supporting substrate to the supporting substrate, and irradiating the supporting substrate with the light at least on the other surface of the silicon wafer bonded to the supporting substrate until the insulating layer formed in the groove is exposed. The method of manufacturing a semiconductor substrate, which comprises:
エハの一方の表面に前記絶縁層とは別の絶縁層を形成し
ておく工程をさらに含むことを特徴とする請求項１記載
の半導体基板の製造方法。2. The semiconductor substrate according to claim 1, further comprising the step of forming an insulating layer different from the insulating layer on one surface of the silicon wafer prior to forming the groove. Manufacturing method.
記シリコンウエハの表面に該絶縁層とは別の絶縁層を形
成したのち該シリコンウエハを前記支持基板と接合する
ことを特徴とする請求項１記載の半導体基板の製造方
法。3. An insulating layer different from the insulating layer is formed on the surface of the silicon wafer after the insulating layer is formed in the groove, and then the silicon wafer is bonded to the supporting substrate. The method for manufacturing a semiconductor substrate according to claim 1.
は， 前記溝内に形成された前記絶縁層が表出する直前まで該
シリコンウエハの前記他方の表面を平面研削する前工程
と， 該前工程の後に該他方の表面を化学的・機械的研磨する
後工程とから成ることを特徴とする請求項１記載の半導
体基板の製造方法。4. The step of thinning the silicon wafer comprises a pre-step of surface-grinding the other surface of the silicon wafer until just before the insulating layer formed in the groove is exposed, and 2. The method of manufacturing a semiconductor substrate according to claim 1, comprising a post-step of chemically / mechanically polishing the other surface after the step.
と，該第１の溝に交差する方向に延在する互いに平行な
複数の第２の溝とを含むことを特徴とする請求項１記載
の半導体基板の製造方法。5. The groove includes a plurality of first grooves parallel to each other and a plurality of second grooves parallel to each other extending in a direction intersecting with the first groove. Item 2. A method of manufacturing a semiconductor substrate according to item 1.
溝の間に前記シリコンウエハの一方の表面が表出するよ
うに該一方の表面を平坦化する工程をさらに含むことを
特徴とする請求項１記載の半導体基板の製造方法。6. The method further comprising the step of planarizing one surface of the silicon wafer so that one surface of the silicon wafer is exposed between the grooves after forming the insulating layer in the groove. The method of manufacturing a semiconductor substrate according to claim 1.
ハの一方の表面を熱酸化する工程をさらに含むことを特
徴とする請求項６記載の半導体基板の製造方法。7. The method of manufacturing a semiconductor substrate according to claim 6, further comprising the step of thermally oxidizing one surface of the silicon wafer exposed between the grooves.
直な軸を中心に回転する定盤と,研磨処理が施される平
板状物体に密着する平面を有し且つ所定の波長領域の光
に対して透明な物質から成るチャック部と, 該平面から該チャック部を貫通するように設けられた複
数の貫通孔と, 該平面が該平板状物体に密着した状態において該貫通孔
内を大気圧以下に減圧する手段と, 該チャック部を通して該平板状物体に前記光を照射する
ための光源と, 該チャック部を支持し且つ該減圧手段により該平面に固
定された該平板状物体が該定盤に接触するように前記垂
直軸方向に該チャック部を移動する駆動機構とを備えた
ことを特徴とする研磨装置。8. A surface plate having an upper surface which is a polishing surface and rotating about an axis perpendicular to the upper surface, and a flat surface which is in close contact with a flat object to be polished and has a predetermined wavelength. A chuck part made of a material transparent to the light in the region, a plurality of through holes provided so as to penetrate the chuck part from the plane, and the through hole when the plane is in close contact with the flat object. Means for decompressing the interior to below atmospheric pressure, a light source for irradiating the flat object with the light through the chuck portion, and the flat plate shape supporting the chuck portion and fixed to the flat surface by the depressurizing means. And a driving mechanism for moving the chuck portion in the vertical axis direction so that an object contacts the surface plate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17030191A JPH0521766A (en) | 1991-07-11 | 1991-07-11 | Manufacturing for semiconductor substrate and lapping apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17030191A JPH0521766A (en) | 1991-07-11 | 1991-07-11 | Manufacturing for semiconductor substrate and lapping apparatus |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0521766A true JPH0521766A (en) | 1993-01-29 |
Family
ID=15902433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17030191A Withdrawn JPH0521766A (en) | 1991-07-11 | 1991-07-11 | Manufacturing for semiconductor substrate and lapping apparatus |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0521766A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8951882B2 (en) | 2012-11-21 | 2015-02-10 | Samsung Electronics Co., Ltd. | Method of fabricating optoelectronic integrated circuit substrate |
-
1991
- 1991-07-11 JP JP17030191A patent/JPH0521766A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8951882B2 (en) | 2012-11-21 | 2015-02-10 | Samsung Electronics Co., Ltd. | Method of fabricating optoelectronic integrated circuit substrate |
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