JPH05217004A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JPH05217004A JPH05217004A JP4020312A JP2031292A JPH05217004A JP H05217004 A JPH05217004 A JP H05217004A JP 4020312 A JP4020312 A JP 4020312A JP 2031292 A JP2031292 A JP 2031292A JP H05217004 A JPH05217004 A JP H05217004A
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Abstract
(57)【要約】
【目的】マイクロコンピュータに関し、クロック信号を
高速化することなく動作を高速化でき、マイクロコンピ
ュータを低コスト化できることを目的とする。 【構成】ステートカウンタ2はクロック信号CLK1に
よりステータス信号esを発生し、クロック信号CLK
1と半サイクル分の位相差を持つクロック信号CLK2
によりステータス信号osを発生する。第1のデコーダ
3は命令レジスタ1の命令コードとステータス信号es
とにより原制御信号ecを生成し、第2のデコーダ4は
命令コードとステータス信号osとにより原制御信号o
cを生成する。バッファ群5はクロック信号CLK2に
原制御信号esを同期させた制御信号と、クロック信号
CLK1に原制御信号osを同期させた制御信号とを交
互に制御信号cとしてCPUレジスタ/演算器群6に出
力する。
高速化することなく動作を高速化でき、マイクロコンピ
ュータを低コスト化できることを目的とする。 【構成】ステートカウンタ2はクロック信号CLK1に
よりステータス信号esを発生し、クロック信号CLK
1と半サイクル分の位相差を持つクロック信号CLK2
によりステータス信号osを発生する。第1のデコーダ
3は命令レジスタ1の命令コードとステータス信号es
とにより原制御信号ecを生成し、第2のデコーダ4は
命令コードとステータス信号osとにより原制御信号o
cを生成する。バッファ群5はクロック信号CLK2に
原制御信号esを同期させた制御信号と、クロック信号
CLK1に原制御信号osを同期させた制御信号とを交
互に制御信号cとしてCPUレジスタ/演算器群6に出
力する。
Description
【0001】
【産業上の利用分野】本発明はマイクロコンピュータに
関する。近年、多くの装置にマイクロコンピュータが使
用されており、これらの装置の高性能化に伴い、マイク
ロコンピュータの高速化が望まれるとともに、低コスト
化が望まれている。
関する。近年、多くの装置にマイクロコンピュータが使
用されており、これらの装置の高性能化に伴い、マイク
ロコンピュータの高速化が望まれるとともに、低コスト
化が望まれている。
【0002】
【従来の技術】従来のマイクロコンピュータの一例を図
8に示す。マイクロコンピュータ50は命令レジスタ5
1、命令デコーダ52、ステートカウンタ53、ステー
トデコーダ54、バッファ群55およびCPUレジスタ
/演算器群56等を備えて構成されている。
8に示す。マイクロコンピュータ50は命令レジスタ5
1、命令デコーダ52、ステートカウンタ53、ステー
トデコーダ54、バッファ群55およびCPUレジスタ
/演算器群56等を備えて構成されている。
【0003】命令レジスタ51はバッファ群55からラ
ッチ信号SAが入力される毎にメモリ(図示略)から読
み出されたnビットの命令コードIを保持し、その命令
コードIを命令デコーダ52に出力する。命令デコーダ
52は入力された命令コードIをデコードしてmビット
のデコード信号DIをステートデコーダ54に出力す
る。
ッチ信号SAが入力される毎にメモリ(図示略)から読
み出されたnビットの命令コードIを保持し、その命令
コードIを命令デコーダ52に出力する。命令デコーダ
52は入力された命令コードIをデコードしてmビット
のデコード信号DIをステートデコーダ54に出力す
る。
【0004】ステートカウンタ53は制御装置の命令サ
イクルに同期したクロック信号CLK1(図9参照)の
立ち上がりエッジが入力される毎に、kビットのステー
タス信号sをステートデコーダ54に出力する。
イクルに同期したクロック信号CLK1(図9参照)の
立ち上がりエッジが入力される毎に、kビットのステー
タス信号sをステートデコーダ54に出力する。
【0005】ステートデコーダ54はデコード信号DI
とステータス信号sとの論理をとり、各ステートでのp
ビットの原制御信号COを生成してバッファ群55に出
力する。
とステータス信号sとの論理をとり、各ステートでのp
ビットの原制御信号COを生成してバッファ群55に出
力する。
【0006】バッファ群55にはクロック信号CLK1
に対して半サイクル分の位相差を持つクロック信号CL
K2(図9参照)が入力されている。バッファ群55は
原制御信号COをクロック信号CLK2の各立ち上がり
エッジに同期させて波形整形し、rビットの制御信号C
をCPUレジスタ/演算器群56に出力する。また、C
PUレジスタ/演算器群56の動作回数が命令コードI
で指示される所定回数に達すると、バッファ群55は命
令レジスタ51にラッチ信号SAを出力するとともに、
ステートカウンタ53にカウンタ入力値のロード動作ま
たはカウントアップ動作を指示するカウンタモード指示
信号MSを出力する。
に対して半サイクル分の位相差を持つクロック信号CL
K2(図9参照)が入力されている。バッファ群55は
原制御信号COをクロック信号CLK2の各立ち上がり
エッジに同期させて波形整形し、rビットの制御信号C
をCPUレジスタ/演算器群56に出力する。また、C
PUレジスタ/演算器群56の動作回数が命令コードI
で指示される所定回数に達すると、バッファ群55は命
令レジスタ51にラッチ信号SAを出力するとともに、
ステートカウンタ53にカウンタ入力値のロード動作ま
たはカウントアップ動作を指示するカウンタモード指示
信号MSを出力する。
【0007】CPUレジスタ/演算器群56はバッファ
群55から出力された制御信号Cにより制御され、クロ
ック信号CLK1(またはCLK2)の1つの周期の間
に1回の動作を行うようになっていた。
群55から出力された制御信号Cにより制御され、クロ
ック信号CLK1(またはCLK2)の1つの周期の間
に1回の動作を行うようになっていた。
【0008】例えば図9に示すように、クロック信号C
LK1の1つの立ち上がりエッジにおいて、命令レジス
タ51に4回の演算処理が必要な命令コードIαがラッ
チされると、この命令コードIαは命令デコーダ52に
よってデコードされ、クロック信号CLK1の4サイク
ルの間、デコード信号DIαがステートデコーダ54に
出力される。一方、ステートカウンタ53のステータス
信号sはクロック信号CLK1の4サイクル分の各立ち
上がりエッジ毎に切り換わり、ステータス信号がステー
トデコーダ54に出力される。そして、ステートデコー
ダ54によりデコード信号DIαと各ステータス信号と
で論理がとられた各ステートでの原制御信号COがバッ
ファ群55に出力される。そして、バッファ群55によ
りクロック信号CLK2の4サイクル分の各立ち上がり
エッジに同期して各ステートにおける制御信号CがCP
Uレジスタ/演算器群56に出力される。従って、4回
の演算処理が必要な命令コードIαはクロック信号CL
K1(またはCLK2)の4サイクルが必要となる。
LK1の1つの立ち上がりエッジにおいて、命令レジス
タ51に4回の演算処理が必要な命令コードIαがラッ
チされると、この命令コードIαは命令デコーダ52に
よってデコードされ、クロック信号CLK1の4サイク
ルの間、デコード信号DIαがステートデコーダ54に
出力される。一方、ステートカウンタ53のステータス
信号sはクロック信号CLK1の4サイクル分の各立ち
上がりエッジ毎に切り換わり、ステータス信号がステー
トデコーダ54に出力される。そして、ステートデコー
ダ54によりデコード信号DIαと各ステータス信号と
で論理がとられた各ステートでの原制御信号COがバッ
ファ群55に出力される。そして、バッファ群55によ
りクロック信号CLK2の4サイクル分の各立ち上がり
エッジに同期して各ステートにおける制御信号CがCP
Uレジスタ/演算器群56に出力される。従って、4回
の演算処理が必要な命令コードIαはクロック信号CL
K1(またはCLK2)の4サイクルが必要となる。
【0009】このように、上記のマイクロコンピュータ
50ではクロック信号CLK1またはCLK2の1サイ
クルの間にCPUレジスタ/演算器56は1回の動作を
行っている。そのため、マイクロコンピュータを高速化
するには、クロック信号CLK1およびCLK2の周波
数を増加させる必要がある。
50ではクロック信号CLK1またはCLK2の1サイ
クルの間にCPUレジスタ/演算器56は1回の動作を
行っている。そのため、マイクロコンピュータを高速化
するには、クロック信号CLK1およびCLK2の周波
数を増加させる必要がある。
【0010】
【発明が解決しようとする課題】しかしながら、クロッ
ク信号の周波数を増加させると、マイクロコンピュータ
50の消費電力の増大を招き、廉価なパッケージに半導
体デバイスを搭載することが困難になるため、高価なパ
ッケージを必要とする。また、安定した高い周波数の発
振器を実現するためには製造コストが高くなるBiCM
OS等の半導体テクノロジを使用する必要がでてくる。
このため、クロック信号の周波数を増加させることによ
ってマイクロコンピュータの高速化は図れても、低コス
ト化を実現することができないという問題がある。
ク信号の周波数を増加させると、マイクロコンピュータ
50の消費電力の増大を招き、廉価なパッケージに半導
体デバイスを搭載することが困難になるため、高価なパ
ッケージを必要とする。また、安定した高い周波数の発
振器を実現するためには製造コストが高くなるBiCM
OS等の半導体テクノロジを使用する必要がでてくる。
このため、クロック信号の周波数を増加させることによ
ってマイクロコンピュータの高速化は図れても、低コス
ト化を実現することができないという問題がある。
【0011】本発明は上記問題点を解決するためになさ
れたものであって、クロック信号を高速化することなく
マイクロコンピュータの動作を高速化できるとともに、
マイクロコンピュータの低コスト化を図ることができる
ことを目的とする。
れたものであって、クロック信号を高速化することなく
マイクロコンピュータの動作を高速化できるとともに、
マイクロコンピュータの低コスト化を図ることができる
ことを目的とする。
【0012】
【課題を解決するための手段】図1は本発明の原理説明
図である。命令レジスタ1は命令コードを保持し出力す
る。
図である。命令レジスタ1は命令コードを保持し出力す
る。
【0013】ステートカウンタ2は制御装置の命令サイ
クルに同期した第1のクロック信号CLK1に基づいて
第1のステータス信号esを発生するとともに、第1の
クロック信号CLK1に対して命令サイクルの半サイク
ル分の位相差を持つ第2のクロック信号CLK2に基づ
いて第2のステータス信号osを発生する。
クルに同期した第1のクロック信号CLK1に基づいて
第1のステータス信号esを発生するとともに、第1の
クロック信号CLK1に対して命令サイクルの半サイク
ル分の位相差を持つ第2のクロック信号CLK2に基づ
いて第2のステータス信号osを発生する。
【0014】第1のデコーダ3は命令レジスタ1の命令
コードと第1のステータス信号esとに基づいて第1の
原制御信号ecを生成して出力する。第2のデコーダ4
は命令レジスタ1の命令コードと第2のステータス信号
osとに基づいて第2の原制御信号ocを生成して出力
する。
コードと第1のステータス信号esとに基づいて第1の
原制御信号ecを生成して出力する。第2のデコーダ4
は命令レジスタ1の命令コードと第2のステータス信号
osとに基づいて第2の原制御信号ocを生成して出力
する。
【0015】バッファ群5は第1および第2の原制御信
号ec,ocを入力し、第2のクロック信号CLK2に
第1の原制御信号ecを同期させた第1の制御信号と、
第1のクロック信号CLK1に第2の原制御信号ocを
同期させた第2の制御信号とを交互に制御信号cとして
出力する。
号ec,ocを入力し、第2のクロック信号CLK2に
第1の原制御信号ecを同期させた第1の制御信号と、
第1のクロック信号CLK1に第2の原制御信号ocを
同期させた第2の制御信号とを交互に制御信号cとして
出力する。
【0016】そして、CPUレジスタ/演算器群6はバ
ッファ群5から出力される各制御信号cに基づいてそれ
ぞれ所定の処理を実行する。また、第2発明では、第1
のクロック信号に同期してカウント動作またはロード動
作を行って第1のステータス信号を出力するカウンタ回
路と、第2のクロック信号に同期してカウンタ回路の出
力値を保持して第2のステータス信号として出力するラ
ッチ回路とによりステートカウンタを構成した。
ッファ群5から出力される各制御信号cに基づいてそれ
ぞれ所定の処理を実行する。また、第2発明では、第1
のクロック信号に同期してカウント動作またはロード動
作を行って第1のステータス信号を出力するカウンタ回
路と、第2のクロック信号に同期してカウンタ回路の出
力値を保持して第2のステータス信号として出力するラ
ッチ回路とによりステートカウンタを構成した。
【0017】
【作用】第1のクロック信号CLK1の位相と第2のク
ロック信号CLK2の位相との間には制御装置の命令サ
イクルの半サイクル分の位相差があるので、1つの命令
サイクルにおいてステートカウンタ2によりタイミング
が異なる第1のステータス信号esおよび第2のステー
タス信号osが生成されて出力される。そして、命令レ
ジスタ1の命令コードと第1のステータス信号esとに
基づいて第1のデコーダ3により第1の原制御信号ec
が生成されて出力され、命令レジスタ1の命令コードと
第2のステータス信号osとに基づいて第2のデコーダ
4により第2の原制御信号ocが生成されて出力され
る。
ロック信号CLK2の位相との間には制御装置の命令サ
イクルの半サイクル分の位相差があるので、1つの命令
サイクルにおいてステートカウンタ2によりタイミング
が異なる第1のステータス信号esおよび第2のステー
タス信号osが生成されて出力される。そして、命令レ
ジスタ1の命令コードと第1のステータス信号esとに
基づいて第1のデコーダ3により第1の原制御信号ec
が生成されて出力され、命令レジスタ1の命令コードと
第2のステータス信号osとに基づいて第2のデコーダ
4により第2の原制御信号ocが生成されて出力され
る。
【0018】そして、制御装置の各命令サイクルにおい
てバッファ群5により第2のクロック信号CLK2に第
1の原制御信号ecを同期させた第1の制御信号と、第
1のクロック信号CLK1に第2の原制御信号ocを同
期させた第2の制御信号とが交互に制御信号としてCP
Uレジスタ/演算器群6に出力されるため、CPUレジ
スタ/演算器群6は1つの命令サイクルにおいて2回動
作する。従って、第1のクロック信号CLK1および第
2のクロック信号CLK2の周波数を増加させずに、2
倍の動作スピードにてCPUレジスタ/演算器群6が動
作することとなり、マイクロコンピュータのスピードが
高速化される。
てバッファ群5により第2のクロック信号CLK2に第
1の原制御信号ecを同期させた第1の制御信号と、第
1のクロック信号CLK1に第2の原制御信号ocを同
期させた第2の制御信号とが交互に制御信号としてCP
Uレジスタ/演算器群6に出力されるため、CPUレジ
スタ/演算器群6は1つの命令サイクルにおいて2回動
作する。従って、第1のクロック信号CLK1および第
2のクロック信号CLK2の周波数を増加させずに、2
倍の動作スピードにてCPUレジスタ/演算器群6が動
作することとなり、マイクロコンピュータのスピードが
高速化される。
【0019】また、第2発明によれば、ステートカウン
タが簡略化されるため、マイクロコンピュータの小型化
が可能となる。
タが簡略化されるため、マイクロコンピュータの小型化
が可能となる。
【0020】
【実施例】以下、本発明を具体化した一実施例を図2〜
図6に従って説明する。図2は本実施例のマイクロコン
ピュータ10を示している。マイクロコンピュータ10
は命令レジスタ11、第1および第2のデコーダを構成
する命令デコーダ12、ステートカウンタ13、第1の
デコーダを構成する偶数デコーダ14、第2のデコーダ
を構成する奇数デコーダ15、バッファ群16およびC
PUレジスタ/演算器群17等を備えて構成されてい
る。
図6に従って説明する。図2は本実施例のマイクロコン
ピュータ10を示している。マイクロコンピュータ10
は命令レジスタ11、第1および第2のデコーダを構成
する命令デコーダ12、ステートカウンタ13、第1の
デコーダを構成する偶数デコーダ14、第2のデコーダ
を構成する奇数デコーダ15、バッファ群16およびC
PUレジスタ/演算器群17等を備えて構成されてい
る。
【0021】命令レジスタ11はバッファ群16からラ
ッチ信号SAが入力される毎にメモリ(図示略)から読
み出されたnビットの命令コードIを保持し、その命令
コードIを命令デコーダ12に出力する。
ッチ信号SAが入力される毎にメモリ(図示略)から読
み出されたnビットの命令コードIを保持し、その命令
コードIを命令デコーダ12に出力する。
【0022】命令デコーダ12は入力された命令コード
Iをデコードしてm1ビットのデコード信号DI1を偶
数デコーダ14に出力するとともに、m2ビットのデコ
ード信号DI2を奇数デコーダ15に出力する。
Iをデコードしてm1ビットのデコード信号DI1を偶
数デコーダ14に出力するとともに、m2ビットのデコ
ード信号DI2を奇数デコーダ15に出力する。
【0023】図3に示すように、ステートカウンタ13
はカウンタ回路18とラッチ回路19とで構成されてい
る。カウンタ回路18にはCPUレジスタ/演算器群1
7の動作が何回目であるかを指示するステートのカウン
タ入力値が入力されるとともに、バッファ群16からカ
ウンタ入力値のロード動作またはカウントアップ動作を
指示するカウンタモード指示信号MSが入力され、さら
に制御装置の命令サイクルに同期した第1のクロック信
号CLK1が入力されている。
はカウンタ回路18とラッチ回路19とで構成されてい
る。カウンタ回路18にはCPUレジスタ/演算器群1
7の動作が何回目であるかを指示するステートのカウン
タ入力値が入力されるとともに、バッファ群16からカ
ウンタ入力値のロード動作またはカウントアップ動作を
指示するカウンタモード指示信号MSが入力され、さら
に制御装置の命令サイクルに同期した第1のクロック信
号CLK1が入力されている。
【0024】図6に示すように、カウンタ回路18はカ
ウンタモード指示信号MSがLレベルのときクロック信
号CLK1の立ち上がりエッジが入力されると、そのと
きのカウンタ入力値(例えば「1」と「4」)をロード
する。また、カウンタ回路18はカウンタモード指示信
号MSがHレベルのときクロック信号CLK1の立ち上
がりエッジが入力されると、そのとき保持しているカウ
ント値をカウントアップする。そして、カウンタ回路1
8はクロック信号CLK1の立ち上がりエッジ毎に、そ
のロードされたカウンタ入力値またはカウントアップ値
をkビットの偶数ステータス信号esとして偶数デコー
ダ14に出力する。
ウンタモード指示信号MSがLレベルのときクロック信
号CLK1の立ち上がりエッジが入力されると、そのと
きのカウンタ入力値(例えば「1」と「4」)をロード
する。また、カウンタ回路18はカウンタモード指示信
号MSがHレベルのときクロック信号CLK1の立ち上
がりエッジが入力されると、そのとき保持しているカウ
ント値をカウントアップする。そして、カウンタ回路1
8はクロック信号CLK1の立ち上がりエッジ毎に、そ
のロードされたカウンタ入力値またはカウントアップ値
をkビットの偶数ステータス信号esとして偶数デコー
ダ14に出力する。
【0025】ラッチ回路19には前記カウンタ回路18
の偶数ステータス信号esが入力されるとともに、クロ
ック信号CLK1に対して命令サイクルの半サイクル分
の位相差を持つ第2のクロック信号CLK2が入力され
ている。なお、クロック信号CLK2とクロック信号C
LK1とは同時にHレベルとなることがないノンオーバ
ーラップ信号である。
の偶数ステータス信号esが入力されるとともに、クロ
ック信号CLK1に対して命令サイクルの半サイクル分
の位相差を持つ第2のクロック信号CLK2が入力され
ている。なお、クロック信号CLK2とクロック信号C
LK1とは同時にHレベルとなることがないノンオーバ
ーラップ信号である。
【0026】図6に示すように、ラッチ回路19はクロ
ック信号CLK2の立ち上がりエッジが入力されると、
カウンタ回路18の偶数ステータス信号esをラッチす
る。そして、ラッチ回路19はクロック信号CLK2の
立ち上がりエッジ毎に、そのラッチした信号をkビット
の奇数ステータス信号osとして奇数デコーダ15に出
力する。従って、奇数ステータス信号osは偶数ステー
タス信号esから命令サイクルの半サイクル分遅れたも
のとなる。
ック信号CLK2の立ち上がりエッジが入力されると、
カウンタ回路18の偶数ステータス信号esをラッチす
る。そして、ラッチ回路19はクロック信号CLK2の
立ち上がりエッジ毎に、そのラッチした信号をkビット
の奇数ステータス信号osとして奇数デコーダ15に出
力する。従って、奇数ステータス信号osは偶数ステー
タス信号esから命令サイクルの半サイクル分遅れたも
のとなる。
【0027】偶数デコーダ14は命令デコーダ12から
のデコード信号DI1とステートカウンタ13からの偶
数ステータス信号esとを入力する。そして、偶数デコ
ーダ14はデコード信号DI1と偶数ステータス信号e
sとの論理を取り、各ステートでのp1ビットの原制御
信号CO1を生成してバッファ群16に出力する。
のデコード信号DI1とステートカウンタ13からの偶
数ステータス信号esとを入力する。そして、偶数デコ
ーダ14はデコード信号DI1と偶数ステータス信号e
sとの論理を取り、各ステートでのp1ビットの原制御
信号CO1を生成してバッファ群16に出力する。
【0028】奇数デコーダ15は命令デコーダ12から
のデコード信号DI2とステートカウンタ13からの奇
数ステータス信号osとを入力する。そして、奇数デコ
ーダ15はデコード信号DI2と奇数ステータス信号o
sとの論理を取り、各ステートでのp2ビットの原制御
信号CO2を生成してバッファ群16に出力する。
のデコード信号DI2とステートカウンタ13からの奇
数ステータス信号osとを入力する。そして、奇数デコ
ーダ15はデコード信号DI2と奇数ステータス信号o
sとの論理を取り、各ステートでのp2ビットの原制御
信号CO2を生成してバッファ群16に出力する。
【0029】バッファ群16にはクロック信号CLK1
とクロック信号CLK2とが入力されている。バッファ
群16は原制御信号CO1をクロック信号CLK2の各
立ち上がりエッジに同期させて波形整形してクロック信
号CLK2のHレベル期間に有効である制御信号C11
を生成し、原制御信号CO2をクロック信号CLK1の
各立ち上がりエッジに同期させて波形整形してクロック
信号CLK1のHレベル期間に有効である制御信号C1
2を生成し、各制御信号C11,C12を制御信号C1
としてCPUレジスタ/演算器群17に出力するように
なっている。
とクロック信号CLK2とが入力されている。バッファ
群16は原制御信号CO1をクロック信号CLK2の各
立ち上がりエッジに同期させて波形整形してクロック信
号CLK2のHレベル期間に有効である制御信号C11
を生成し、原制御信号CO2をクロック信号CLK1の
各立ち上がりエッジに同期させて波形整形してクロック
信号CLK1のHレベル期間に有効である制御信号C1
2を生成し、各制御信号C11,C12を制御信号C1
としてCPUレジスタ/演算器群17に出力するように
なっている。
【0030】また、バッファ群16はCPUレジスタ/
演算器群17の動作回数が命令コードIで指示される所
定回数に達すると、命令レジスタ11にラッチ信号SA
を出力するとともに、ステートカウンタ13にカウンタ
入力値のロード動作またはカウントアップ動作を指示す
るカウンタモード指示信号MSを出力するようになって
いる。
演算器群17の動作回数が命令コードIで指示される所
定回数に達すると、命令レジスタ11にラッチ信号SA
を出力するとともに、ステートカウンタ13にカウンタ
入力値のロード動作またはカウントアップ動作を指示す
るカウンタモード指示信号MSを出力するようになって
いる。
【0031】すなわち、図4はバッファ群16の一部を
示し、ANDゲート21,22、NOR回路23、NA
NDゲート24,25およびNOT回路26〜32等を
備えて構成されている。ANDゲート21は偶数デコー
ダ信号CO1のビット信号CO1aとクロック信号CL
K2とを入力し、ANDゲート22は前記ビット信号C
O1aと対応する奇数デコーダ信号CO2のビット信号
CO2aとクロック信号CLK1とを入力している。両
ANDゲート21,22の出力端子はNOR回路23の
入力端子に接続され、NOR回路23の出力端子はNO
T回路28に接続されている。
示し、ANDゲート21,22、NOR回路23、NA
NDゲート24,25およびNOT回路26〜32等を
備えて構成されている。ANDゲート21は偶数デコー
ダ信号CO1のビット信号CO1aとクロック信号CL
K2とを入力し、ANDゲート22は前記ビット信号C
O1aと対応する奇数デコーダ信号CO2のビット信号
CO2aとクロック信号CLK1とを入力している。両
ANDゲート21,22の出力端子はNOR回路23の
入力端子に接続され、NOR回路23の出力端子はNO
T回路28に接続されている。
【0032】また、NANDゲート24は偶数デコーダ
信号CO1のビット信号CO1bとクロック信号CLK
2とを入力し、NANDゲート24の出力端子はNOT
回路29に接続されている。NANDゲート25は前記
ビット信号CO1bと対応する奇数デコーダ信号CO2
のビット信号CO2bとクロック信号CLK1とを入力
し、NANDゲート25の出力端子はNOT回路30に
接続されている。さらに、NOT回路26,27はそれ
ぞれ偶数デコーダ信号CO1のビット信号CO1c、奇
数デコーダ信号CO2のビット信号CO2cを入力し、
各NOT回路26,27の出力端子はそれぞれNOT回
路31,32に接続されている。
信号CO1のビット信号CO1bとクロック信号CLK
2とを入力し、NANDゲート24の出力端子はNOT
回路29に接続されている。NANDゲート25は前記
ビット信号CO1bと対応する奇数デコーダ信号CO2
のビット信号CO2bとクロック信号CLK1とを入力
し、NANDゲート25の出力端子はNOT回路30に
接続されている。さらに、NOT回路26,27はそれ
ぞれ偶数デコーダ信号CO1のビット信号CO1c、奇
数デコーダ信号CO2のビット信号CO2cを入力し、
各NOT回路26,27の出力端子はそれぞれNOT回
路31,32に接続されている。
【0033】従って、クロック信号CLK1がHレベル
でクロック信号CLK2がLレベルのときには、AND
ゲート21およびNANDゲート24は遮断状態に、A
NDゲート22およびNANDゲート25のみが通過状
態になるため、奇数デコーダ信号CO2のビット信号C
O2a,CO2bがNOT回路28,29を介して出力
される。また、クロック信号CLK1がLレベルでクロ
ック信号CLK2がHレベルのときには、ANDゲート
22およびNANDゲート25は遮断状態に、ANDゲ
ート21およびNANDゲート24のみが通過状態にな
るため、偶数デコーダ信号CO1のビット信号CO1
a,CO1bがNOT回路28,29を介して出力され
る。なお、偶数デコーダ信号CO1のビット信号CO1
cおよび奇数デコーダ信号CO2のビット信号CO2c
はクロック信号CLK1,CLK2のレベルに関係なく
NOT回路31,32を介して出力される。
でクロック信号CLK2がLレベルのときには、AND
ゲート21およびNANDゲート24は遮断状態に、A
NDゲート22およびNANDゲート25のみが通過状
態になるため、奇数デコーダ信号CO2のビット信号C
O2a,CO2bがNOT回路28,29を介して出力
される。また、クロック信号CLK1がLレベルでクロ
ック信号CLK2がHレベルのときには、ANDゲート
22およびNANDゲート25は遮断状態に、ANDゲ
ート21およびNANDゲート24のみが通過状態にな
るため、偶数デコーダ信号CO1のビット信号CO1
a,CO1bがNOT回路28,29を介して出力され
る。なお、偶数デコーダ信号CO1のビット信号CO1
cおよび奇数デコーダ信号CO2のビット信号CO2c
はクロック信号CLK1,CLK2のレベルに関係なく
NOT回路31,32を介して出力される。
【0034】そして、CPUレジスタ/演算器群17は
バッファ群16から入力される各制御信号C1により制
御され、それぞれ所定の処理を実行する。従って、例え
ば図5に示すように、クロック信号CLK1の1つの立
ち上がりエッジにおいて、命令レジスタ11に4回の演
算処理が必要な命令コードIαがラッチされると、この
命令コードIαは命令デコーダ12によってデコードさ
れ、デコード信号DI1が偶数デコーダ14に、デコー
ド信号DI2が奇数デコーダ15に出力される。
バッファ群16から入力される各制御信号C1により制
御され、それぞれ所定の処理を実行する。従って、例え
ば図5に示すように、クロック信号CLK1の1つの立
ち上がりエッジにおいて、命令レジスタ11に4回の演
算処理が必要な命令コードIαがラッチされると、この
命令コードIαは命令デコーダ12によってデコードさ
れ、デコード信号DI1が偶数デコーダ14に、デコー
ド信号DI2が奇数デコーダ15に出力される。
【0035】一方、ステートカウンタ13の偶数ステー
タス信号esはクロック信号CLK1の各立ち上がりエ
ッジ毎に切り換わり、偶数デコーダ14に出力される。
ステートカウンタ13の奇数ステータス信号osはクロ
ック信号CLK2の各立ち上がりエッジ毎に偶数ステー
タス信号esから半サイクル分遅れて切り換わり、奇数
デコーダ15に出力される。
タス信号esはクロック信号CLK1の各立ち上がりエ
ッジ毎に切り換わり、偶数デコーダ14に出力される。
ステートカウンタ13の奇数ステータス信号osはクロ
ック信号CLK2の各立ち上がりエッジ毎に偶数ステー
タス信号esから半サイクル分遅れて切り換わり、奇数
デコーダ15に出力される。
【0036】偶数デコーダ14により各偶数ステータス
信号esとデコード信号DI1とで論理がとられ、各ス
テートでの原制御信号CO1がバッファ群16に出力さ
れる。また、奇数デコーダ15によりデコード信号DI
2と各奇数ステータス信号osとで論理がとられ、各ス
テートでの原制御信号CO2がバッファ群16に出力さ
れる。
信号esとデコード信号DI1とで論理がとられ、各ス
テートでの原制御信号CO1がバッファ群16に出力さ
れる。また、奇数デコーダ15によりデコード信号DI
2と各奇数ステータス信号osとで論理がとられ、各ス
テートでの原制御信号CO2がバッファ群16に出力さ
れる。
【0037】そして、各命令サイクルにおいて、バッフ
ァ群16により原制御信号CO1がクロック信号CLK
2の立ち上がりエッジに同期して制御信号C12に波形
整形されるとともに、原制御信号CO2がクロック信号
CLK1の立ち上がりエッジに同期して制御信号C11
に波形整形され、制御信号C12,C11がCPUレジ
スタ/演算器群17に出力される。このため、CPUレ
ジスタ/演算器群17は1つの命令サイクルにおいて2
回動作する。従って、4回の演算処理が必要な命令コー
ドIαが命令レジスタ11にラッチされてから2命令サ
イクル経過すると、バッファ群16から4つの制御信号
C1が出力されてCPUレジスタ/演算器群17が4回
動作して命令コードIαの実行が完了する。
ァ群16により原制御信号CO1がクロック信号CLK
2の立ち上がりエッジに同期して制御信号C12に波形
整形されるとともに、原制御信号CO2がクロック信号
CLK1の立ち上がりエッジに同期して制御信号C11
に波形整形され、制御信号C12,C11がCPUレジ
スタ/演算器群17に出力される。このため、CPUレ
ジスタ/演算器群17は1つの命令サイクルにおいて2
回動作する。従って、4回の演算処理が必要な命令コー
ドIαが命令レジスタ11にラッチされてから2命令サ
イクル経過すると、バッファ群16から4つの制御信号
C1が出力されてCPUレジスタ/演算器群17が4回
動作して命令コードIαの実行が完了する。
【0038】このとき、バッファ群16から命令レジス
タ11にラッチ信号SAが出力されるとともに、ステー
トカウンタ13にカウンタモード指示信号MSが出力さ
れる。このラッチ信号SAに基づいて命令レジスタ11
には次の命令コードIβがラッチされる。また、カウン
タモード指示信号MSのレベルに基づいてステートカウ
ンタ13にカウンタ入力値がロードされる(またはステ
ートカウンタ13がカウントアップされる)。
タ11にラッチ信号SAが出力されるとともに、ステー
トカウンタ13にカウンタモード指示信号MSが出力さ
れる。このラッチ信号SAに基づいて命令レジスタ11
には次の命令コードIβがラッチされる。また、カウン
タモード指示信号MSのレベルに基づいてステートカウ
ンタ13にカウンタ入力値がロードされる(またはステ
ートカウンタ13がカウントアップされる)。
【0039】このように、本実施例によれば、第1のク
ロック信号CLK1および第2のクロック信号CLK2
の周波数を増加させずに、1つの命令サイクルにおいて
CPUレジスタ/演算器群17を2回動作させることが
できる、すなわち、CPUレジスタ/演算器群6を2倍
の動作スピードにて動作させることができ、マイクロコ
ンピュータ10の動作スピードを高速化することができ
る。
ロック信号CLK1および第2のクロック信号CLK2
の周波数を増加させずに、1つの命令サイクルにおいて
CPUレジスタ/演算器群17を2回動作させることが
できる、すなわち、CPUレジスタ/演算器群6を2倍
の動作スピードにて動作させることができ、マイクロコ
ンピュータ10の動作スピードを高速化することができ
る。
【0040】また、本実施例ではクロック信号CLK1
およびクロック信号CLK2の周波数を増加させずに済
むため、マイクロコンピュータ10の消費電力の増大を
抑制することができ、廉価なパッケージに半導体デバイ
スを搭載することができる。また、クロック信号CLK
1およびクロック信号CLK2の周波数を増加させずに
済むため、製造コストが高くなるBiCMOS等の半導
体テクノロジを使用する必要もない。この結果、マイク
ロコンピュータ10の低コスト化を図ることができる。
およびクロック信号CLK2の周波数を増加させずに済
むため、マイクロコンピュータ10の消費電力の増大を
抑制することができ、廉価なパッケージに半導体デバイ
スを搭載することができる。また、クロック信号CLK
1およびクロック信号CLK2の周波数を増加させずに
済むため、製造コストが高くなるBiCMOS等の半導
体テクノロジを使用する必要もない。この結果、マイク
ロコンピュータ10の低コスト化を図ることができる。
【0041】また、本実施例ではステートカウンタ13
をカウンタ回路18と、カウンタ回路18よりも簡易な
構成のラッチ回路19とにより構成したので、ステート
カウンタ13を簡略化でき、マイクロコンピュータ10
の小型化を図ることができる。
をカウンタ回路18と、カウンタ回路18よりも簡易な
構成のラッチ回路19とにより構成したので、ステート
カウンタ13を簡略化でき、マイクロコンピュータ10
の小型化を図ることができる。
【0042】次に別のマイクロコンピュータ40を図7
に従って説明する。なお、図2と同様の構成については
同一符号を付して説明を一部省略する。本実施例のマイ
クロコンピュータ40はパイプライン処理を可能とした
ものであり、命令レジスタ11,41、命令デコーダ1
2,42、ステートカウンタ43、偶数デコーダ14,
43、奇数デコーダ15,44、バッファ群45および
CPUレジスタ/演算器群46等を備えて構成されてい
る。
に従って説明する。なお、図2と同様の構成については
同一符号を付して説明を一部省略する。本実施例のマイ
クロコンピュータ40はパイプライン処理を可能とした
ものであり、命令レジスタ11,41、命令デコーダ1
2,42、ステートカウンタ43、偶数デコーダ14,
43、奇数デコーダ15,44、バッファ群45および
CPUレジスタ/演算器群46等を備えて構成されてい
る。
【0043】すなわち、命令レジスタ41は命令レジス
タ11に接続され、バッファ群45からラッチ信号SA
が入力される毎に命令レジスタ11から出力される命令
コードIを保持し、その命令コードIを命令デコーダ4
2に出力する。
タ11に接続され、バッファ群45からラッチ信号SA
が入力される毎に命令レジスタ11から出力される命令
コードIを保持し、その命令コードIを命令デコーダ4
2に出力する。
【0044】命令デコーダ42には偶数デコーダ43お
よび奇数デコーダ44が接続され、命令デコーダ42は
命令レジスタ41から入力された命令コードIをデコー
ドしてデコード信号DI3を偶数デコーダ43に出力す
るとともに、デコード信号DI4を奇数デコーダ44に
出力する。
よび奇数デコーダ44が接続され、命令デコーダ42は
命令レジスタ41から入力された命令コードIをデコー
ドしてデコード信号DI3を偶数デコーダ43に出力す
るとともに、デコード信号DI4を奇数デコーダ44に
出力する。
【0045】ステートカウンタ43には前記クロック信
号CLK1,CLK2が入力され、クロック信号CLK
1の立ち上がりエッジ毎に偶数デコーダ14,43にそ
れぞれ偶数ステータス信号es1,es2を出力し、ク
ロック信号CLK2の立ち上がりエッジ毎に奇数デコー
ダ15,44にそれぞれ奇数ステータス信号os1,o
s2を出力するようになっている。
号CLK1,CLK2が入力され、クロック信号CLK
1の立ち上がりエッジ毎に偶数デコーダ14,43にそ
れぞれ偶数ステータス信号es1,es2を出力し、ク
ロック信号CLK2の立ち上がりエッジ毎に奇数デコー
ダ15,44にそれぞれ奇数ステータス信号os1,o
s2を出力するようになっている。
【0046】偶数デコーダ14は命令デコーダ12から
のデコード信号DI1とステートカウンタ43からの偶
数ステータス信号es1との論理を取り、各ステートで
の原制御信号を生成してバッファ群45に出力する。奇
数デコーダ15は命令デコーダ12からのデコード信号
DI2とステートカウンタ43からの奇数ステータス信
号os1との論理を取り、各ステートでの原制御信号を
生成してバッファ群45に出力する。
のデコード信号DI1とステートカウンタ43からの偶
数ステータス信号es1との論理を取り、各ステートで
の原制御信号を生成してバッファ群45に出力する。奇
数デコーダ15は命令デコーダ12からのデコード信号
DI2とステートカウンタ43からの奇数ステータス信
号os1との論理を取り、各ステートでの原制御信号を
生成してバッファ群45に出力する。
【0047】また、偶数デコーダ43は命令デコーダ4
2からのデコード信号DI3とステートカウンタ43か
らの偶数ステータス信号es2との論理を取り、各ステ
ートでの原制御信号を生成してバッファ群45に出力す
る。奇数デコーダ44は命令デコーダ42からのデコー
ド信号DI4とステートカウンタ43からの奇数ステー
タス信号os2との論理を取り、各ステートでの原制御
信号を生成してバッファ群45に出力する。
2からのデコード信号DI3とステートカウンタ43か
らの偶数ステータス信号es2との論理を取り、各ステ
ートでの原制御信号を生成してバッファ群45に出力す
る。奇数デコーダ44は命令デコーダ42からのデコー
ド信号DI4とステートカウンタ43からの奇数ステー
タス信号os2との論理を取り、各ステートでの原制御
信号を生成してバッファ群45に出力する。
【0048】バッファ群45は偶数デコーダ14から入
力される原制御信号をクロック信号CLK2の立ち上が
りエッジに同期させて波形整形してクロック信号CLK
2のHレベル期間に有効である制御信号を生成するとと
もに、偶数デコーダ43から入力される原制御信号をク
ロック信号CLK2の立ち上がりエッジに同期させて波
形整形してクロック信号CLK2のHレベル期間に有効
である制御信号を生成し、これらの制御信号をCPUレ
ジスタ/演算器群46に出力する。
力される原制御信号をクロック信号CLK2の立ち上が
りエッジに同期させて波形整形してクロック信号CLK
2のHレベル期間に有効である制御信号を生成するとと
もに、偶数デコーダ43から入力される原制御信号をク
ロック信号CLK2の立ち上がりエッジに同期させて波
形整形してクロック信号CLK2のHレベル期間に有効
である制御信号を生成し、これらの制御信号をCPUレ
ジスタ/演算器群46に出力する。
【0049】また、バッファ群45は奇数デコーダ15
から入力される原制御信号をクロック信号CLK1の立
ち上がりエッジに同期させて波形整形してクロック信号
CLK1のHレベル期間に有効である制御信号を生成す
るとともに、奇数デコーダ44から入力される原制御信
号をクロック信号CLK1の立ち上がりエッジに同期さ
せて波形整形してクロック信号CLK1のHレベル期間
に有効である制御信号を生成し、CPUレジスタ/演算
器群46に出力する。
から入力される原制御信号をクロック信号CLK1の立
ち上がりエッジに同期させて波形整形してクロック信号
CLK1のHレベル期間に有効である制御信号を生成す
るとともに、奇数デコーダ44から入力される原制御信
号をクロック信号CLK1の立ち上がりエッジに同期さ
せて波形整形してクロック信号CLK1のHレベル期間
に有効である制御信号を生成し、CPUレジスタ/演算
器群46に出力する。
【0050】そして、CPUレジスタ/演算器群46は
偶数デコーダ14および奇数デコーダ15の制御信号に
よって制御されるユニットと、偶数デコーダ43および
奇数デコーダ44の制御信号によって制御されるユニッ
トとを備えた構成となっている。
偶数デコーダ14および奇数デコーダ15の制御信号に
よって制御されるユニットと、偶数デコーダ43および
奇数デコーダ44の制御信号によって制御されるユニッ
トとを備えた構成となっている。
【0051】従って、例えば、命令レジスタ11に保持
された命令コードIから命令デコーダ12、偶数デコー
ダ14および奇数デコーダ15によって作成された制御
信号に基づいてアドレス演算を行った後、命令レジスタ
41に保持された同一の命令コードIから命令デコーダ
42、偶数デコーダ43および奇数デコーダ44によっ
て作成された制御信号に基づいて実行演算を行うことが
できる。
された命令コードIから命令デコーダ12、偶数デコー
ダ14および奇数デコーダ15によって作成された制御
信号に基づいてアドレス演算を行った後、命令レジスタ
41に保持された同一の命令コードIから命令デコーダ
42、偶数デコーダ43および奇数デコーダ44によっ
て作成された制御信号に基づいて実行演算を行うことが
できる。
【0052】
【発明の効果】以上詳述したように、第1発明によれ
ば、クロック信号を高速化することなくマイクロコンピ
ュータの動作を高速化できるとともに、マイクロコンピ
ュータの低コスト化を図ることができる。
ば、クロック信号を高速化することなくマイクロコンピ
ュータの動作を高速化できるとともに、マイクロコンピ
ュータの低コスト化を図ることができる。
【0053】また、第2発明によれば、ステートカウン
タを簡略化できるため、マイクロコンピュータの小型化
を図ることができる。
タを簡略化できるため、マイクロコンピュータの小型化
を図ることができる。
【図1】本発明の原理説明図である。
【図2】一実施例のマイクロコンピュータを示すブロッ
ク図である。
ク図である。
【図3】ステートカウンタを示すブロック図である。
【図4】バッファ群の一部を示す回路図である。
【図5】一実施例の作用を示すタイミングチャートであ
る。
る。
【図6】ステートカウンタの作用を示すタイミングチャ
ートである。
ートである。
【図7】別例のマイクロコンピュータを示すブロック図
である。
である。
【図8】従来のマイクロコンピュータを示すブロック図
である。
である。
【図9】従来例の作用を示すタイミングチャートであ
る。
る。
1 命令レジスタ 2 ステートカウンタ 3 第1のデコーダ 4 第2のデコーダ 5 バッファ群 6 CPUレジスタ/演算器群 18 カウンタ回路 19 ラッチ回路 CLK1 第1のクロック信号 CLK2 第2のクロック信号 ec 第1の制御信号 es 第1のステータス信号 oc 第2の制御信号 os 第2のステータス信号
Claims (2)
- 【請求項1】 命令コードを保持し出力する命令レジス
タ(1)と、 制御装置の命令サイクルに同期した第1のクロック信号
(CLK1)に基づいて第1のステータス信号(es)
を発生するとともに、第1のクロック信号(CLK1)
に対して命令サイクルの半サイクル分の位相差を持つ第
2のクロック信号(CLK2)に基づいて第2のステー
タス信号(os)を発生するステートカウンタ(2)
と、 命令レジスタ(1)の命令コードと第1のステータス信
号(es)とに基づいて第1の原制御信号(ec)を生
成して出力する第1のデコーダ(3)と、 命令レジスタ(1)の命令コードと第2のステータス信
号(os)とに基づいて第2の原制御信号(oc)を生
成して出力する第2のデコーダ(4)と、 第1および第2の原制御信号(ec,oc)を入力し、
第2のクロック信号(CLK2)に第1の原制御信号
(ec)を同期させた第1の制御信号と、第1のクロッ
ク信号(CLK1)に第2の原制御信号(oc)を同期
させた第2の制御信号とを交互に制御信号(c)として
出力するバッファ群(5)と、 バッファ群(5)から出力される各制御信号(c)に基
づいてそれぞれ所定の処理を実行するCPUレジスタ/
演算器群(6)とを備えて構成したことを特徴とするマ
イクロコンピュータ。 - 【請求項2】 ステートカウンタ(13)は、第1のク
ロック信号(CLK1)に同期してカウント動作または
ロード動作を行って第1のステータス信号(es)を出
力するカウンタ回路(18)と、第2のクロック信号
(CLK2)に同期してカウンタ回路(18)の出力値
を保持して第2のステータス信号(os)として出力す
るラッチ回路(19)とにより構成されていることを特
徴とする請求項1に記載のマイクロコンピュータ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4020312A JPH05217004A (ja) | 1992-02-05 | 1992-02-05 | マイクロコンピュータ |
US08/013,798 US5424969A (en) | 1992-02-05 | 1993-02-05 | Product-sum operation unit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4020312A JPH05217004A (ja) | 1992-02-05 | 1992-02-05 | マイクロコンピュータ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05217004A true JPH05217004A (ja) | 1993-08-27 |
Family
ID=12023622
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4020312A Pending JPH05217004A (ja) | 1992-02-05 | 1992-02-05 | マイクロコンピュータ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05217004A (ja) |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5645528A (en) * | 1979-09-19 | 1981-04-25 | Matsushita Electric Works Ltd | Method of fitting net |
JPS5638019B2 (ja) * | 1978-05-08 | 1981-09-03 | ||
JPS57200444A (en) * | 1981-06-03 | 1982-12-08 | Idemitsu Petrochem Co Ltd | Polycarbonate resin composition |
JPS6150166A (ja) * | 1984-08-20 | 1986-03-12 | Toshiba Corp | 画像形成装置 |
JPS6154652U (ja) * | 1985-05-01 | 1986-04-12 |
-
1992
- 1992-02-05 JP JP4020312A patent/JPH05217004A/ja active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5638019B2 (ja) * | 1978-05-08 | 1981-09-03 | ||
JPS5645528A (en) * | 1979-09-19 | 1981-04-25 | Matsushita Electric Works Ltd | Method of fitting net |
JPS57200444A (en) * | 1981-06-03 | 1982-12-08 | Idemitsu Petrochem Co Ltd | Polycarbonate resin composition |
JPS6150166A (ja) * | 1984-08-20 | 1986-03-12 | Toshiba Corp | 画像形成装置 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010109 |