JPH052085A - 時間計測回路の校正装置および方法 - Google Patents
時間計測回路の校正装置および方法Info
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- JPH052085A JPH052085A JP15197991A JP15197991A JPH052085A JP H052085 A JPH052085 A JP H052085A JP 15197991 A JP15197991 A JP 15197991A JP 15197991 A JP15197991 A JP 15197991A JP H052085 A JPH052085 A JP H052085A
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Abstract
(57)【要約】
【目的】デジタル/アナログ変換手段を介してCPUか
らの信号を時間計測回路内のハードウエアに直接加算す
ることで、ハードウエアにおいて時間計測回路の校正方
法の実現。 【構成】時間幅を電圧値に変換する手段とこの増幅率を
変化させる手段と、デジタル/アナログ変換手段と、時
間を電圧に変換する手段にCPUから与えられた信号と
を加算する手段とを設けた時間計測回路において、既知
の時間幅の被測定信号を入力したときの制御手段に出力
するアナログ/デジタル変換手段の出力値と、その既知
の時間幅の被測定信号を入力したときに得られるべき値
との差を検出し、その差をオフセット値として第1及び
第2のデジタル/アナログ変換手段に出力し、未知の時
間幅の被測定信号の測定のための補正を行うことを特徴
とする時間計測回路の校正方法
らの信号を時間計測回路内のハードウエアに直接加算す
ることで、ハードウエアにおいて時間計測回路の校正方
法の実現。 【構成】時間幅を電圧値に変換する手段とこの増幅率を
変化させる手段と、デジタル/アナログ変換手段と、時
間を電圧に変換する手段にCPUから与えられた信号と
を加算する手段とを設けた時間計測回路において、既知
の時間幅の被測定信号を入力したときの制御手段に出力
するアナログ/デジタル変換手段の出力値と、その既知
の時間幅の被測定信号を入力したときに得られるべき値
との差を検出し、その差をオフセット値として第1及び
第2のデジタル/アナログ変換手段に出力し、未知の時
間幅の被測定信号の測定のための補正を行うことを特徴
とする時間計測回路の校正方法
Description
【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、時間計測回路の校正方
法に関し、詳しくは時間/電圧変換回路の校正方法に関
するものである。
法に関し、詳しくは時間/電圧変換回路の校正方法に関
するものである。
【0002】
【従来の技術】図8に示す被測定信号の時間幅Tx を測
定する場合、まずカウンタを用いてクロックパルスでカ
ウントした時間幅N・t0 (t0 はクロックパルス
の周期でNはカウント数である)に信号の立ち上がり時
のずれ時間ta と信号の立ち下がり時のずれ時間tbの
分の補正を行い時間幅Txを求める。このクロックパル
スの周期よりも短い時間幅を測定する際はつぎに述べる
時間/電圧変換回路を用いる。この時間/電圧変換回路
(以下、T/V変換回路と呼ぶ)は、例えばデジタルの
被測定信号がHレベルである期間中コンデンサーを充電
し、その充電された電圧値をアナログ/デジタル変換
(以下、A/D変換と呼ぶ)などして測定することによ
り充電期間の時間幅を測定する方法である。この様にT
/V変換回路は高分解能の時間計測を行うが、内部が高
精度の積分回路等で構成されているから、変換利得(入
力時間と出力電圧の関係)オフセット電圧等が、周囲の
温度等によって変化してしまう。さらに前記図8に示す
被測定信号の時間幅Tx を測定する場合、時間幅ta の
入力信号aと時間幅tb の入力信号bとのそれぞれを
測定するため2個のT/V変換回路(請求項4の構成)
が必要になる。このためこれらの回路で検出した時間幅
ta´と時間幅tb´の値は、各々の回路の各々の変換利
得(以下ゲインと呼ぶ)オフセット(以下オフセットと
呼ぶ)が違うから、ta´およびtb´を校正した正しい
時間幅ta と時間幅tb でN・t0 から加減算する。
定する場合、まずカウンタを用いてクロックパルスでカ
ウントした時間幅N・t0 (t0 はクロックパルス
の周期でNはカウント数である)に信号の立ち上がり時
のずれ時間ta と信号の立ち下がり時のずれ時間tbの
分の補正を行い時間幅Txを求める。このクロックパル
スの周期よりも短い時間幅を測定する際はつぎに述べる
時間/電圧変換回路を用いる。この時間/電圧変換回路
(以下、T/V変換回路と呼ぶ)は、例えばデジタルの
被測定信号がHレベルである期間中コンデンサーを充電
し、その充電された電圧値をアナログ/デジタル変換
(以下、A/D変換と呼ぶ)などして測定することによ
り充電期間の時間幅を測定する方法である。この様にT
/V変換回路は高分解能の時間計測を行うが、内部が高
精度の積分回路等で構成されているから、変換利得(入
力時間と出力電圧の関係)オフセット電圧等が、周囲の
温度等によって変化してしまう。さらに前記図8に示す
被測定信号の時間幅Tx を測定する場合、時間幅ta の
入力信号aと時間幅tb の入力信号bとのそれぞれを
測定するため2個のT/V変換回路(請求項4の構成)
が必要になる。このためこれらの回路で検出した時間幅
ta´と時間幅tb´の値は、各々の回路の各々の変換利
得(以下ゲインと呼ぶ)オフセット(以下オフセットと
呼ぶ)が違うから、ta´およびtb´を校正した正しい
時間幅ta と時間幅tb でN・t0 から加減算する。
【0003】
【発明が解決しようとする課題】しかしながら、このよ
うなCPU内部での演算処理による補正すなわち校正方
法は、非常に時間がかかる。更にこの校正を行っている
間は、時間測定が行えないので、測定効率が悪くなる。
本発明はこの様な問題点を解決するためになされたもの
であり、T/V変換回路を用いた時間計測回路におい
て、ハードウエアを改良することによりソフトウエアを
簡単化し、効率の良い校正を実現するための回路構成と
その校正方法を提供することを目的とする。
うなCPU内部での演算処理による補正すなわち校正方
法は、非常に時間がかかる。更にこの校正を行っている
間は、時間測定が行えないので、測定効率が悪くなる。
本発明はこの様な問題点を解決するためになされたもの
であり、T/V変換回路を用いた時間計測回路におい
て、ハードウエアを改良することによりソフトウエアを
簡単化し、効率の良い校正を実現するための回路構成と
その校正方法を提供することを目的とする。
【0004】
【課題を解決するための手段】本発明は、制御手段と、
被測定信号を入力し増幅する入力手段と、前記入力手段
からの信号が入力され、信号の時間幅を電圧値に変換す
る時間/電圧変換手段と前記入力手段の増幅率を変化さ
せる入力ゲイン変更手段と、前記制御手段からのデジタ
ルデータをアナログ信号に変換し、入力ゲイン変更手段
に出力する第1のデジタル/アナログ変換手段と、前記
制御手段からのデジタルデータをアナログ信号に変換
し、第2のデジタル/アナログ変換手段を介した信号
と、前記時間/電圧変換手段からの信号とを加算する加
算手段と、加算手段から信号を入力したアナログ値をデ
ジタルデータに変換し、制御手段に出力するアナログ/
デジタル変換手段とを有する時間計測回路若しくは前記
構成内の第1あるいは第2のデジタル/アナログ変換手
段を削除した時間計測回路若しくは前記の時間計測回路
を組み合わせた時間計測回路において、既知の時間幅の
被測定信号を入力したときの制御手段に出力するアナロ
グ/デジタル変換手段の出力値と、その既知の時間幅の
被測定信号を入力したときに得られるべき値との差を検
出し、その差をオフセット値として第1及び第2のデジ
タル/アナログ変換手段に出力し、未知の時間幅の被測
定信号の測定のための補正を行うことを特徴とする時間
計測回路の校正方法である。
被測定信号を入力し増幅する入力手段と、前記入力手段
からの信号が入力され、信号の時間幅を電圧値に変換す
る時間/電圧変換手段と前記入力手段の増幅率を変化さ
せる入力ゲイン変更手段と、前記制御手段からのデジタ
ルデータをアナログ信号に変換し、入力ゲイン変更手段
に出力する第1のデジタル/アナログ変換手段と、前記
制御手段からのデジタルデータをアナログ信号に変換
し、第2のデジタル/アナログ変換手段を介した信号
と、前記時間/電圧変換手段からの信号とを加算する加
算手段と、加算手段から信号を入力したアナログ値をデ
ジタルデータに変換し、制御手段に出力するアナログ/
デジタル変換手段とを有する時間計測回路若しくは前記
構成内の第1あるいは第2のデジタル/アナログ変換手
段を削除した時間計測回路若しくは前記の時間計測回路
を組み合わせた時間計測回路において、既知の時間幅の
被測定信号を入力したときの制御手段に出力するアナロ
グ/デジタル変換手段の出力値と、その既知の時間幅の
被測定信号を入力したときに得られるべき値との差を検
出し、その差をオフセット値として第1及び第2のデジ
タル/アナログ変換手段に出力し、未知の時間幅の被測
定信号の測定のための補正を行うことを特徴とする時間
計測回路の校正方法である。
【0005】
【作用】デジタル/アナログ変換手段を介してCPUか
らの信号を時間計測回路内のハードウエアに直接加算す
ることで、ハードウエアにおいて時間計測回路の校正を
する。
らの信号を時間計測回路内のハードウエアに直接加算す
ることで、ハードウエアにおいて時間計測回路の校正を
する。
【0006】
【実施例】図1は、本発明の請求項2の基本的な構成図
である。
である。
【0007】1は被測定信号を入力し増幅する入力手
段、2は入力手段1からの信号が入力され、信号の時間
幅を電圧値に変換するT/V変換手段、3はT/V変換
手段からの信号が入力され、アナログの電圧値をデジタ
ルデータに変換し、制御手段4に出力するA/D変換手
段である。制御手段4では、既知の時間幅の被測定信号
を入力したときのA/D変換手段3の出力値と、その既
知の時間幅の被測定信号を入力したときに得られるべき
値との差を検出し、その差をオフセット値としてD/A
変換手段6に出力する。5は入力ゲイン変更手段で、D
/A変換手段6からの信号で入力手段1の増幅率を変化
させる。D/A変換手段6は、制御手段4からのデジタ
ルデータをアナログ信号に変換し、入力ゲイン変換手段
5に出力する。この様な構成の時間計測回路における校
正方法とは、既知の時間幅の被測定信号を入力したとき
の制御手段4に出力するA/D変換手段3の出力値と、
その既知の時間幅の被測定信号を入力したときに得られ
るべき値との差を検出し、その差をオフセット値として
D/A変換手段6に出力し、未知の時間幅の被測定信号
の測定のための補正を行うものである。
段、2は入力手段1からの信号が入力され、信号の時間
幅を電圧値に変換するT/V変換手段、3はT/V変換
手段からの信号が入力され、アナログの電圧値をデジタ
ルデータに変換し、制御手段4に出力するA/D変換手
段である。制御手段4では、既知の時間幅の被測定信号
を入力したときのA/D変換手段3の出力値と、その既
知の時間幅の被測定信号を入力したときに得られるべき
値との差を検出し、その差をオフセット値としてD/A
変換手段6に出力する。5は入力ゲイン変更手段で、D
/A変換手段6からの信号で入力手段1の増幅率を変化
させる。D/A変換手段6は、制御手段4からのデジタ
ルデータをアナログ信号に変換し、入力ゲイン変換手段
5に出力する。この様な構成の時間計測回路における校
正方法とは、既知の時間幅の被測定信号を入力したとき
の制御手段4に出力するA/D変換手段3の出力値と、
その既知の時間幅の被測定信号を入力したときに得られ
るべき値との差を検出し、その差をオフセット値として
D/A変換手段6に出力し、未知の時間幅の被測定信号
の測定のための補正を行うものである。
【0008】図2は、本発明の請求項3の基本的な構成
図である。図において図1と同一のものは同一の符号を
つける。加算手段7は、入力手段1を介しT/V変換手
段2を経た信号と、D/A変換手段6からの信号とを加
算しA/D変換手段(以下、ADCと呼ぶ)3に出力す
る。制御手段4では、既知の時間幅の被測定信号を入力
したときのA/D変換手段3の出力値と、その既知の時
間幅の被測定信号を入力したときに得られるべき値との
差を検出し、その差をオフセット値としてD/A変換手
段(以下、DACと呼ぶ)8に出力する。DAC8は、
制御手段4からのデジタルデータをアナログ信号に変換
し、加算手段7に出力する。この様な構成の時間計測回
路における校正方法とは、既知の時間幅の被測定信号を
入力したときの制御手段4に出力するADC3の出力値
と、その既知の時間幅の被測定信号を入力したときに得
られるべき値との差を検出し、その差をオフセット値と
してDAC8に出力し、未知の時間幅の被測定信号の測
定のための補正を行うものである。
図である。図において図1と同一のものは同一の符号を
つける。加算手段7は、入力手段1を介しT/V変換手
段2を経た信号と、D/A変換手段6からの信号とを加
算しA/D変換手段(以下、ADCと呼ぶ)3に出力す
る。制御手段4では、既知の時間幅の被測定信号を入力
したときのA/D変換手段3の出力値と、その既知の時
間幅の被測定信号を入力したときに得られるべき値との
差を検出し、その差をオフセット値としてD/A変換手
段(以下、DACと呼ぶ)8に出力する。DAC8は、
制御手段4からのデジタルデータをアナログ信号に変換
し、加算手段7に出力する。この様な構成の時間計測回
路における校正方法とは、既知の時間幅の被測定信号を
入力したときの制御手段4に出力するADC3の出力値
と、その既知の時間幅の被測定信号を入力したときに得
られるべき値との差を検出し、その差をオフセット値と
してDAC8に出力し、未知の時間幅の被測定信号の測
定のための補正を行うものである。
【0009】図3は、本発明の請求項4の基本的な構成
図である。入力手段1を介しT/V変換手段2を経た信
号と、DAC6からの信号とを加算手段7で加算しAD
C3に出力する。入力手段1の信号増幅率は入力ゲイン
変更手段5からの信号にて定まる。制御手段4からのデ
ジタルデータは、入力ゲイン変更手段5に信号を出力す
る第1のDAC6と、加算手段7に信号を出力する第2
のDAC8とに、デジタルデータを出力する。この様な
構成の時間計測回路における校正方法とは、既知の時間
幅の被測定信号を入力したときの制御手段4に出力する
ADC3の出力値と、その既知の時間幅の被測定信号を
入力したときに得られるべき値との差を検出し、その差
を最適の条件となるように、第1のオフセット値はDA
C6に出力し、第2のオフセット値はDAC8に出力す
ることで、未知の時間幅の被測定信号の測定のための補
正を行うものである。
図である。入力手段1を介しT/V変換手段2を経た信
号と、DAC6からの信号とを加算手段7で加算しAD
C3に出力する。入力手段1の信号増幅率は入力ゲイン
変更手段5からの信号にて定まる。制御手段4からのデ
ジタルデータは、入力ゲイン変更手段5に信号を出力す
る第1のDAC6と、加算手段7に信号を出力する第2
のDAC8とに、デジタルデータを出力する。この様な
構成の時間計測回路における校正方法とは、既知の時間
幅の被測定信号を入力したときの制御手段4に出力する
ADC3の出力値と、その既知の時間幅の被測定信号を
入力したときに得られるべき値との差を検出し、その差
を最適の条件となるように、第1のオフセット値はDA
C6に出力し、第2のオフセット値はDAC8に出力す
ることで、未知の時間幅の被測定信号の測定のための補
正を行うものである。
【0010】図4は、本発明の具体的実施例を示す具体
的構成図である。図において、aは図1の構成を具体的
に示したものであり、bは図3の構成を具体的に示した
ものである。時間計測回路aと時間計測回路bは共通の
CPU4(図1〜図3では制御手段と呼ぶ)から制御さ
れている。時間計測回路aにおいて、1aは入力手段
で、入力ゲイン変更換手段5aでのコレクタ電流I2 で
増幅率が変化する。この入力手段1aにおいて、端子R
a1,Ra2間にはリセット信号aが入力され、端子Va1,
Va2間には入力信号aが入力され、入力信号aは差動増
幅の動作により、増幅されて、T/V変換手段2aに出
力される。T/V変換手段2aは、入力手段1aからの
信号が入力され、入力信号aがHレベルの期間中、内部
のコンデンサに信号が充電することで時間幅を電圧値に
変換する。3aはT/V変換手段からの信号が入力さ
れ、アナログの電圧値をデジタルデータに変換し、制御
手段4に出力するADCである。入力ゲイン変更手段5
aは、DAC(6a)からの信号で、コレクタ電流I2
の値が変化し、入力手段1aの増幅率を変化させる。D
AC(6a)は、制御手段4からのデジタルデータをア
ナログ値に変換し、入力ゲイン変更手段5aに出力す
る。時間計測回路bにおいて、入力手段1bを介しT/
V変換手段2bを経た信号と、DAC(6b)からの信
号とを加算手段7で加算しADC(3b)に出力する。
入力手段1bの信号増幅率は、前記と同様の方法で入力
ゲイン変更手段5bからの信号にて定まる。制御手段4
では、既知の時間幅の被測定信号を入力したときのAD
C(3a)および3bの出力値と、その既知の時間幅の
被測定信号を入力したときに得られるべき値との差を検
出し、その差をオフセット値としてDAC(6a)及び
(6b)及び(8)に出力する。9はタイマで、CPU
4に割り込みをかける。
的構成図である。図において、aは図1の構成を具体的
に示したものであり、bは図3の構成を具体的に示した
ものである。時間計測回路aと時間計測回路bは共通の
CPU4(図1〜図3では制御手段と呼ぶ)から制御さ
れている。時間計測回路aにおいて、1aは入力手段
で、入力ゲイン変更換手段5aでのコレクタ電流I2 で
増幅率が変化する。この入力手段1aにおいて、端子R
a1,Ra2間にはリセット信号aが入力され、端子Va1,
Va2間には入力信号aが入力され、入力信号aは差動増
幅の動作により、増幅されて、T/V変換手段2aに出
力される。T/V変換手段2aは、入力手段1aからの
信号が入力され、入力信号aがHレベルの期間中、内部
のコンデンサに信号が充電することで時間幅を電圧値に
変換する。3aはT/V変換手段からの信号が入力さ
れ、アナログの電圧値をデジタルデータに変換し、制御
手段4に出力するADCである。入力ゲイン変更手段5
aは、DAC(6a)からの信号で、コレクタ電流I2
の値が変化し、入力手段1aの増幅率を変化させる。D
AC(6a)は、制御手段4からのデジタルデータをア
ナログ値に変換し、入力ゲイン変更手段5aに出力す
る。時間計測回路bにおいて、入力手段1bを介しT/
V変換手段2bを経た信号と、DAC(6b)からの信
号とを加算手段7で加算しADC(3b)に出力する。
入力手段1bの信号増幅率は、前記と同様の方法で入力
ゲイン変更手段5bからの信号にて定まる。制御手段4
では、既知の時間幅の被測定信号を入力したときのAD
C(3a)および3bの出力値と、その既知の時間幅の
被測定信号を入力したときに得られるべき値との差を検
出し、その差をオフセット値としてDAC(6a)及び
(6b)及び(8)に出力する。9はタイマで、CPU
4に割り込みをかける。
【0011】この実施例は、請求項2と請求項4の時間
計測回路を組み合わせたもので、2個の被測定信号を各
々同一のゲインおよびオフセットをもつように校正され
た時間計測回路で測定する用途に用いられるものであ
る。以下、図面を用いて校正方法を説明する。先ず、こ
の様な実施例を用いる時間測定の例を図5に示す。図に
示すような被測定信号の時間測定をクロックパルスを用
いて行うと、その結果はt0 として示される。この為、
被測定信号がHレベル開始時にはta 、Hレベル終了時
にはtb のずれがある。このようなずれは、入力信号a
や入力信号bを生成し、図4に示す時間測定回路に入力
してtaおよびtb の時間幅を測定すればよい。このよ
うに、同一の測定対象の時間測定の場合図4のaとbの
回路の特性が全く同一でなくてはならず、これは温度に
よるオフセットおよびゲインの補正係数にまで及ぶ。
計測回路を組み合わせたもので、2個の被測定信号を各
々同一のゲインおよびオフセットをもつように校正され
た時間計測回路で測定する用途に用いられるものであ
る。以下、図面を用いて校正方法を説明する。先ず、こ
の様な実施例を用いる時間測定の例を図5に示す。図に
示すような被測定信号の時間測定をクロックパルスを用
いて行うと、その結果はt0 として示される。この為、
被測定信号がHレベル開始時にはta 、Hレベル終了時
にはtb のずれがある。このようなずれは、入力信号a
や入力信号bを生成し、図4に示す時間測定回路に入力
してtaおよびtb の時間幅を測定すればよい。このよ
うに、同一の測定対象の時間測定の場合図4のaとbの
回路の特性が全く同一でなくてはならず、これは温度に
よるオフセットおよびゲインの補正係数にまで及ぶ。
【0012】図4の校正におけるの動作のフローチャー
トを図5に示す。タイマ9から割り込み信号発生し、
時間計測回路の校正が開始する。まず時間計測回路a
の入力手段1aでのゲインを、入力手段1a内の流れる
電流値を変えることにより校正し、次に時間計測回路
bの入力手段1bでのゲインを、入力手段1b内の流れ
る電流値を変えることにより校正する。最後に、時間
計測回路aと時間計測回路bのオフセットを同じにする
ために、時間計測回路bのADC(3a)の入力にオフ
セット電圧を加算する。およびのゲインの校正方法
を以下に述べる。10nの時間幅をもつ入力信号をV1
とし、20nの時間幅をもつ入力信号をV2 とする。校
正済みの時間計測回路での10nの時間幅をもつ入力信
号をV1 のA/D変換器出力をDout とし、これはあら
かじめCPUに記憶されているものとする。
トを図5に示す。タイマ9から割り込み信号発生し、
時間計測回路の校正が開始する。まず時間計測回路a
の入力手段1aでのゲインを、入力手段1a内の流れる
電流値を変えることにより校正し、次に時間計測回路
bの入力手段1bでのゲインを、入力手段1b内の流れ
る電流値を変えることにより校正する。最後に、時間
計測回路aと時間計測回路bのオフセットを同じにする
ために、時間計測回路bのADC(3a)の入力にオフ
セット電圧を加算する。およびのゲインの校正方法
を以下に述べる。10nの時間幅をもつ入力信号をV1
とし、20nの時間幅をもつ入力信号をV2 とする。校
正済みの時間計測回路での10nの時間幅をもつ入力信
号をV1 のA/D変換器出力をDout とし、これはあら
かじめCPUに記憶されているものとする。
【0013】図6にDAC6aの校正方法の具体的なフ
ローを示す。DAC6a,6b,8の初期値を設定し、
前記入力信号V1 を端子Va1,Va2を介し、ADC(3
a)入力したときの、ADC(3a)の出力Vda1 を測
定する。次に入力信号V2 を端子Va1,Va2を介し、A
DC(3a)入力したときの、ADC(3a)の出力V
da2 を測定する。さらに F(Vda2 ,Vda1 )=Vda2 −Vda1 −Dout … を計算する。F(Vda2 ,Vda1 )=0であれば、10
nの時間幅をもつ入力信号をV1 のADC(3a)の出
力Vda1 はDout と等しくまた出力Vda2 はVda1 の丁
度2倍になっていることからゲインが校正されたことに
なる。F(Vda2,Vda1 )が0に等しくない場合、C
PUからの制御でDAC6aの出力を変化させ、入力ゲ
イン変更手段5a内のバイアス用トランジスタのコレク
タ電流の電流量を変化させゲインを調節する。Vda2 −
Vda1 >Dout であればDAC6aの出力を増加させる
ように調節し、Vda2 −Vda1 <Dout であればDAC
6aの出力を現象させるように調節し、最終的にF(V
da2 ,Vda1 )=0になるように制御し、このときのD
AC6aの出力を校正値とする。DAC6bの出力も同
様に定める。
ローを示す。DAC6a,6b,8の初期値を設定し、
前記入力信号V1 を端子Va1,Va2を介し、ADC(3
a)入力したときの、ADC(3a)の出力Vda1 を測
定する。次に入力信号V2 を端子Va1,Va2を介し、A
DC(3a)入力したときの、ADC(3a)の出力V
da2 を測定する。さらに F(Vda2 ,Vda1 )=Vda2 −Vda1 −Dout … を計算する。F(Vda2 ,Vda1 )=0であれば、10
nの時間幅をもつ入力信号をV1 のADC(3a)の出
力Vda1 はDout と等しくまた出力Vda2 はVda1 の丁
度2倍になっていることからゲインが校正されたことに
なる。F(Vda2,Vda1 )が0に等しくない場合、C
PUからの制御でDAC6aの出力を変化させ、入力ゲ
イン変更手段5a内のバイアス用トランジスタのコレク
タ電流の電流量を変化させゲインを調節する。Vda2 −
Vda1 >Dout であればDAC6aの出力を増加させる
ように調節し、Vda2 −Vda1 <Dout であればDAC
6aの出力を現象させるように調節し、最終的にF(V
da2 ,Vda1 )=0になるように制御し、このときのD
AC6aの出力を校正値とする。DAC6bの出力も同
様に定める。
【0014】図7にDAC8の校正方法の具体的なフロ
ーを示す。入力信号V1 を端子Va1,Va2を介し、AD
C(3a)に入力したときの、ADC(3a)の出力を
Vda1 、同じ入力信号V1 を端子Vb1,Vb2を介し、A
DC(3b)に入力したときの、ADC(3b)の出力
をVdb1 とする。この両者の値を比較しVda1 =Vdb1
であればDAC8は校正済みである。Vda1 >Vdb1 で
あれば、時間測定回路bの出力値が時間測定回路aの出
力値よりも小さいことになるから、DAC8の出力を増
加させる。Vda1 <Vdb1 であれば、DAC8の出力を
減少させる。この様な制御を行うことでVda1 =Vdb1
となるDAC8の出力値を求める。この求められたDA
C8の出力値がDAC8の校正値である。このように校
正された2個の回路はゲインとオフセットが同一にな
る。
ーを示す。入力信号V1 を端子Va1,Va2を介し、AD
C(3a)に入力したときの、ADC(3a)の出力を
Vda1 、同じ入力信号V1 を端子Vb1,Vb2を介し、A
DC(3b)に入力したときの、ADC(3b)の出力
をVdb1 とする。この両者の値を比較しVda1 =Vdb1
であればDAC8は校正済みである。Vda1 >Vdb1 で
あれば、時間測定回路bの出力値が時間測定回路aの出
力値よりも小さいことになるから、DAC8の出力を増
加させる。Vda1 <Vdb1 であれば、DAC8の出力を
減少させる。この様な制御を行うことでVda1 =Vdb1
となるDAC8の出力値を求める。この求められたDA
C8の出力値がDAC8の校正値である。このように校
正された2個の回路はゲインとオフセットが同一にな
る。
【0015】
【発明の効果】本発明によれば、デジタル/アナログ変
換手段を介してCPUからの信号を時間計測回路内のハ
ードウエアに直接加算することで、ハードウエアにおい
て時間計測回路の校正方法を実現できる。
換手段を介してCPUからの信号を時間計測回路内のハ
ードウエアに直接加算することで、ハードウエアにおい
て時間計測回路の校正方法を実現できる。
【図1】本発明の請求項1の構成図である。
【図2】本発明の請求項2の構成図である。
【図3】本発明の請求項3の構成図である。
【図4】本発明の具体的実施例を示す具体的構成図であ
る。
る。
【図5】本発明の図4の動作を示すフローチャートであ
る。
る。
【図6】図5の動作を具体的に示したフローチャートで
ある。
ある。
【図7】図5の動作を具体的に示したフローチャートで
ある。
ある。
【図8】本発明での被測定信号の説明図である。
1,1a,1b…入力手段、
2,2a,2b…T/V変換手段、
3,3a,3b…A/D変換手段、
4…制御手段(CPU)、
5,5a,5b…入力ゲイン変更手段、
6,6a,6b,8…D/A変換手段、
7…加算手段。
フロントページの続き
(72)発明者 高橋 朋子
東京都武蔵野市中町2丁目9番32号 横河
電機株式会社内
Claims (5)
- 【請求項1】制御手段と、入力信号を増幅する入力手段
を介した、被測定信号を入力し、信号の時間幅を電圧値
に変換する時間/電圧変換手段と前記時間/電圧変換手
段からの信号が入力され、アナログの電圧値をデジタル
データに変換し、制御手段に出力するアナログ/デジタ
ル変換手段を有する時間計測回路にあって、アナログ/
デジタル変換手段の出力値をもとに前記時間計測回路に
フィードバックする値を制御手段内で定め、前記時間計
測回路内に出力するための校正手段を設けたことを特徴
とする時間計測回路の校正装置。 - 【請求項2】請求項1記載の校正手段は、前記入力手段
の増幅率を変化させる入力ゲイン変更手段と、前記制御
手段からのデジタルデータをアナログ信号に変換し、入
力ゲイン変換手段に出力するデジタル/アナログ変換手
段から構成される時間計測回路の校正装置。 - 【請求項3】請求項1記載の校正手段は、前記制御手段
からのデジタルデータをアナログ信号に変換するデジタ
ル/アナログ変換手段と、前記デジタル/アナログ変換
手段からの信号と、前記時間/電圧変換手段からの信号
を加算しアナログ/デジタル変換手段に出力する加算手
段から構成される時間計測回路の校正装置。 - 【請求項4】請求項1記載の校正手段は、前記入力手段
の増幅率を変化させる入力ゲイン変更手段と、前記制御
手段からのデジタルデータをアナログ信号に変換し、入
力ゲイン変更手段に出力する第1のデジタル/アナログ
変換手段と、前記制御手段からのデジタルデータをアナ
ログ信号に変換し、第2のデジタル/アナログ変換手段
と、前記第2のデジタル/アナログ変換手段からの信号
と、前記時間/電圧変換手段からの信号とを加算しアナ
ログ/デジタル変換手段に出力する加算手段から構成さ
れる時間計測回路の校正装置。 - 【請求項5】制御手段と、入力信号を増幅する入力手段
を介した、被測定信号を入力し、信号の時間幅を電圧値
に変換する時間/電圧変換手段と前記時間/電圧変換手
段からの信号が入力され、アナログの電圧値をデジタル
データに変換し、制御手段に出力するアナログ/デジタ
ル変換手段を有する時間計測回路にあって、アナログ/
デジタル変換手段の出力値をもとに前記時間計測回路に
フィードバックする値を制御手段内で定め、前記時間計
測回路内に出力するための校正手段を設けた時間計測回
路の校正装置において、複数の既知の時間幅の被測定信
号を入力したときの制御手段に出力するアナログ/デジ
タル変換手段の各々出力値(Vd )と、その既知の時間
幅の被測定信号を入力したときに得られるべき値(Dou
t )との差を検出し、(Vd )と(Dout )の値が等し
くなるように、制御手段からデジタル/アナログ変換手
段に出力するデータを制御することで校正を行うことを
特徴とする時間計測回路の校正方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15197991A JPH052085A (ja) | 1991-06-24 | 1991-06-24 | 時間計測回路の校正装置および方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15197991A JPH052085A (ja) | 1991-06-24 | 1991-06-24 | 時間計測回路の校正装置および方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH052085A true JPH052085A (ja) | 1993-01-08 |
Family
ID=15530410
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15197991A Withdrawn JPH052085A (ja) | 1991-06-24 | 1991-06-24 | 時間計測回路の校正装置および方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH052085A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006025134A1 (ja) * | 2004-08-30 | 2006-03-09 | Matsushita Electric Industrial Co., Ltd. | ジッタ測定機能付き半導体集積回路 |
-
1991
- 1991-06-24 JP JP15197991A patent/JPH052085A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006025134A1 (ja) * | 2004-08-30 | 2006-03-09 | Matsushita Electric Industrial Co., Ltd. | ジッタ測定機能付き半導体集積回路 |
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Legal Events
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---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980903 |