JPH052085A - 時間計測回路の校正装置および方法 - Google Patents
時間計測回路の校正装置および方法Info
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- JPH052085A JPH052085A JP15197991A JP15197991A JPH052085A JP H052085 A JPH052085 A JP H052085A JP 15197991 A JP15197991 A JP 15197991A JP 15197991 A JP15197991 A JP 15197991A JP H052085 A JPH052085 A JP H052085A
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Abstract
(57)【要約】
【目的】デジタル／アナログ変換手段を介してＣＰＵか
らの信号を時間計測回路内のハードウエアに直接加算す
ることで、ハードウエアにおいて時間計測回路の校正方
法の実現。 【構成】時間幅を電圧値に変換する手段とこの増幅率を
変化させる手段と、デジタル／アナログ変換手段と、時
間を電圧に変換する手段にＣＰＵから与えられた信号と
を加算する手段とを設けた時間計測回路において、既知
の時間幅の被測定信号を入力したときの制御手段に出力
するアナログ／デジタル変換手段の出力値と、その既知
の時間幅の被測定信号を入力したときに得られるべき値
との差を検出し、その差をオフセット値として第１及び
第２のデジタル／アナログ変換手段に出力し、未知の時
間幅の被測定信号の測定のための補正を行うことを特徴
とする時間計測回路の校正方法
らの信号を時間計測回路内のハードウエアに直接加算す
ることで、ハードウエアにおいて時間計測回路の校正方
法の実現。 【構成】時間幅を電圧値に変換する手段とこの増幅率を
変化させる手段と、デジタル／アナログ変換手段と、時
間を電圧に変換する手段にＣＰＵから与えられた信号と
を加算する手段とを設けた時間計測回路において、既知
の時間幅の被測定信号を入力したときの制御手段に出力
するアナログ／デジタル変換手段の出力値と、その既知
の時間幅の被測定信号を入力したときに得られるべき値
との差を検出し、その差をオフセット値として第１及び
第２のデジタル／アナログ変換手段に出力し、未知の時
間幅の被測定信号の測定のための補正を行うことを特徴
とする時間計測回路の校正方法
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、時間計測回路の校正方
法に関し、詳しくは時間／電圧変換回路の校正方法に関
するものである。
法に関し、詳しくは時間／電圧変換回路の校正方法に関
するものである。
【０００２】
【従来の技術】図８に示す被測定信号の時間幅Ｔx を測
定する場合、まずカウンタを用いてクロックパルスでカ
ウントした時間幅Ｎ・ｔ０ （ｔ０ はクロックパルス
の周期でＮはカウント数である）に信号の立ち上がり時
のずれ時間ｔa と信号の立ち下がり時のずれ時間ｔｂの
分の補正を行い時間幅Ｔxを求める。このクロックパル
スの周期よりも短い時間幅を測定する際はつぎに述べる
時間／電圧変換回路を用いる。この時間／電圧変換回路
（以下、Ｔ／Ｖ変換回路と呼ぶ）は、例えばデジタルの
被測定信号がＨレベルである期間中コンデンサーを充電
し、その充電された電圧値をアナログ／デジタル変換
（以下、Ａ／Ｄ変換と呼ぶ）などして測定することによ
り充電期間の時間幅を測定する方法である。この様にＴ
／Ｖ変換回路は高分解能の時間計測を行うが、内部が高
精度の積分回路等で構成されているから、変換利得（入
力時間と出力電圧の関係）オフセット電圧等が、周囲の
温度等によって変化してしまう。さらに前記図８に示す
被測定信号の時間幅Ｔx を測定する場合、時間幅ｔa の
入力信号ａと時間幅ｔｂ の入力信号ｂとのそれぞれを
測定するため２個のＴ／Ｖ変換回路（請求項４の構成）
が必要になる。このためこれらの回路で検出した時間幅
ｔa´と時間幅ｔb´の値は、各々の回路の各々の変換利
得（以下ゲインと呼ぶ）オフセット（以下オフセットと
呼ぶ）が違うから、ｔa´およびｔb´を校正した正しい
時間幅ｔa と時間幅ｔb でＮ・ｔ０ から加減算する。
定する場合、まずカウンタを用いてクロックパルスでカ
ウントした時間幅Ｎ・ｔ０ （ｔ０ はクロックパルス
の周期でＮはカウント数である）に信号の立ち上がり時
のずれ時間ｔa と信号の立ち下がり時のずれ時間ｔｂの
分の補正を行い時間幅Ｔxを求める。このクロックパル
スの周期よりも短い時間幅を測定する際はつぎに述べる
時間／電圧変換回路を用いる。この時間／電圧変換回路
（以下、Ｔ／Ｖ変換回路と呼ぶ）は、例えばデジタルの
被測定信号がＨレベルである期間中コンデンサーを充電
し、その充電された電圧値をアナログ／デジタル変換
（以下、Ａ／Ｄ変換と呼ぶ）などして測定することによ
り充電期間の時間幅を測定する方法である。この様にＴ
／Ｖ変換回路は高分解能の時間計測を行うが、内部が高
精度の積分回路等で構成されているから、変換利得（入
力時間と出力電圧の関係）オフセット電圧等が、周囲の
温度等によって変化してしまう。さらに前記図８に示す
被測定信号の時間幅Ｔx を測定する場合、時間幅ｔa の
入力信号ａと時間幅ｔｂ の入力信号ｂとのそれぞれを
測定するため２個のＴ／Ｖ変換回路（請求項４の構成）
が必要になる。このためこれらの回路で検出した時間幅
ｔa´と時間幅ｔb´の値は、各々の回路の各々の変換利
得（以下ゲインと呼ぶ）オフセット（以下オフセットと
呼ぶ）が違うから、ｔa´およびｔb´を校正した正しい
時間幅ｔa と時間幅ｔb でＮ・ｔ０ から加減算する。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うなＣＰＵ内部での演算処理による補正すなわち校正方
法は、非常に時間がかかる。更にこの校正を行っている
間は、時間測定が行えないので、測定効率が悪くなる。
本発明はこの様な問題点を解決するためになされたもの
であり、Ｔ／Ｖ変換回路を用いた時間計測回路におい
て、ハードウエアを改良することによりソフトウエアを
簡単化し、効率の良い校正を実現するための回路構成と
その校正方法を提供することを目的とする。
うなＣＰＵ内部での演算処理による補正すなわち校正方
法は、非常に時間がかかる。更にこの校正を行っている
間は、時間測定が行えないので、測定効率が悪くなる。
本発明はこの様な問題点を解決するためになされたもの
であり、Ｔ／Ｖ変換回路を用いた時間計測回路におい
て、ハードウエアを改良することによりソフトウエアを
簡単化し、効率の良い校正を実現するための回路構成と
その校正方法を提供することを目的とする。
【０００４】
【課題を解決するための手段】本発明は、制御手段と、
被測定信号を入力し増幅する入力手段と、前記入力手段
からの信号が入力され、信号の時間幅を電圧値に変換す
る時間／電圧変換手段と前記入力手段の増幅率を変化さ
せる入力ゲイン変更手段と、前記制御手段からのデジタ
ルデータをアナログ信号に変換し、入力ゲイン変更手段
に出力する第１のデジタル／アナログ変換手段と、前記
制御手段からのデジタルデータをアナログ信号に変換
し、第２のデジタル／アナログ変換手段を介した信号
と、前記時間／電圧変換手段からの信号とを加算する加
算手段と、加算手段から信号を入力したアナログ値をデ
ジタルデータに変換し、制御手段に出力するアナログ／
デジタル変換手段とを有する時間計測回路若しくは前記
構成内の第１あるいは第２のデジタル／アナログ変換手
段を削除した時間計測回路若しくは前記の時間計測回路
を組み合わせた時間計測回路において、既知の時間幅の
被測定信号を入力したときの制御手段に出力するアナロ
グ／デジタル変換手段の出力値と、その既知の時間幅の
被測定信号を入力したときに得られるべき値との差を検
出し、その差をオフセット値として第１及び第２のデジ
タル／アナログ変換手段に出力し、未知の時間幅の被測
定信号の測定のための補正を行うことを特徴とする時間
計測回路の校正方法である。
被測定信号を入力し増幅する入力手段と、前記入力手段
からの信号が入力され、信号の時間幅を電圧値に変換す
る時間／電圧変換手段と前記入力手段の増幅率を変化さ
せる入力ゲイン変更手段と、前記制御手段からのデジタ
ルデータをアナログ信号に変換し、入力ゲイン変更手段
に出力する第１のデジタル／アナログ変換手段と、前記
制御手段からのデジタルデータをアナログ信号に変換
し、第２のデジタル／アナログ変換手段を介した信号
と、前記時間／電圧変換手段からの信号とを加算する加
算手段と、加算手段から信号を入力したアナログ値をデ
ジタルデータに変換し、制御手段に出力するアナログ／
デジタル変換手段とを有する時間計測回路若しくは前記
構成内の第１あるいは第２のデジタル／アナログ変換手
段を削除した時間計測回路若しくは前記の時間計測回路
を組み合わせた時間計測回路において、既知の時間幅の
被測定信号を入力したときの制御手段に出力するアナロ
グ／デジタル変換手段の出力値と、その既知の時間幅の
被測定信号を入力したときに得られるべき値との差を検
出し、その差をオフセット値として第１及び第２のデジ
タル／アナログ変換手段に出力し、未知の時間幅の被測
定信号の測定のための補正を行うことを特徴とする時間
計測回路の校正方法である。
【０００５】
【作用】デジタル／アナログ変換手段を介してＣＰＵか
らの信号を時間計測回路内のハードウエアに直接加算す
ることで、ハードウエアにおいて時間計測回路の校正を
する。
らの信号を時間計測回路内のハードウエアに直接加算す
ることで、ハードウエアにおいて時間計測回路の校正を
する。
【０００６】
【実施例】図１は、本発明の請求項２の基本的な構成図
である。
である。
【０００７】１は被測定信号を入力し増幅する入力手
段、２は入力手段１からの信号が入力され、信号の時間
幅を電圧値に変換するＴ／Ｖ変換手段、３はＴ／Ｖ変換
手段からの信号が入力され、アナログの電圧値をデジタ
ルデータに変換し、制御手段４に出力するＡ／Ｄ変換手
段である。制御手段４では、既知の時間幅の被測定信号
を入力したときのＡ／Ｄ変換手段３の出力値と、その既
知の時間幅の被測定信号を入力したときに得られるべき
値との差を検出し、その差をオフセット値としてＤ／Ａ
変換手段６に出力する。５は入力ゲイン変更手段で、Ｄ
／Ａ変換手段６からの信号で入力手段１の増幅率を変化
させる。Ｄ／Ａ変換手段６は、制御手段４からのデジタ
ルデータをアナログ信号に変換し、入力ゲイン変換手段
５に出力する。この様な構成の時間計測回路における校
正方法とは、既知の時間幅の被測定信号を入力したとき
の制御手段４に出力するＡ／Ｄ変換手段３の出力値と、
その既知の時間幅の被測定信号を入力したときに得られ
るべき値との差を検出し、その差をオフセット値として
Ｄ／Ａ変換手段６に出力し、未知の時間幅の被測定信号
の測定のための補正を行うものである。
段、２は入力手段１からの信号が入力され、信号の時間
幅を電圧値に変換するＴ／Ｖ変換手段、３はＴ／Ｖ変換
手段からの信号が入力され、アナログの電圧値をデジタ
ルデータに変換し、制御手段４に出力するＡ／Ｄ変換手
段である。制御手段４では、既知の時間幅の被測定信号
を入力したときのＡ／Ｄ変換手段３の出力値と、その既
知の時間幅の被測定信号を入力したときに得られるべき
値との差を検出し、その差をオフセット値としてＤ／Ａ
変換手段６に出力する。５は入力ゲイン変更手段で、Ｄ
／Ａ変換手段６からの信号で入力手段１の増幅率を変化
させる。Ｄ／Ａ変換手段６は、制御手段４からのデジタ
ルデータをアナログ信号に変換し、入力ゲイン変換手段
５に出力する。この様な構成の時間計測回路における校
正方法とは、既知の時間幅の被測定信号を入力したとき
の制御手段４に出力するＡ／Ｄ変換手段３の出力値と、
その既知の時間幅の被測定信号を入力したときに得られ
るべき値との差を検出し、その差をオフセット値として
Ｄ／Ａ変換手段６に出力し、未知の時間幅の被測定信号
の測定のための補正を行うものである。
【０００８】図２は、本発明の請求項３の基本的な構成
図である。図において図１と同一のものは同一の符号を
つける。加算手段７は、入力手段１を介しＴ／Ｖ変換手
段２を経た信号と、Ｄ／Ａ変換手段６からの信号とを加
算しＡ／Ｄ変換手段（以下、ＡＤＣと呼ぶ）３に出力す
る。制御手段４では、既知の時間幅の被測定信号を入力
したときのＡ／Ｄ変換手段３の出力値と、その既知の時
間幅の被測定信号を入力したときに得られるべき値との
差を検出し、その差をオフセット値としてＤ／Ａ変換手
段（以下、ＤＡＣと呼ぶ）８に出力する。ＤＡＣ８は、
制御手段４からのデジタルデータをアナログ信号に変換
し、加算手段７に出力する。この様な構成の時間計測回
路における校正方法とは、既知の時間幅の被測定信号を
入力したときの制御手段４に出力するＡＤＣ３の出力値
と、その既知の時間幅の被測定信号を入力したときに得
られるべき値との差を検出し、その差をオフセット値と
してＤＡＣ８に出力し、未知の時間幅の被測定信号の測
定のための補正を行うものである。
図である。図において図１と同一のものは同一の符号を
つける。加算手段７は、入力手段１を介しＴ／Ｖ変換手
段２を経た信号と、Ｄ／Ａ変換手段６からの信号とを加
算しＡ／Ｄ変換手段（以下、ＡＤＣと呼ぶ）３に出力す
る。制御手段４では、既知の時間幅の被測定信号を入力
したときのＡ／Ｄ変換手段３の出力値と、その既知の時
間幅の被測定信号を入力したときに得られるべき値との
差を検出し、その差をオフセット値としてＤ／Ａ変換手
段（以下、ＤＡＣと呼ぶ）８に出力する。ＤＡＣ８は、
制御手段４からのデジタルデータをアナログ信号に変換
し、加算手段７に出力する。この様な構成の時間計測回
路における校正方法とは、既知の時間幅の被測定信号を
入力したときの制御手段４に出力するＡＤＣ３の出力値
と、その既知の時間幅の被測定信号を入力したときに得
られるべき値との差を検出し、その差をオフセット値と
してＤＡＣ８に出力し、未知の時間幅の被測定信号の測
定のための補正を行うものである。
【０００９】図３は、本発明の請求項４の基本的な構成
図である。入力手段１を介しＴ／Ｖ変換手段２を経た信
号と、ＤＡＣ６からの信号とを加算手段７で加算しＡＤ
Ｃ３に出力する。入力手段１の信号増幅率は入力ゲイン
変更手段５からの信号にて定まる。制御手段４からのデ
ジタルデータは、入力ゲイン変更手段５に信号を出力す
る第１のＤＡＣ６と、加算手段７に信号を出力する第２
のＤＡＣ８とに、デジタルデータを出力する。この様な
構成の時間計測回路における校正方法とは、既知の時間
幅の被測定信号を入力したときの制御手段４に出力する
ＡＤＣ３の出力値と、その既知の時間幅の被測定信号を
入力したときに得られるべき値との差を検出し、その差
を最適の条件となるように、第１のオフセット値はＤＡ
Ｃ６に出力し、第２のオフセット値はＤＡＣ８に出力す
ることで、未知の時間幅の被測定信号の測定のための補
正を行うものである。
図である。入力手段１を介しＴ／Ｖ変換手段２を経た信
号と、ＤＡＣ６からの信号とを加算手段７で加算しＡＤ
Ｃ３に出力する。入力手段１の信号増幅率は入力ゲイン
変更手段５からの信号にて定まる。制御手段４からのデ
ジタルデータは、入力ゲイン変更手段５に信号を出力す
る第１のＤＡＣ６と、加算手段７に信号を出力する第２
のＤＡＣ８とに、デジタルデータを出力する。この様な
構成の時間計測回路における校正方法とは、既知の時間
幅の被測定信号を入力したときの制御手段４に出力する
ＡＤＣ３の出力値と、その既知の時間幅の被測定信号を
入力したときに得られるべき値との差を検出し、その差
を最適の条件となるように、第１のオフセット値はＤＡ
Ｃ６に出力し、第２のオフセット値はＤＡＣ８に出力す
ることで、未知の時間幅の被測定信号の測定のための補
正を行うものである。
【００１０】図４は、本発明の具体的実施例を示す具体
的構成図である。図において、ａは図１の構成を具体的
に示したものであり、ｂは図３の構成を具体的に示した
ものである。時間計測回路ａと時間計測回路ｂは共通の
ＣＰＵ４（図１〜図３では制御手段と呼ぶ）から制御さ
れている。時間計測回路ａにおいて、１ａは入力手段
で、入力ゲイン変更換手段５ａでのコレクタ電流Ｉ2 で
増幅率が変化する。この入力手段１ａにおいて、端子Ｒ
a1，Ｒa2間にはリセット信号ａが入力され、端子Ｖa1，
Ｖa2間には入力信号ａが入力され、入力信号ａは差動増
幅の動作により、増幅されて、Ｔ／Ｖ変換手段２ａに出
力される。Ｔ／Ｖ変換手段２ａは、入力手段１ａからの
信号が入力され、入力信号ａがＨレベルの期間中、内部
のコンデンサに信号が充電することで時間幅を電圧値に
変換する。３ａはＴ／Ｖ変換手段からの信号が入力さ
れ、アナログの電圧値をデジタルデータに変換し、制御
手段４に出力するＡＤＣである。入力ゲイン変更手段５
ａは、ＤＡＣ（６ａ）からの信号で、コレクタ電流Ｉ2
の値が変化し、入力手段１ａの増幅率を変化させる。Ｄ
ＡＣ（６ａ）は、制御手段４からのデジタルデータをア
ナログ値に変換し、入力ゲイン変更手段５ａに出力す
る。時間計測回路ｂにおいて、入力手段１ｂを介しＴ／
Ｖ変換手段２ｂを経た信号と、ＤＡＣ（６ｂ）からの信
号とを加算手段７で加算しＡＤＣ（３ｂ）に出力する。
入力手段１ｂの信号増幅率は、前記と同様の方法で入力
ゲイン変更手段５ｂからの信号にて定まる。制御手段４
では、既知の時間幅の被測定信号を入力したときのＡＤ
Ｃ（３ａ）および３ｂの出力値と、その既知の時間幅の
被測定信号を入力したときに得られるべき値との差を検
出し、その差をオフセット値としてＤＡＣ（６ａ）及び
（６ｂ）及び（８）に出力する。９はタイマで、ＣＰＵ
４に割り込みをかける。
的構成図である。図において、ａは図１の構成を具体的
に示したものであり、ｂは図３の構成を具体的に示した
ものである。時間計測回路ａと時間計測回路ｂは共通の
ＣＰＵ４（図１〜図３では制御手段と呼ぶ）から制御さ
れている。時間計測回路ａにおいて、１ａは入力手段
で、入力ゲイン変更換手段５ａでのコレクタ電流Ｉ2 で
増幅率が変化する。この入力手段１ａにおいて、端子Ｒ
a1，Ｒa2間にはリセット信号ａが入力され、端子Ｖa1，
Ｖa2間には入力信号ａが入力され、入力信号ａは差動増
幅の動作により、増幅されて、Ｔ／Ｖ変換手段２ａに出
力される。Ｔ／Ｖ変換手段２ａは、入力手段１ａからの
信号が入力され、入力信号ａがＨレベルの期間中、内部
のコンデンサに信号が充電することで時間幅を電圧値に
変換する。３ａはＴ／Ｖ変換手段からの信号が入力さ
れ、アナログの電圧値をデジタルデータに変換し、制御
手段４に出力するＡＤＣである。入力ゲイン変更手段５
ａは、ＤＡＣ（６ａ）からの信号で、コレクタ電流Ｉ2
の値が変化し、入力手段１ａの増幅率を変化させる。Ｄ
ＡＣ（６ａ）は、制御手段４からのデジタルデータをア
ナログ値に変換し、入力ゲイン変更手段５ａに出力す
る。時間計測回路ｂにおいて、入力手段１ｂを介しＴ／
Ｖ変換手段２ｂを経た信号と、ＤＡＣ（６ｂ）からの信
号とを加算手段７で加算しＡＤＣ（３ｂ）に出力する。
入力手段１ｂの信号増幅率は、前記と同様の方法で入力
ゲイン変更手段５ｂからの信号にて定まる。制御手段４
では、既知の時間幅の被測定信号を入力したときのＡＤ
Ｃ（３ａ）および３ｂの出力値と、その既知の時間幅の
被測定信号を入力したときに得られるべき値との差を検
出し、その差をオフセット値としてＤＡＣ（６ａ）及び
（６ｂ）及び（８）に出力する。９はタイマで、ＣＰＵ
４に割り込みをかける。
【００１１】この実施例は、請求項２と請求項４の時間
計測回路を組み合わせたもので、２個の被測定信号を各
々同一のゲインおよびオフセットをもつように校正され
た時間計測回路で測定する用途に用いられるものであ
る。以下、図面を用いて校正方法を説明する。先ず、こ
の様な実施例を用いる時間測定の例を図５に示す。図に
示すような被測定信号の時間測定をクロックパルスを用
いて行うと、その結果はｔ0 として示される。この為、
被測定信号がＨレベル開始時にはｔa 、Ｈレベル終了時
にはｔb のずれがある。このようなずれは、入力信号ａ
や入力信号ｂを生成し、図４に示す時間測定回路に入力
してｔaおよびｔb の時間幅を測定すればよい。このよ
うに、同一の測定対象の時間測定の場合図４のａとｂの
回路の特性が全く同一でなくてはならず、これは温度に
よるオフセットおよびゲインの補正係数にまで及ぶ。
計測回路を組み合わせたもので、２個の被測定信号を各
々同一のゲインおよびオフセットをもつように校正され
た時間計測回路で測定する用途に用いられるものであ
る。以下、図面を用いて校正方法を説明する。先ず、こ
の様な実施例を用いる時間測定の例を図５に示す。図に
示すような被測定信号の時間測定をクロックパルスを用
いて行うと、その結果はｔ0 として示される。この為、
被測定信号がＨレベル開始時にはｔa 、Ｈレベル終了時
にはｔb のずれがある。このようなずれは、入力信号ａ
や入力信号ｂを生成し、図４に示す時間測定回路に入力
してｔaおよびｔb の時間幅を測定すればよい。このよ
うに、同一の測定対象の時間測定の場合図４のａとｂの
回路の特性が全く同一でなくてはならず、これは温度に
よるオフセットおよびゲインの補正係数にまで及ぶ。
【００１２】図４の校正におけるの動作のフローチャー
トを図５に示す。タイマ９から割り込み信号発生し、
時間計測回路の校正が開始する。まず時間計測回路ａ
の入力手段１ａでのゲインを、入力手段１ａ内の流れる
電流値を変えることにより校正し、次に時間計測回路
ｂの入力手段１ｂでのゲインを、入力手段１ｂ内の流れ
る電流値を変えることにより校正する。最後に、時間
計測回路ａと時間計測回路ｂのオフセットを同じにする
ために、時間計測回路ｂのＡＤＣ（３ａ）の入力にオフ
セット電圧を加算する。およびのゲインの校正方法
を以下に述べる。１０ｎの時間幅をもつ入力信号をＶ1
とし、２０ｎの時間幅をもつ入力信号をＶ2 とする。校
正済みの時間計測回路での１０ｎの時間幅をもつ入力信
号をＶ1 のＡ／Ｄ変換器出力をＤout とし、これはあら
かじめＣＰＵに記憶されているものとする。
トを図５に示す。タイマ９から割り込み信号発生し、
時間計測回路の校正が開始する。まず時間計測回路ａ
の入力手段１ａでのゲインを、入力手段１ａ内の流れる
電流値を変えることにより校正し、次に時間計測回路
ｂの入力手段１ｂでのゲインを、入力手段１ｂ内の流れ
る電流値を変えることにより校正する。最後に、時間
計測回路ａと時間計測回路ｂのオフセットを同じにする
ために、時間計測回路ｂのＡＤＣ（３ａ）の入力にオフ
セット電圧を加算する。およびのゲインの校正方法
を以下に述べる。１０ｎの時間幅をもつ入力信号をＶ1
とし、２０ｎの時間幅をもつ入力信号をＶ2 とする。校
正済みの時間計測回路での１０ｎの時間幅をもつ入力信
号をＶ1 のＡ／Ｄ変換器出力をＤout とし、これはあら
かじめＣＰＵに記憶されているものとする。
【００１３】図６にＤＡＣ６ａの校正方法の具体的なフ
ローを示す。ＤＡＣ６ａ，６ｂ，８の初期値を設定し、
前記入力信号Ｖ1 を端子Ｖa1，Ｖa2を介し、ＡＤＣ（３
ａ）入力したときの、ＡＤＣ（３ａ）の出力Ｖda1 を測
定する。次に入力信号Ｖ2 を端子Ｖa1，Ｖa2を介し、Ａ
ＤＣ（３ａ）入力したときの、ＡＤＣ（３ａ）の出力Ｖ
da2 を測定する。さらに Ｆ（Ｖda2 ，Ｖda1 ）＝Ｖda2 −Ｖda1 −Ｄout … を計算する。Ｆ（Ｖda2 ，Ｖda1 ）＝０であれば、１０
ｎの時間幅をもつ入力信号をＶ1 のＡＤＣ（３ａ）の出
力Ｖda1 はＤout と等しくまた出力Ｖda2 はＶda1 の丁
度２倍になっていることからゲインが校正されたことに
なる。Ｆ（Ｖda2，Ｖda1 ）が０に等しくない場合、Ｃ
ＰＵからの制御でＤＡＣ６ａの出力を変化させ、入力ゲ
イン変更手段５ａ内のバイアス用トランジスタのコレク
タ電流の電流量を変化させゲインを調節する。Ｖda2 −
Ｖda1 ＞Ｄout であればＤＡＣ６ａの出力を増加させる
ように調節し、Ｖda2 −Ｖda1 ＜Ｄout であればＤＡＣ
６ａの出力を現象させるように調節し、最終的にＦ（Ｖ
da2 ，Ｖda1 ）＝０になるように制御し、このときのＤ
ＡＣ６ａの出力を校正値とする。ＤＡＣ６ｂの出力も同
様に定める。
ローを示す。ＤＡＣ６ａ，６ｂ，８の初期値を設定し、
前記入力信号Ｖ1 を端子Ｖa1，Ｖa2を介し、ＡＤＣ（３
ａ）入力したときの、ＡＤＣ（３ａ）の出力Ｖda1 を測
定する。次に入力信号Ｖ2 を端子Ｖa1，Ｖa2を介し、Ａ
ＤＣ（３ａ）入力したときの、ＡＤＣ（３ａ）の出力Ｖ
da2 を測定する。さらに Ｆ（Ｖda2 ，Ｖda1 ）＝Ｖda2 −Ｖda1 −Ｄout … を計算する。Ｆ（Ｖda2 ，Ｖda1 ）＝０であれば、１０
ｎの時間幅をもつ入力信号をＶ1 のＡＤＣ（３ａ）の出
力Ｖda1 はＤout と等しくまた出力Ｖda2 はＶda1 の丁
度２倍になっていることからゲインが校正されたことに
なる。Ｆ（Ｖda2，Ｖda1 ）が０に等しくない場合、Ｃ
ＰＵからの制御でＤＡＣ６ａの出力を変化させ、入力ゲ
イン変更手段５ａ内のバイアス用トランジスタのコレク
タ電流の電流量を変化させゲインを調節する。Ｖda2 −
Ｖda1 ＞Ｄout であればＤＡＣ６ａの出力を増加させる
ように調節し、Ｖda2 −Ｖda1 ＜Ｄout であればＤＡＣ
６ａの出力を現象させるように調節し、最終的にＦ（Ｖ
da2 ，Ｖda1 ）＝０になるように制御し、このときのＤ
ＡＣ６ａの出力を校正値とする。ＤＡＣ６ｂの出力も同
様に定める。
【００１４】図７にＤＡＣ８の校正方法の具体的なフロ
ーを示す。入力信号Ｖ1 を端子Ｖa1，Ｖa2を介し、ＡＤ
Ｃ（３ａ）に入力したときの、ＡＤＣ（３ａ）の出力を
Ｖda1 、同じ入力信号Ｖ1 を端子Ｖb1，Ｖb2を介し、Ａ
ＤＣ（３ｂ）に入力したときの、ＡＤＣ（３ｂ）の出力
をＶdb1 とする。この両者の値を比較しＶda1 ＝Ｖdb1
であればＤＡＣ８は校正済みである。Ｖda1 ＞Ｖdb1 で
あれば、時間測定回路ｂの出力値が時間測定回路ａの出
力値よりも小さいことになるから、ＤＡＣ８の出力を増
加させる。Ｖda1 ＜Ｖdb1 であれば、ＤＡＣ８の出力を
減少させる。この様な制御を行うことでＶda1 ＝Ｖdb1
となるＤＡＣ８の出力値を求める。この求められたＤＡ
Ｃ８の出力値がＤＡＣ８の校正値である。このように校
正された２個の回路はゲインとオフセットが同一にな
る。
ーを示す。入力信号Ｖ1 を端子Ｖa1，Ｖa2を介し、ＡＤ
Ｃ（３ａ）に入力したときの、ＡＤＣ（３ａ）の出力を
Ｖda1 、同じ入力信号Ｖ1 を端子Ｖb1，Ｖb2を介し、Ａ
ＤＣ（３ｂ）に入力したときの、ＡＤＣ（３ｂ）の出力
をＶdb1 とする。この両者の値を比較しＶda1 ＝Ｖdb1
であればＤＡＣ８は校正済みである。Ｖda1 ＞Ｖdb1 で
あれば、時間測定回路ｂの出力値が時間測定回路ａの出
力値よりも小さいことになるから、ＤＡＣ８の出力を増
加させる。Ｖda1 ＜Ｖdb1 であれば、ＤＡＣ８の出力を
減少させる。この様な制御を行うことでＶda1 ＝Ｖdb1
となるＤＡＣ８の出力値を求める。この求められたＤＡ
Ｃ８の出力値がＤＡＣ８の校正値である。このように校
正された２個の回路はゲインとオフセットが同一にな
る。
【００１５】
【発明の効果】本発明によれば、デジタル／アナログ変
換手段を介してＣＰＵからの信号を時間計測回路内のハ
ードウエアに直接加算することで、ハードウエアにおい
て時間計測回路の校正方法を実現できる。
換手段を介してＣＰＵからの信号を時間計測回路内のハ
ードウエアに直接加算することで、ハードウエアにおい
て時間計測回路の校正方法を実現できる。
【図１】本発明の請求項１の構成図である。
【図２】本発明の請求項２の構成図である。
【図３】本発明の請求項３の構成図である。
【図４】本発明の具体的実施例を示す具体的構成図であ
る。
る。
【図５】本発明の図４の動作を示すフローチャートであ
る。
る。
【図６】図５の動作を具体的に示したフローチャートで
ある。
ある。
【図７】図５の動作を具体的に示したフローチャートで
ある。
ある。
【図８】本発明での被測定信号の説明図である。
１，１ａ，１ｂ…入力手段、
２，２ａ，２ｂ…Ｔ／Ｖ変換手段、
３，３ａ，３ｂ…Ａ／Ｄ変換手段、
４…制御手段（ＣＰＵ）、
５，５ａ，５ｂ…入力ゲイン変更手段、
６，６ａ，６ｂ，８…Ｄ／Ａ変換手段、
７…加算手段。
フロントページの続き
(72)発明者 高橋 朋子
東京都武蔵野市中町２丁目９番32号 横河
電機株式会社内
Claims (5)
- 【請求項１】制御手段と、入力信号を増幅する入力手段
を介した、被測定信号を入力し、信号の時間幅を電圧値
に変換する時間／電圧変換手段と前記時間／電圧変換手
段からの信号が入力され、アナログの電圧値をデジタル
データに変換し、制御手段に出力するアナログ／デジタ
ル変換手段を有する時間計測回路にあって、アナログ／
デジタル変換手段の出力値をもとに前記時間計測回路に
フィードバックする値を制御手段内で定め、前記時間計
測回路内に出力するための校正手段を設けたことを特徴
とする時間計測回路の校正装置。 - 【請求項２】請求項１記載の校正手段は、前記入力手段
の増幅率を変化させる入力ゲイン変更手段と、前記制御
手段からのデジタルデータをアナログ信号に変換し、入
力ゲイン変換手段に出力するデジタル／アナログ変換手
段から構成される時間計測回路の校正装置。 - 【請求項３】請求項１記載の校正手段は、前記制御手段
からのデジタルデータをアナログ信号に変換するデジタ
ル／アナログ変換手段と、前記デジタル／アナログ変換
手段からの信号と、前記時間／電圧変換手段からの信号
を加算しアナログ／デジタル変換手段に出力する加算手
段から構成される時間計測回路の校正装置。 - 【請求項４】請求項１記載の校正手段は、前記入力手段
の増幅率を変化させる入力ゲイン変更手段と、前記制御
手段からのデジタルデータをアナログ信号に変換し、入
力ゲイン変更手段に出力する第１のデジタル／アナログ
変換手段と、前記制御手段からのデジタルデータをアナ
ログ信号に変換し、第２のデジタル／アナログ変換手段
と、前記第２のデジタル／アナログ変換手段からの信号
と、前記時間／電圧変換手段からの信号とを加算しアナ
ログ／デジタル変換手段に出力する加算手段から構成さ
れる時間計測回路の校正装置。 - 【請求項５】制御手段と、入力信号を増幅する入力手段
を介した、被測定信号を入力し、信号の時間幅を電圧値
に変換する時間／電圧変換手段と前記時間／電圧変換手
段からの信号が入力され、アナログの電圧値をデジタル
データに変換し、制御手段に出力するアナログ／デジタ
ル変換手段を有する時間計測回路にあって、アナログ／
デジタル変換手段の出力値をもとに前記時間計測回路に
フィードバックする値を制御手段内で定め、前記時間計
測回路内に出力するための校正手段を設けた時間計測回
路の校正装置において、複数の既知の時間幅の被測定信
号を入力したときの制御手段に出力するアナログ／デジ
タル変換手段の各々出力値（Ｖd ）と、その既知の時間
幅の被測定信号を入力したときに得られるべき値（Ｄou
t ）との差を検出し、（Ｖd ）と（Ｄout ）の値が等し
くなるように、制御手段からデジタル／アナログ変換手
段に出力するデータを制御することで校正を行うことを
特徴とする時間計測回路の校正方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15197991A JPH052085A (ja) | 1991-06-24 | 1991-06-24 | 時間計測回路の校正装置および方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15197991A JPH052085A (ja) | 1991-06-24 | 1991-06-24 | 時間計測回路の校正装置および方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH052085A true JPH052085A (ja) | 1993-01-08 |
Family
ID=15530410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15197991A Withdrawn JPH052085A (ja) | 1991-06-24 | 1991-06-24 | 時間計測回路の校正装置および方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH052085A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006025134A1 (ja) * | 2004-08-30 | 2006-03-09 | Matsushita Electric Industrial Co., Ltd. | ジッタ測定機能付き半導体集積回路 |
-
1991
- 1991-06-24 JP JP15197991A patent/JPH052085A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006025134A1 (ja) * | 2004-08-30 | 2006-03-09 | Matsushita Electric Industrial Co., Ltd. | ジッタ測定機能付き半導体集積回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980903 |