JPH05206840A - Semiconductor integrated circuit - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体集積回路に関
し、特にＭＯＳトランジスタを用いた論理回路を使用し
ている半導体集積回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit, and more particularly to a semiconductor integrated circuit using a logic circuit using MOS transistors.
【０００２】[0002]
【従来の技術】従来のこの種の半導体集積回路の一例と
して、４入力のＮＯＲ回路を例にとって説明する。この
４入力ＮＯＲ回路では、図３に示される様に、４個のＰ
ＭＯＳトランジスタＰ1 〜Ｐ4 が縦積みに接続されてい
る。この縦積み回路のソース側の端は高位電源端子（電
位ＶDD）１に接続されている。又、ドレイン側の端は、
４個のＮＭＯＳトランジスタＮ1 〜Ｎ4 を並列に接続し
た回路のドレイン節点Ｂに接続されており、ここがこの
４入力ＮＯＲ回路の出力端子２である。並列に接続され
ている４個のＮＭＯＳトランジスタのソース側は、グラ
ンド端子（電位０Ｖ）３に接続されている。４個のＰＭ
ＯＳトランジスタＰ1 〜Ｐ4 のゲートおよび４個のＮＭ
ＯＳトランジスタＮ1 〜Ｎ4 のゲートには入力信号Ｗ，
Ｘ，ＹおよびＺが入力されている。2. Description of the Related Art A 4-input NOR circuit will be described as an example of a conventional semiconductor integrated circuit of this type. In this 4-input NOR circuit, as shown in FIG.
The MOS transistors P 1 to P 4 are connected in a vertical stack. The source side end of this vertically stacked circuit is connected to the high potential power supply terminal (potential V DD ). Also, the end on the drain side is
It is connected to a drain node B of a circuit in which four NMOS transistors N 1 to N 4 are connected in parallel, and this is the output terminal 2 of this 4-input NOR circuit. The sources of the four NMOS transistors connected in parallel are connected to the ground terminal (potential 0 V) 3. 4 PM
Gates of OS transistors P 1 to P 4 and four NMs
The gates of the OS transistors N 1 to N 4 have an input signal W,
X, Y and Z have been entered.
【０００３】以下にこのＮＯＲ回路の動作について説明
する。この回路は、ＰＭＯＳトランジスタＰ1 〜Ｐ4 が
縦積みに接続されているので、入力信号Ｗ，Ｘ，Ｙおよ
びＺの全部がロウになってＰＭＯＳトランジスタＰ1 〜
Ｐ4 がオン状態になり、ＮＭＯＳトランジスタＮ1 〜Ｎ
4 がオフ状態にならないと、入力信号ＯＵＴはハイにな
らない。一方、入力信号Ｗ，Ｘ，ＹおよびＺのどれか１
つでもハイであれば、そのハイの信号が入力されるＰＭ
ＯＳトランジスタはオフ状態となりＮＭＯＳトランジス
タはオン状態となる。ＮＭＯＳトランジスタＮ1 〜Ｎ4
は並列に接続されているのでこのＮＯＲ回路出力信号Ｏ
ＵＴはロウになる。このＮＯＲ回路ではＰＭＯＳトラン
ジスタのホールの移動度がＮＭＯＳトランジスタの電子
の移動度より遅いことから、通常、ＰＭＯＳトランジス
タとＮＭＯＳトランジスタのチャネル幅の比を３：１程
度にとっている。また、次段回路を駆動させるのに例え
ば１０ｍＡの電流能力が必要である場合、オン状態のＰ
ＭＯＳトランジスタＰ1 〜Ｐ4 は、それぞれに１０ｍＡ
の電流が流れる様にチャネル幅を大きく設計されてい
る。The operation of the NOR circuit will be described below. This circuit, the PMOS transistors P 1 to P 4 is connected to a vertically stacked, the input signal W, X, PMOS transistors P 1 ~ all of Y and Z are taken row
P 4 is turned on and the NMOS transistors N 1 to N
The input signal OUT does not become high unless 4 is turned off. On the other hand, one of the input signals W, X, Y, and Z
If at least one is high, the PM to which the high signal is input
The OS transistor is turned off and the NMOS transistor is turned on. NMOS transistors N 1 to N 4
Are connected in parallel, this NOR circuit output signal O
UT goes low. In this NOR circuit, the mobility of holes of the PMOS transistor is slower than the mobility of electrons of the NMOS transistor, so that the channel width ratio of the PMOS transistor and the NMOS transistor is usually set to about 3: 1. If a current capacity of, for example, 10 mA is required to drive the next-stage circuit, P in the ON state
Each of the MOS transistors P 1 to P 4 is 10 mA.
The channel width is designed to be large so that the current flows.
【０００４】[0004]
【発明が解決しようとする課題】上述した従来の半導体
集積回路では、２個以上のトランジスタを縦積みに接続
して使用している。従って、この回路の次段に接続され
る回路を駆動させる出力電流能力を得るために、縦積み
のトランジスタのチャネル幅を大きくする必要があるの
でチップサイズが大きくなってしまう。又、４入力以上
になると、次段回路に対する駆動能力が低下するという
問題点があった。In the above-mentioned conventional semiconductor integrated circuit, two or more transistors are vertically connected and used. Therefore, in order to obtain the output current capability for driving the circuit connected to the next stage of this circuit, it is necessary to increase the channel width of the vertically stacked transistors, resulting in a large chip size. Further, when the number of inputs is four or more, there is a problem that the driving ability for the next stage circuit is lowered.
【０００５】[0005]
【課題を解決するための手段】本発明の半導体集積回路
は、縦積みにされたＭＯＳ電界効果トランジスタにより
出力点を駆動する型の論理回路を含む半導体集積回路に
おいて、 前記論理回路は、前記ＭＯＳ電界効果トランジスタが縦
積みにされた回路に並列に、前記縦積みにされたＭＯＳ
電界効果トランジスタと同一導電型の出力点駆動用ＭＯ
Ｓ電界効果トランジスタが設けられ、この出力点駆動用
ＭＯＳ電界効果トランジスタのゲートに、出力信号の反
転信号が入力されるように接続されてなることを特徴と
している。The semiconductor integrated circuit of the present invention is a semiconductor integrated circuit including a logic circuit of a type in which an output point is driven by vertically stacked MOS field effect transistors, wherein the logic circuit is the MOS A circuit in which field-effect transistors are vertically stacked in parallel, the vertically stacked MOS
Output point drive MO of the same conductivity type as the field effect transistor
It is characterized in that an S field effect transistor is provided and is connected to the gate of the output point driving MOS field effect transistor so that an inverted signal of the output signal is inputted.
【０００６】[0006]
【作用】この縦積みのＭＯＳトランジスタと同じ導電型
のＭＯＳトランジスタは、縦積みのトランジスタが全部
オンした時に同時にオンし、次段の回路を駆動させる。
従って縦積みのＭＯＳトランジスタは、次段の回路を駆
動するための大きな電流能力を必要とせず、論理動作を
行うだけの電流能力を持っていればよいのでチャネル幅
が小さくてよい。The MOS transistors of the same conductivity type as the vertically stacked MOS transistors are turned on at the same time when all the vertically stacked transistors are turned on to drive the circuit of the next stage.
Therefore, the vertically stacked MOS transistors do not need a large current capacity for driving the circuit of the next stage, and need only have a current capacity for performing a logical operation, so that the channel width may be small.
【０００７】[0007]
【実施例】次に本発明について図面を参照して説明す
る。図１は、本発明による半導体集積回路の第１の実施
例の回路図である。図３には２個以上のトランジスタが
縦積みに接続されている半導体集積回路の一例として、
４入力のＮＯＲ回路が示されている。The present invention will be described below with reference to the drawings. FIG. 1 is a circuit diagram of a first embodiment of a semiconductor integrated circuit according to the present invention. FIG. 3 shows an example of a semiconductor integrated circuit in which two or more transistors are vertically connected.
A 4-input NOR circuit is shown.
【０００８】図１を参照すると、本実施例が、図３に示
される従来の半導体集積回路と異なっているのは、高位
電源端子１と出力端子２との間にＰＭＯＳトランジスタ
Ｐ0 が接続されており、このＰＭＯＳトランジスタＰ0
のゲートに、出力信号ＯＵＴがインバータ４を介して反
転されて入力されている点である。Referring to FIG. 1, this embodiment is different from the conventional semiconductor integrated circuit shown in FIG. 3 in that a PMOS transistor P 0 is connected between a high potential power supply terminal 1 and an output terminal 2. This PMOS transistor P 0
The output signal OUT is inverted and input to the gate of the inverter via the inverter 4.
【０００９】以下に本実施例の動作について説明する。
図１において、ＰＭＯＳトランジスタＰ1 〜Ｐ4 は縦積
みに接続されているので、入力信号Ｗ，Ｘ，ＹおよびＺ
の全部がロウになるとＰＭＯＳトランジスタＰ1 〜Ｐ4
がオンし、節点Ｂがハイとなる。また、インバータ４を
介してロウの信号がＰＭＯＳトランジスタＰ0 のゲート
に入力されるので、ＰＭＯＳトランジスタＰ0 がオンし
出力信号ＯＵＴはハイになる。一方、入力信号Ｗ，Ｘ，
ＹおよびＺのどれか１つでもハイであれば、そのハイの
信号が入力されるＰＭＯＳトランジスタはオフしＮＭＯ
Ｓトランジスタがオンするので、節点Ｂはロウとなる。
一方、インバータ４を介してハイの信号がＰＭＯＳトラ
ンジスタに入力されるが、ＰＭＯＳトランジスタＰ0 が
オフしたままなので、出力信号ＯＵＴはロウとなる。The operation of this embodiment will be described below.
In FIG. 1, since the PMOS transistors P 1 to P 4 are connected in a vertical stack, the input signals W, X, Y and Z are input.
Are all low, the PMOS transistors P 1 to P 4
Turns on and node B goes high. Further, since the low signal is input to the gate of the PMOS transistor P 0 via the inverter 4, the PMOS transistor P 0 is turned on and the output signal OUT becomes high. On the other hand, input signals W, X,
If any one of Y and Z is high, the PMOS transistor to which the high signal is input is turned off and NMO is turned on.
Since the S transistor is turned on, the node B becomes low.
On the other hand, although a high signal is input to the PMOS transistor via the inverter 4, the output signal OUT becomes low because the PMOS transistor P 0 remains off.
【００１０】ここで、ＰＭＯＳトランジスタＰ1 〜Ｐ4
が全部オンした時にＰＭＯＳトランジスタＰ0 もオンす
るので、次段の回路を駆動させるのに例えば１０ｍＡの
能力が必要である場合でも、ＰＭＯＳトランジスタＰ0
に１０ｍＡの能力があれば、ＰＭＯＳトランジスタＰ1
〜Ｐ4 に流れる電流は小さくても構わない。つまり従来
とは異なって、駆動能力を考慮してＰＭＯＳトランジス
タＰ1 〜Ｐ4 にＮＭＯＳトランジスタの約３倍のチャネ
ル幅を与える必要はなく、正しく論理動作する程度にチ
ャネル幅を小さくすることが出来る。Here, the PMOS transistors P 1 to P 4
Since but turned on PMOS transistor P 0 even when turned all, even if it is necessary for example 10mA ability to drive the next stage circuit, PMOS transistor P 0
If the capacity is 10mA, the PMOS transistor P1
The current flowing through P4 may be small. In other words, unlike the prior art, it is not necessary to give the PMOS transistors P 1 to P 4 a channel width that is about three times that of the NMOS transistor in consideration of the driving capability, and the channel width can be reduced to the extent that correct logical operation is performed. ..
【００１１】次に、本発明の第２の実施例について説明
する。図２は、本発明の第２の実施例による半導体集積
回路の回路図であって、本発明が４入力のＮＡＮＤ回路
に適用された例を示す。図２を参照すると、本実施例で
は、高位電源端子１とグランド端子３との間に４個のＰ
ＭＯＳトランジスタＰ5 〜からＰ8 が並列に接続されて
いる。そして、これらのＰＭＯＳトランジスタのソース
側が高位電源端子１に接続され、ドレイン側が出力端子
２に接続されている。又、出力端子２とグランド端子３
との間に４個のＮＭＯＳトランジスタＮ5 〜Ｎ8 が直列
に接続されている。更に、出力端子２とグランド端子３
との間にＮＭＯＳトランジスタＮ0 が接続され、そのゲ
ートには出力信号ＯＵＴがインバータ４によって反転さ
れて入力されている。４つのＰＭＯＳトランジスタＰ5
〜Ｐ8 のゲートおよび４つのＮＭＯＳトランジスタＮ5
〜Ｎ8 のゲートには、入力信号Ｗ，Ｘ，ＹおよびＺが入
力されている。Next, a second embodiment of the present invention will be described. FIG. 2 is a circuit diagram of a semiconductor integrated circuit according to a second embodiment of the present invention, showing an example in which the present invention is applied to a 4-input NAND circuit. Referring to FIG. 2, in this embodiment, four Ps are provided between the high-potential power supply terminal 1 and the ground terminal 3.
The MOS transistors P 5 to P 8 are connected in parallel. The source side of these PMOS transistors is connected to the high potential power supply terminal 1, and the drain side is connected to the output terminal 2. Also, output terminal 2 and ground terminal 3
, And four NMOS transistors N 5 to N 8 are connected in series. Furthermore, the output terminal 2 and the ground terminal 3
, And an NMOS transistor N 0 is connected between the two, and the output signal OUT is inverted by the inverter 4 and input to its gate. Four PMOS transistors P 5
~ P 8 gate and 4 NMOS transistors N 5
The gates of the to N 8, the input signals W, X, Y and Z are input.
【００１２】図２において、入力信号Ｗ，Ｘ，Ｙおよび
Ｚの全部がハイになり縦積みのＮＭＯＳトランジスタＮ
5 〜Ｎ8 が全部オンすると、インバータ４の出力がハイ
となりＮＭＯＳトランジスタＮ0 がオンし出力信号ＯＵ
Ｔがロウとなる。それ以外の入力信号の組合わせの場合
は、出力信号ＯＵＴはハイになる。本実施例による４入
力のＮＡＮＤ回路も第１の実施例と同様に、ＮＭＯＳト
ランジスタＮ5 〜Ｎ8 が全てオンした時にＮＭＯＳトラ
ンジスタＮ0 もオンするので、ＮＭＯＳトランジスタＮ
0 に次段の回路を駆動させる能力があれば、縦積みのＮ
ＭＯＳトランジスタＮ5 〜Ｎ8 は論理動作するだけの小
さいチャネル幅ですむ。In FIG. 2, all of the input signals W, X, Y and Z become high and the vertically stacked NMOS transistors N are formed.
When 5 to N 8 are all turned on, the output of the inverter 4 becomes high, the NMOS transistor N 0 is turned on, and the output signal OU
T goes low. For other combinations of input signals, the output signal OUT goes high. Similarly to the first embodiment, the 4-input NAND circuit according to the present embodiment also turns on the NMOS transistor N 0 when all the NMOS transistors N 5 to N 8 are turned on.
If 0 has the ability to drive the circuit of the next stage, N of vertically stacked
MOS transistor N 5 to N 8 requires only a small channel width of only logical operations.
【００１３】[0013]
【発明の効果】以上説明したように、本発明の半導体集
積回路では、縦積みにされて論理動作を行うＭＯＳトラ
ンジスタの直列回路に並列にこれらのＭＯＳトランジス
タと同導電型のＭＯＳトランジスタを設け、このＭＯＳ
トランジスタのゲートに、反転出力信号を入力してい
る。そしてこのＭＯＳトランジスタに次段を回路を駆動
するための大きな電流能力をもたせている。これにより
本発明によれば、論理回路の縦積みのＭＯＳトランジス
タのチャネル幅を小さくできるので、チップサイズを小
さくすることが出来る。As described above, in the semiconductor integrated circuit of the present invention, MOS transistors of the same conductivity type as these MOS transistors are provided in parallel with a series circuit of MOS transistors which are vertically stacked and perform a logical operation. This MOS
The inverted output signal is input to the gate of the transistor. The MOS transistor is provided with a large current capacity for driving the circuit in the next stage. As a result, according to the present invention, the channel width of the vertically stacked MOS transistors of the logic circuit can be reduced, and the chip size can be reduced.
【図１】本発明の第１の実施例による半導体集積回路の
回路図である。FIG. 1 is a circuit diagram of a semiconductor integrated circuit according to a first embodiment of the present invention.
【図２】本発明の第２の実施例による半導体集積回路の
回路図である。FIG. 2 is a circuit diagram of a semiconductor integrated circuit according to a second embodiment of the present invention.
【図３】従来の技術による半導体集積回路の回路図であ
る。FIG. 3 is a circuit diagram of a semiconductor integrated circuit according to a conventional technique.
１ 高位電源端子 ２ 出力端子 ３ グランド端子 ４ インバータ 1 High-level power supply terminal 2 Output terminal 3 Ground terminal 4 Inverter
Claims (2)
スタにより出力点を駆動する型の論理回路を含む半導体
集積回路において、 前記論理回路は、前記ＭＯＳ電界効果トランジスタが縦
積みにされた回路に並列に、前記縦積みにされたＭＯＳ
電界効果トランジスタと同一導電型の出力点駆動用ＭＯ
Ｓ電界効果トランジスタが設けられ、この出力点駆動用
ＭＯＳ電界効果トランジスタのゲートに、出力信号の反
転信号が入力されるように接続されてなることを特徴と
する半導体集積回路。1. A semiconductor integrated circuit including a logic circuit of a type in which output points are driven by vertically stacked MOS field effect transistors, wherein the logic circuit is parallel to a circuit in which the MOS field effect transistors are vertically stacked. The vertically stacked MOS
Output point drive MO of the same conductivity type as the field effect transistor
A semiconductor integrated circuit characterized in that an S field effect transistor is provided, and the output point driving MOS field effect transistor is connected so that an inverted signal of the output signal is inputted to the gate thereof.
に接続されたＰＭＯＳ電界効果トランジスタと、入力端
が前記ＮＯＲ信号出力点に接続され出力端が前記ＰＭＯ
Ｓ電界効果トランジスタのゲート電極に接続されたイン
バータ回路とを有するＣＭＯＳ構成のＮＯＲ回路およ
び、 低位電源端子とＮＡＮＤ信号出力点との間に接続された
ＮＭＯＳ電界効果トランジスタと、入力端が前記ＮＡＮ
Ｄ信号出力点に接続され出力端が前記ＮＭＯＳ電界効果
トランジスタのゲート電極に接続されたインバータ回路
とを有するＣＭＯＳ構成のＮＡＮＤ回路の少なくとも一
方を含む半導体集積回路。2. A PMOS field effect transistor connected between a high potential power supply terminal and a NOR signal output point, and an input end connected to the NOR signal output point and an output end connected to the PMO.
A NOR circuit of CMOS structure having an inverter circuit connected to the gate electrode of the S field effect transistor, an NMOS field effect transistor connected between a low power supply terminal and a NAND signal output point, and an input terminal of the NAN.
A semiconductor integrated circuit including at least one of a NAND circuit having a CMOS structure, which has an inverter circuit connected to a D signal output point and having an output end connected to the gate electrode of the NMOS field effect transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4001171A JPH05206840A (en) | 1992-01-08 | 1992-01-08 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4001171A JPH05206840A (en) | 1992-01-08 | 1992-01-08 | Semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206840A true JPH05206840A (en) | 1993-08-13 |
Family
ID=11493991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4001171A Withdrawn JPH05206840A (en) | 1992-01-08 | 1992-01-08 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05206840A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0846372A1 (en) * | 1995-08-25 | 1998-06-10 | Hal Computer Systems, Inc. | Cmos buffer circuit having increased speed |
| JP2023058483A (en) * | 2014-02-21 | 2023-04-25 | 株式会社半導体エネルギー研究所 | Semiconductor device |
-
1992
- 1992-01-08 JP JP4001171A patent/JPH05206840A/en not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0846372A1 (en) * | 1995-08-25 | 1998-06-10 | Hal Computer Systems, Inc. | Cmos buffer circuit having increased speed |
| EP0846372B1 (en) * | 1995-08-25 | 2002-11-06 | Fujitsu Limited | Cmos buffer circuit having increased speed |
| JP2023058483A (en) * | 2014-02-21 | 2023-04-25 | 株式会社半導体エネルギー研究所 | Semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |