JPH05206435A - Solid state image sensor - Google Patents

Abstract

PURPOSE:To reduce the parasitic resistance of gate electrode to a negligible level even if the gate polysilicon in an electrostatic induction transistor is made extremely thin. CONSTITUTION:In the solid state imaging element employing an electrostatic induction transistor for storing charges below a polysilicon gate electrode 108 as a unit pixel, a thin part and a thick part 107 are formed in the gate electrode 108 in order to drastically reduce the parasitic resistance.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、画素として静電誘導ト
ランジスタを用いた固体撮像装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a solid-state image pickup device using a static induction transistor as a pixel.

【０００２】[0002]

【従来の技術】近年、固体撮像装置に静電誘導トランジ
スタを用いる技術が注目されている。図５、図６は従来
の静電誘導トランジスタを画素として用いた固体撮像装
置の一例であり、図６はその構成を示す平面図であり、
図５は図６の線Ａ−Ａ' についての縦断面図である。2. Description of the Related Art In recent years, a technique using a static induction transistor in a solid-state image pickup device has attracted attention. 5 and 6 show an example of a solid-state imaging device using a conventional static induction transistor as a pixel, and FIG. 6 is a plan view showing the configuration thereof.
FIG. 5 is a vertical sectional view taken along the line AA ′ in FIG.

【０００３】図５および図６において、Ｐ^- 基板４０１
上に形成されたＮ^- エピタキシャル層４０２には、深い
Ｎ⁺ 拡散層４０３および浅いＮ⁺ 拡散層４０４が形成さ
れており、かつこれら両者の間に静電誘導トランジスタ
のソース部４０７が設けられている。更に前記ソース部
４０７上のソースコンタクト部４１２上に設けられるソ
ースアルミニウム電極配線４１１を介して深いＮ⁺ 拡散
層４０３側にはフィールド酸化膜４０５が、浅いＮ⁺ 拡
散層４０４側にはゲート酸化膜４０６がそれぞれＮ^- エ
ピタキシャル層４０２上に形成されており、しかも前記
フィールド酸化膜４０５上には深いＮ⁺ 拡散層４０３と
ソース部４０７にまたがって薄膜化したゲート電極４０
８が、前記ゲート酸化膜４０６上には浅いＮ⁺ 拡散層４
０４とソース部４０７にまたがってゲート電極４０８が
それぞれ形成されている。そしてフィールド酸化膜４０
５上に形成されたゲート配線４０９も含めて前記ゲート
電極４０８上にはそれぞれＰＳＧ（Phospho Silicate G
lass）層が形成されている。そして、上記の構成におい
て浅いＮ⁺ 拡散層４０４は静電誘導トランジスタのドレ
インとして作用するものである。なお、４１３は単位画
素を示す。Referring to FIGS. 5 and 6, a P ⁻ substrate 401 is provided.
A deep N ⁺ diffusion layer 403 and a shallow N ⁺ diffusion layer 404 are formed in the N ⁻ epitaxial layer 402 formed above, and a source portion 407 of the static induction transistor is provided between them. There is. Further, a field oxide film 405 is provided on the deep N ⁺ diffusion layer 403 side and a gate oxide film is provided on the shallow N ⁺ diffusion layer 404 side through the source aluminum electrode wiring 411 provided on the source contact portion 412 on the source portion 407. 406 are respectively formed on the N ⁻ epitaxial layer 402, and on the field oxide film 405, the gate electrode 40 is thinned over the deep N ⁺ diffusion layer 403 and the source portion 407.
8 is a shallow N ⁺ diffusion layer 4 on the gate oxide film 406.
04 and the source portion 407, the gate electrode 408 is formed respectively. And the field oxide film 40
PSG (Phospho Silicate G) on the gate electrode 408 including the gate wiring 409 formed on the gate electrode 408.
lass) layer is formed. The shallow N ⁺ diffusion layer 404 in the above structure acts as the drain of the static induction transistor. In addition, 413 shows a unit pixel.

【０００４】次に、上記の構成の従来の固体撮像装置の
一画素としての動作をＮチャネルデバイスを例にとり説
明する。Next, the operation of one pixel of the conventional solid-state image pickup device having the above structure will be described by taking an N-channel device as an example.

【０００５】まず、Ｐ^- 基板４０１、ソース電極４１
１、およびドレイン４０４に所定の電圧、例えばそれぞ
れ−５Ｖ、０Ｖ、＋５Ｖを負荷する。次にゲート電極４
０８を＋１Ｖとし、熱的に発生してゲート電極直下にた
くわえられたホールをＰ^- 基板に放出される。次にゲー
ト電極４０８を−１０Ｖとする。このバイアス状態で
は、ゲート電極４０８直下のＮ^- エピタキシャル層４０
２はかなりの部分が空乏化する。ここに光が入射するこ
とでホールとエレクトロンが発生する。エレクトロンは
ドレイン４０４ににげてしまうが、大部分のホールはゲ
ート電極４０８直下にたくわえられることになる。所定
の時間、例えば１／３０秒たくわえた後、ゲート電極４
０８の電圧を−２Ｖとすることで、静電誘導トランジス
タのドレインからソースに電流が流れる。この電流は、
ゲート電極４０８下にたくわえられたホールに依存する
量となる。この電流をキャパシタにたくわえることで、
ゲート電極下にたくわえられたホールの数十倍〜数百倍
もの電荷増幅が可能である。扱う電荷量が多くなると、
外部増幅回路のノイズの影響をうけにくくなるため、極
微弱光を撮像する固体撮像素子として適している。First, the P ⁻ substrate 401 and the source electrode 41
1 and the drain 404 are loaded with a predetermined voltage, for example, −5V, 0V, and + 5V, respectively. Next, the gate electrode 4
08 is set to + 1V, and holes generated immediately below the gate electrode are thermally generated and released to the P ⁻ substrate. Next, the gate electrode 408 is set to −10V. In this bias state, the N ⁻ epitaxial layer 40 immediately below the gate electrode 408 is formed.
In the case of 2, a considerable part is depleted. When light is incident on this, holes and electrons are generated. Although electrons are transferred to the drain 404, most of the holes are stored directly below the gate electrode 408. After holding for a predetermined time, for example 1/30 seconds, the gate electrode 4
By setting the voltage of 08 to -2 V, current flows from the drain to the source of the static induction transistor. This current is
The amount depends on the holes stored under the gate electrode 408. By storing this current in the capacitor,
It is possible to amplify the charge several tens to several hundreds times that of the holes stored under the gate electrode. As the amount of charge handled increases,
Since it is less susceptible to the noise of the external amplifier circuit, it is suitable as a solid-state image sensor for capturing extremely weak light.

【０００６】この動作から明らかなように、一画素内で
の光感度が高い場所は、ゲート電極部分である。ゲート
電極４０８はなるべく光が透過しやすいように、薄膜化
（〜１０００オングストローム）されている。As is apparent from this operation, the place where the photosensitivity is high in one pixel is the gate electrode portion. The gate electrode 408 is made thin (up to 1000 angstrom) so that light can be transmitted as easily as possible.

【０００７】[0007]

【発明が解決しようとする課題】しかしながら、上記の
従来の固体撮像装置においては、受光部上のゲートポリ
シリコンの膜厚を薄くすればするほど、ゲートポリシリ
コンでの吸収がなくなり、光感度が増加する。しかしな
がら、ゲートポリシリコンは、静電誘導トランジスタの
ゲート電極の役目をなしているため、むやみに薄くする
と、ゲート電極の寄生抵抗が大きくなりすぎ、必要とさ
れる動作速度が確保できなくなるという問題点があっ
た。However, in the above-mentioned conventional solid-state image pickup device, the thinner the thickness of the gate polysilicon on the light receiving portion, the less the absorption in the gate polysilicon, and the light sensitivity. To increase. However, since the gate polysilicon serves as the gate electrode of the static induction transistor, if it is made too thin, the parasitic resistance of the gate electrode becomes too large, and the required operating speed cannot be secured. was there.

【０００８】本発明は、この様な従来の技術の問題点に
鑑みてなされたもので、静電誘導トランジスタのゲート
ポリシリコンを極端に薄くした場合でも、ゲート電極の
寄生抵抗を無視できる程度に小さくすることのできる固
体撮像装置を提供することを目的とする。The present invention has been made in view of such problems of the conventional technique. Even when the gate polysilicon of the static induction transistor is extremely thin, the parasitic resistance of the gate electrode can be ignored. An object of the present invention is to provide a solid-state imaging device that can be reduced in size.

【０００９】[0009]

【課題を解決するための手段】上記の目的は、固体撮像
素子を構成する静電誘導トランジスタのゲート電極をト
レンチ構造とすることにより達成できる。The above object can be achieved by forming the gate electrode of the static induction transistor constituting the solid-state image pickup device into a trench structure.

【００１０】すなわち、本発明の固体撮像素子は、ポリ
シリコンゲート電極１０８の下に電荷を蓄積する静電誘
導トランジスタを単位画素とする固体撮像素子におい
て、前記ゲート電極１０８に薄肉部と導電性物質である
ポリシリコンからなる厚肉部１０７を形成したことを特
徴とする。That is, the solid-state image pickup device of the present invention is a solid-state image pickup device in which a unit pixel is an electrostatic induction transistor that accumulates charges under the polysilicon gate electrode 108. The thick portion 107 made of polysilicon is formed.

【００１１】本明細書において、トレンチ構造とは、半
導体基板に溝（トレンチ）を形成し、その部分に絶縁物
か導電性物質を埋め込む構造のことを意味する。そし
て、本発明に係る静電誘導トランジスタの一実施例の断
面を示す図１において、符号１０７ａがトレンチ構造を
示している。なお、１０７は本発明においては導電性物
質であるポリシリコンであって、薄膜化されたゲートポ
リシリコン電極１０８と電気的に接続されている。In the present specification, the trench structure means a structure in which a trench is formed in a semiconductor substrate and an insulating material or a conductive material is embedded in the groove. Further, in FIG. 1 showing a cross section of an embodiment of the static induction transistor according to the present invention, reference numeral 107a indicates a trench structure. In the present invention, reference numeral 107 denotes polysilicon, which is a conductive material, and is electrically connected to the thinned gate polysilicon electrode 108.

【００１２】図１は本発明に係る静電誘導トランジスタ
の断面図であって、Ｐ^- 基板１０１上に形成されたＮ^-
エピタキシャル層１０２と、前記Ｎ^- エピタキシャル層
１０２上に形成されたトレンチ１０７ａを有するソース
部１１２の反対側に形成されたそれぞれトレンチ部１０
７ａを有する深いＮ⁺ 拡散層１０３と浅いＮ⁺ 拡散層１
０４と、上記両拡散層１０３、１０４上に形成されたゲ
ート酸化膜１０６と、前記ゲート酸化膜１０６上に形成
されたトレンチ１０７ａに埋め込んだポリシリコン１０
７を有するゲートポリシリコン電極１０８と、前記深い
Ｎ⁺ 拡散層１０３上に形成された、上面にゲート配線１
０９が形成されたフィールド酸化膜１０５と、前記ゲー
トポリシリコン電極１０８上に形成され、前記深いＮ⁺
拡散層１０３側と浅いＮ⁺ 拡散層１０４側との間にソー
スコンタクト部１１３上にソース配線１１１を有するＰ
ＳＧ膜１１０を有する構成とされて、固体撮像素子の単
位画素１１４として用いられるものである。FIG. 1 is a cross-sectional view of a static induction transistor according to the present invention, which is an N ⁻ formed on a P ⁻ substrate 101.
Each of the trench portions 10 formed on the opposite side of the epitaxial layer 102 and the source portion 112 having the trench 107 a formed on the N ⁻ epitaxial layer 102.
Deep N ⁺ diffusion layer 103 and shallow N ⁺ diffusion layer 1 having 7a
04, the gate oxide film 106 formed on the diffusion layers 103 and 104, and the polysilicon 10 embedded in the trench 107a formed on the gate oxide film 106.
A gate polysilicon electrode 108 having a gate electrode 7 and a gate wiring 1 formed on the deep N ⁺ diffusion layer 103 on the upper surface.
09 is formed on the field oxide film 105 and the gate polysilicon electrode 108, and the deep N ⁺
P having the source wiring 111 on the source contact portion 113 between the diffusion layer 103 side and the shallow N ⁺ diffusion layer 104 side.
It is configured to have the SG film 110 and is used as the unit pixel 114 of the solid-state imaging device.

【００１３】ゲート電極の構造をトレンチ構造とした、
すなわち薄肉部に厚肉部１０７を形成したゲートポリシ
リコン電極１０８の裏面から見た斜視図を図３に示す。
図３においてゲート電極１０８の四周には導電性のポリ
シリコンの厚肉部１０７が形成されており、また中央部
にはソース部１１２に隣接する厚肉部１０７が形成され
ており、これらの厚肉部１０７が抵抗値を下げる作用を
示し、この外周厚肉部１０７と内周厚肉部１０７の間に
形成された薄肉部が光を通して画素として機能する作用
を示す。The structure of the gate electrode is a trench structure,
That is, FIG. 3 shows a perspective view of the gate polysilicon electrode 108 in which the thick wall portion 107 is formed in the thin wall portion as viewed from the back surface.
In FIG. 3, a thick portion 107 of conductive polysilicon is formed on the four sides of the gate electrode 108, and a thick portion 107 adjacent to the source portion 112 is formed in the central portion. The thin portion 107 has the effect of lowering the resistance value, and the thin portion formed between the outer peripheral thick portion 107 and the inner thick portion 107 functions as a pixel through which light passes.

【００１４】[0014]

【作用】上記構成の固体撮像素子においては、薄膜化し
たゲートポリシリコン電極１０８の周囲にトレンチ１０
７ａ内に埋め込んだ導電性のポリシリコン１０７を配し
たため、ゲート電極１０８の寄生抵抗が低減できる。本
発明によれば、ゲートポリシリコン１０８の膜厚を極端
に薄くした場合でも、ゲート電極１０８の寄生抵抗を無
視できる程度に小さくすることが可能である。In the solid-state image sensor having the above structure, the trench 10 is formed around the thinned gate polysilicon electrode 108.
Since the conductive polysilicon 107 embedded in 7a is arranged, the parasitic resistance of the gate electrode 108 can be reduced. According to the present invention, even when the thickness of the gate polysilicon 108 is extremely thin, the parasitic resistance of the gate electrode 108 can be reduced to a negligible level.

【００１５】[0015]

【実施例】以下、実施例により本発明を詳細に説明す
る。図１および２は本発明の固体撮像素子の画素に用い
る静電誘導トランジスタの一実施例を説明する図面であ
って、図２はその構成を示す平面図であり、図１は図２
の線Ｂ−Ｂ' についての縦断面図である。The present invention will be described in detail below with reference to examples. 1 and 2 are drawings for explaining an embodiment of a static induction transistor used for a pixel of a solid-state image pickup device of the present invention, FIG. 2 is a plan view showing its configuration, and FIG.
It is a longitudinal cross-sectional view about line BB 'in FIG.

【００１６】図１および図２において、１０１は不純物
濃度１×１０¹³〜１×１０¹⁴cm^-3のＰ型Ｓｉ基板であ
る。１０２は不純物濃度１×１０¹³〜１×１０¹⁴cm^-3の
Ｎ型エピタキシャル層、１０３は深いＮ⁺ 拡散層（拡散
深さ３μｍ）、１０４は浅いＮ⁺ 拡散層、（拡散深さ１
μｍ）、１０５は膜厚７０００オングストロームのフィ
ールド酸化膜、１０６は膜厚６００オングストロームの
ゲート酸化膜、１０７は、幅１μｍ、深さ0.６μｍのト
レンチ溝１０７ａ内に埋め込んだポリシリコンである。In FIGS. 1 and 2, 101 is a P-type Si substrate having an impurity concentration of 1 × 10 ¹³ to 1 × 10 ¹⁴ cm ^-3 . 102 is an N-type epitaxial layer having an impurity concentration of 1 × 10 ¹³ to 1 × 10 ¹⁴ cm ⁻³ , 103 is a deep N ⁺ diffusion layer (diffusion depth 3 μm), 104 is a shallow N ⁺ diffusion layer, (diffusion depth 1
μm), 105 is a field oxide film having a film thickness of 7,000 Å, 106 is a gate oxide film having a film thickness of 600 Å, and 107 is polysilicon embedded in a trench groove 107a having a width of 1 μm and a depth of 0.6 μm.

【００１７】また、１０８が膜厚２００オングストロー
ムまで薄膜化されたゲートポリシリコン、１０９が膜厚
４０００オングストロームのポリシリコンゲート配線、
１１０が層間絶縁用のＰＳＧ膜（膜厚５０００オングス
トローム）、１１１がソースＡｌ電極である。Further, 108 is a gate polysilicon thinned to a film thickness of 200 Å, 109 is a polysilicon gate wiring having a film thickness of 4000 Å,
110 is a PSG film for interlayer insulation (thickness: 5000 angstrom), and 111 is a source Al electrode.

【００１８】次に本実施例の製造工程を以下に説明す
る。図４（ａ）〜（ｃ）および図５（ａ），（ｂ）が、
製造各工程での断面を示している。図４（ａ）が浅いＮ
⁺ 拡散層を形成した後での断面構造である。まず不純物
濃度１×１０¹³cm^-3〜１×１０¹⁴cm^-3のＰ^- 基板１０１
上に、不純物濃度１×１０¹³cm^-3〜１×１０¹⁴cm^-3のＮ
^- エピタキシャル層１０２を８μｍ〜１０μｍの膜厚で
形成する。次に深いＮ⁺ 拡散層１０３を表面不純物濃度
１×１０²⁰cm^-3、拡散深さ３μｍで形成する。さらにフ
ィールド酸化膜１０５を形成し、不必要部分をエッチン
グ除去後、イオン注入にて、浅いＮ⁺ 拡散層１０４を形
成する。この時点での断面を図４（ａ）に示す。浅いＮ
⁺ 拡散層１０４は、表面不純物濃度１×１０²⁰cm^-3、拡
散深さ１μｍの条件で形成する。Next, the manufacturing process of this embodiment will be described below. 4 (a) to (c) and FIGS. 5 (a) and (b),
The cross section in each manufacturing step is shown. Figure 4 (a) is shallow N
⁺ Cross-sectional structure after forming the diffusion layer. First, the P ⁻ substrate 101 having an impurity concentration of 1 × 10 ¹³ cm ⁻³ to 1 × 10 ¹⁴ cm ^−3.
On top of this, an impurity concentration of 1 × 10 ¹³ cm ⁻³ to 1 × 10 ¹⁴ cm ⁻³ N
^- forming an epitaxial layer 102 with a thickness of 8Myuemu～10myuemu. Next, a deep N ⁺ diffusion layer 103 is formed with a surface impurity concentration of 1 × 10 ²⁰ cm ⁻³ and a diffusion depth of 3 μm. Further, a field oxide film 105 is formed, and after removing unnecessary portions by etching, a shallow N ⁺ diffusion layer 104 is formed by ion implantation. A cross section at this point is shown in FIG. Shallow N
^{The +} diffusion layer 104 is formed under the conditions that the surface impurity concentration is 1 × 10 ²⁰ cm ⁻³ and the diffusion depth is 1 μm.

【００１９】この後、図４（ｂ）に示した様に、浅いＮ
⁺ 拡散層内に、トレンチ１０７ａを0.６μｍの深さまで
堀り込んで形成する。堀り込んだ後厚さ２０００オング
ストロームに酸化した後の断面を図４（ｂ）に示す。After this, as shown in FIG. 4B, a shallow N
^{In the +} diffusion layer, the trench 107a is formed by digging up to a depth of 0.6 μm. FIG. 4B shows a cross section after being dug and then oxidized to have a thickness of 2000 angstroms.

【００２０】次に、リンを高濃度に加えたポリシリコン
１０６を全面につけ、さらに平坦化のためのフォトレジ
ストを全面に塗布する。この状態でエッチバックを行な
い、不必要なポリシリコンを除いた断面を図４（ｃ）に
示す。エッチバック工程により、トレンチ内にのみポリ
シリコンを残す。Next, polysilicon 106 having a high concentration of phosphorus is applied to the entire surface, and a photoresist for planarizing is applied to the entire surface. Etching back is performed in this state, and a cross section from which unnecessary polysilicon is removed is shown in FIG. The etch back process leaves the polysilicon only in the trenches.

【００２１】図５（ａ）には、この後、極端に薄膜化し
たゲートポリシリコン１０８、およびゲート配線１０９
を形成した断面を示す。これらは、各々リンを高濃度に
加えたポリシリコンの成膜と、リソグラフィードライエ
ッチングにて形成する。ゲートポリシリコン１０８の膜
厚は２００オングストローム、ゲート配線１０９の膜厚
は４０００オングストロームである。図５（ｂ）に、最
終工程まで進んだ本実施例の静電誘導トランジスタの断
面を示す。工程的には、ＰＳＧ膜１１０が層間絶縁膜と
して５０００オングストロームに推積され、スルーホー
ル、コンタクトホールが穿設された後Ａｌ配線が形成さ
れる。In FIG. 5A, after that, the gate polysilicon 108 and the gate wiring 109 are extremely thinned.
The cross section which formed is shown. These are formed by film formation of polysilicon to which phosphorus is added at a high concentration and lithographic dry etching. The gate polysilicon 108 has a film thickness of 200 angstroms, and the gate wiring 109 has a film thickness of 4000 angstroms. FIG. 5B shows a cross section of the static induction transistor of this example which has advanced to the final step. In terms of process, the PSG film 110 is deposited as an interlayer insulating film to 5000 angstroms, a through hole and a contact hole are formed, and then an Al wiring is formed.

【００２２】[0022]

【発明の効果】以上のように本発明の固体撮像装置によ
れば、ゲートポリシリコンの膜厚を２００オングストロ
ームというような極く薄い膜厚にしても、寄生抵抗は無
視できるレベルであり、静電誘導トランジスタの動作速
度に問題はでない。具体的には、従来技術でゲートポリ
シリコンの膜厚を２００オングストローム程度に薄膜化
した場合、寄生抵抗は１７００Ωとなるのに対し、本発
明を用いれば１７０Ωと桁違いに小さくすることができ
る。As described above, according to the solid-state image pickup device of the present invention, the parasitic resistance is negligible even if the gate polysilicon film has an extremely thin film thickness of 200 Å. There is no problem in the operating speed of the induction transistor. Specifically, when the thickness of the gate polysilicon is reduced to about 200 angstroms by the conventional technique, the parasitic resistance becomes 1700Ω, whereas the present invention can reduce the parasitic resistance to 170Ω, which is an order of magnitude smaller.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の固体撮像装置の一実施例の構成を示す
断面図FIG. 1 is a cross-sectional view showing a configuration of an embodiment of a solid-state imaging device of the present invention.

【図２】本発明の固体撮像装置の一実施例の構成を示す
平面図FIG. 2 is a plan view showing the configuration of an embodiment of the solid-state imaging device of the present invention.

【図３】本発明の固体撮像装置の一実施例に使用するゲ
ート電極の裏面の斜視図FIG. 3 is a perspective view of the back surface of a gate electrode used in one embodiment of the solid-state imaging device of the present invention.

【図４】本発明の固体撮像装置の一実施例の製造工程を
説明する断面図FIG. 4 is a cross-sectional view illustrating the manufacturing process of the embodiment of the solid-state imaging device of the present invention.

【図５】図４に続く断面図FIG. 5 is a sectional view following FIG.

【図６】従来の固体撮像装置の一例の構成を示す断面図FIG. 6 is a cross-sectional view showing the configuration of an example of a conventional solid-state imaging device.

【図７】従来の固体撮像装置の一例の構成を示す平面図FIG. 7 is a plan view showing the configuration of an example of a conventional solid-state imaging device.

【符号の説明】[Explanation of symbols]

１０１ Ｐ型Ｓｉ基板 １０２ Ｎ型エピタキシャル層 １０３ 深いＮ⁺ 拡散層 １０４ 浅いＮ⁺ 拡散層 １０５ フィールド酸化膜 １０６ ゲート酸化膜 １０７ トレンチに埋め込んだポリシリコン １０７ａ トレンチ １０８ ゲートポリシリコン電極 １０９ ゲート配線 １１０ ＰＳＧ膜 １１１ ソースＡｌ電極 １１３ ソースコンタクト １１４ 単位画素101 P-type Si substrate 102 N-type epitaxial layer 103 Deep N ⁺ diffusion layer 104 Shallow N ⁺ diffusion layer 105 Field oxide film 106 Gate oxide film 107 Polysilicon embedded in a trench 107a Trench 108 Gate polysilicon electrode 109 Gate wiring 110 PSG film 111 source Al electrode 113 source contact 114 unit pixel

フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/804 Ｈ０４Ｎ 1/028 Ｚ 9070−5Ｃ 5/335 Ｃ 4228−5Ｃ 9171−4Ｍ Ｈ０１Ｌ 29/80 Ｓ Continuation of the front page (51) Int.Cl. ⁵ Identification number Reference number within the agency FI Technical indication location H01L 29/804 H04N 1/028 Z 9070-5C 5/335 C 4228-5C 9171-4M H01L 29/80 S

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】 ゲート電極の下に電荷を蓄積する静電誘
導トランジスタを単位画素とする固体撮像装置におい
て、 前記ゲート電極に薄肉部と厚肉部を形成したことを特徴
とする固体撮像装置。1. A solid-state imaging device including a static electricity induction transistor for accumulating charges under a gate electrode as a unit pixel, wherein a thin portion and a thick portion are formed on the gate electrode.