JPH05205487A - Nonvolatile storage element and nonvolatile storage device employing these elements and driving method of the device - Google Patents
Nonvolatile storage element and nonvolatile storage device employing these elements and driving method of the deviceInfo
- Publication number
- JPH05205487A JPH05205487A JP1217892A JP1217892A JPH05205487A JP H05205487 A JPH05205487 A JP H05205487A JP 1217892 A JP1217892 A JP 1217892A JP 1217892 A JP1217892 A JP 1217892A JP H05205487 A JPH05205487 A JP H05205487A
- Authority
- JP
- Japan
- Prior art keywords
- memory element
- nonvolatile memory
- effect transistor
- field effect
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、不揮発性記憶素子およ
びこれを利用した不揮発性記憶装置、ならびに不揮発性
記憶装置の駆動方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a nonvolatile memory element, a nonvolatile memory device using the same, and a method of driving the nonvolatile memory device.
【０００２】[0002]
【従来の技術】従来より、強誘電体を用いた不揮発性記
憶装置（以下、不揮発性メモリという）として、図３に
示されるように、１つの強誘電体キャパシタ１と、１つ
のスイッチング用ＭＯＳ型電界効果トランジスタ（以
下、ＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅ Ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒ Ｆｅｉｌｄ Ｅｆｆｅｃｔ Ｔｒａ
ｎｓｉｓｔｏｒ）という）２とを１つの不揮発性記憶素
子（以下、メモリセルとういう）とし、このメモリセル
をアレイ状に配置したものが提案されている( 「ＶＬＳ
Ｉ ＳＹＳＴＥＭ ＤＥＳＩＧＮ」 １９８８ ＭＡＹ
ＰＰ１１７〜１２３ Ｓ．ＢＡＫＥおよび特開昭６３
−２０１９９８号公報参照）。2. Description of the Related Art Conventionally, as a nonvolatile memory device using a ferroelectric substance (hereinafter referred to as a nonvolatile memory), as shown in FIG. 3, one ferroelectric capacitor 1 and one switching MOS are used. Type field effect transistor (hereinafter referred to as MOSFET (Metal Oxide Semiconductor)
onductor Field Effect Tra
2) as one non-volatile memory element (hereinafter referred to as a memory cell), and these memory cells are arranged in an array (“VLS”).
"I SYSTEM DESIGN" 1988 MAY
PP117-123 S.I. BAKE and JP-A-63
-201998 gazette).
【０００３】上記不揮発性メモリでは、非破壊読み出し
ではなく破壊読み出しであるため、強誘電体の分極反転
が多く、強誘電体薄膜の疲労が大きくなり、書き換え可
能回数が減少する。また、センス用にＤＲＡＭと同等の
電荷量（約３０ｆＦ）が必要であり、ある程度大きな残
留分極が必要である。そのため、強誘電体材料の選択巾
が小さくなる上、微細化の適性にも限界があり、メモリ
の製造が困難であった。In the above non-volatile memory, since destructive reading is performed instead of non-destructive reading, polarization reversal of the ferroelectric substance is large, fatigue of the ferroelectric thin film is increased, and the number of rewritable times is reduced. Further, a charge amount (about 30 fF) equivalent to that of the DRAM is required for sensing, and a remanent polarization to some extent is required. Therefore, the selection width of the ferroelectric material is reduced, and the suitability for miniaturization is also limited, which makes it difficult to manufacture the memory.
【０００４】これに対処するために、メモリセルに強誘
電体ゲート膜を有する電界効果トランジスタ（以下、Ｍ
ＦＳ（Ｍｅｔａｌ Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴという）を用いると、
非破壊読み出しが可能となり、図６の不揮発性メモリよ
りも書き換え可能回数が向上する。また、センス用に必
要になるのは残留分極による電荷量ではなく電荷密度で
あるため、ＭＯＳＦＥＴの微細化が可能である。さら
に、センス用に必要とする残留分極は、１μＣ／ｃｍ2
以下と比較的小くて済み、材料の選択巾も大きくなって
メモリの製造が簡単となる。In order to deal with this, a field effect transistor (hereinafter referred to as M) having a ferroelectric gate film in a memory cell.
FS (Metal Ferroelectric Se
If a (microconductor) FET) is used,
Non-destructive reading becomes possible, and the number of rewritable times is improved as compared with the nonvolatile memory of FIG. Further, it is possible to miniaturize the MOSFET because the charge density, not the amount of charge due to remanent polarization, is required for sensing. Furthermore, the remanent polarization required for sensing is 1 μC / cm 2
It is relatively small as follows, and the range of choice of materials is large, which simplifies the manufacturing of the memory.
【０００５】ここで、図４にＭＦＳＦＥＴの断面図を示
す。図において、ＡはＰ型シリコン基板、ＳＤはＮ型の
ソース−ドレイン拡散層、３はゲート電極となる導電性
薄膜、４は強誘電体ゲート膜、５は層間絶縁膜、６はソ
ース−ドレイン電極であって、導電性薄膜３と強誘電体
ゲート膜４とでＭＦＳ構造をとっている。強誘電体材料
としては、主にＰＺＴ、ＰＬＺＴ、ＰｂＴｉＯ3 、Ｂａ
ＴｉＯ3 等のＡＢＯ3型（Ａ，Ｂ：金属元素）であるペ
ロブスカイト構造のものが用いられているが、強誘電性
を示す材料であればその限りではない。他の材料として
は、例えば、ＢａＭｇＦ4 、ＮａＣａＦ3 、Ｋ2 ＺｎＣ
ｌ4 等のハロゲン化合物、Ｚｎ1-X Ｃｄ x Ｔｅ、ＧｅＴ
ｅ、Ｓｎ2 Ｐ2 Ｓ6 等のカルコゲン化合物等が考えられ
る。ただし、導電性薄膜３と強誘電体ゲート膜４、また
は強誘電体ゲート膜４とソース−ドレイン拡散層２との
間に、バッファ層をはめこむことも可能である。FIG. 4 is a sectional view of the MFSFET.
You In the figure, A is a P-type silicon substrate and SD is an N-type
Source-drain diffusion layer, 3 is conductive to serve as a gate electrode
Thin film, 4 is a ferroelectric gate film, 5 is an interlayer insulating film, and 6 is a
A drain electrode and a conductive thin film 3 and a ferroelectric
The gate film 4 has an MFS structure. Ferroelectric material
Mainly as PZT, PLZT, PbTiO3, Ba
TiO3Etc. ABO3Type (A, B: metal element)
Ferroelectric, although the one with the rovskite structure is used.
The material is not limited to that. As other material
Is, for example, BaMgFFour, NaCaF3, K2ZnC
lFourHalogen compounds such as Zn1-XCd xTe, GeT
e, Sn2P2S6Such as chalcogen compounds
It However, the conductive thin film 3 and the ferroelectric gate film 4,
Between the ferroelectric gate film 4 and the source-drain diffusion layer 2.
It is also possible to insert a buffer layer in between.
【０００６】上記ＭＦＳＦＥＴの強誘電体は、図５のよ
うなＰ−Ｅヒステリシス特性を持っている。図におい
て、強誘電体に電界Ｅsat 以上を与えるような電圧をＶ
max （＞０）とする。ゲートに＋Ｖmax の電圧を印加す
ると、Ａの状態まで分極しチャネルが形成される。この
後、ゲートの電圧を０にしても、Ｂの状態となり分極が
残留し、チャネルが形成されたままとなる。逆に、ゲー
トに−Ｖmax の電圧（または基板に＋Ｖmax の電圧）を
印加すると、Ｃの状態まで分極し、電圧を０とするとＤ
の状態となる。この過程においてはチャネルが形成され
ない。The ferroelectric substance of the MFSFET has the PE hysteresis characteristic as shown in FIG. In the figure, the voltage that gives an electric field E sat or higher to the ferroelectric substance is V
Set to max (> 0). When a voltage of + V max is applied to the gate, it is polarized to the state of A and a channel is formed. After that, even if the gate voltage is set to 0, the state becomes B, the polarization remains, and the channel remains formed. Conversely, when a voltage of −V max (or a voltage of + V max to the substrate) is applied to the gate, it is polarized to the C state, and when the voltage is 0, D
It becomes the state of. No channels are formed in this process.
【０００７】ＭＦＳＦＥＴを用いた不揮発性メモリとし
ては、図６のように、ＭＦＳＦＥＴ７のソースとドレイ
ンにスイッチング用ＭＯＳＦＥＴ８，９をそれぞれ直列
に接続し、計３つのトランジスタを１つのメモリセルと
し、これをアレイ状に配置たものが提案されている（特
開平２−６４９９３号公報）。図６のＭＦＳＦＥＴを用
いた不揮発性メモリの書き込み動作および書き込み動作
を説明する。まず、書き込みに際しては、ワードライン
ＷＬ１をＶcc電位にしてＭＯＳＦＥＴ８をＯＮすると共
に、ワードラインＷＬ２をＶss電位（接地電位）にして
ＭＯＳＦＥＴ９をＯＦＦにし、ビットラインＢＬからデ
ータをＭＦＳＦＥＴ７のソース−基板に印加する。これ
により、ＭＦＳＦＥＴ７はゲート−基板間にＶcc／２電
位が印加されて強誘電体が所定の電気分極状態になり、
データの書き込みが可能となる。As a non-volatile memory using the MFSFET, as shown in FIG. 6, switching MOSFETs 8 and 9 are connected in series to the source and drain of the MFSFET 7, respectively, and a total of three transistors are made into one memory cell. A device arranged in an array has been proposed (JP-A-2-64993). The write operation and write operation of the nonvolatile memory using the MFSFET of FIG. 6 will be described. First, at the time of writing, the word line WL1 is set to the V cc potential to turn on the MOSFET 8 and the word line WL2 is set to the V ss potential (ground potential) to turn off the MOSFET 9 to transfer data from the bit line BL to the source-substrate of the MFSFET 7. Apply to. Thus, MFSFET7 gate - and V cc / 2 potential is applied ferroelectric between the substrates becomes a predetermined electric polarization state,
Data can be written.
【０００８】一方、読み出し動作においては、ワードラ
インＷＬ２をＶcc電位にしてＭＯＳＦＥＴ９をオンにし
ておき、ワードラインＷＬ１をＶcc電位にしてＭＯＳＦ
ＥＴ８をオンにする。ここで、予めプリチャージ回路
（図示せず）によりビットラインＢＬにＶcc／２以上の
電位をプリチャージしておくと、ＭＦＳＦＥＴ７が導通
している場合には電流が流れ、ＭＦＳＦＥＴ７が接続さ
れているビットラインＢＬの電位が下がる。これに対し
て、ＭＦＳＦＥＴ７が導通していない場合には電流が流
れないので、ＭＦＳＦＥＴ７が接続されているビットラ
インＢＬの電位は変わらない。したがって、ＭＦＳＦＥ
Ｔ７の導通、非導通をデータの「１」、「０」に対応さ
せ、ビットラインＢＬの電位変化を対応するセンスアン
プ（図示せず）により検出、増幅することでデータの読
み出しが可能になる。この場合、読み出しによる妨害で
ＭＦＳＦＥＴ７の強誘電体の電機分極状態が大きな影響
を受けないように、ビットラインＢＬのプリチャージレ
ベルを前記したようにＶcc／２近くの電位に設定する必
要がある。On the other hand, in the read operation, the word line WL2 is set to the V cc potential to turn on the MOSFET 9, and the word line WL1 is set to the V cc potential.
Turn on ET8. Here, if the bit line BL is pre-charged with a potential of V cc / 2 or more by a pre-charge circuit (not shown), a current flows when the MFSFET 7 is conducting, and the MFSFET 7 is connected. The potential of the existing bit line BL drops. On the other hand, when the MFSFET 7 is not conducting, no current flows, so the potential of the bit line BL to which the MFSFET 7 is connected does not change. Therefore, MFSFE
Data can be read by associating conduction and non-conduction of T7 with "1" and "0" of data and detecting and amplifying a potential change of the bit line BL by a corresponding sense amplifier (not shown). .. In this case, it is necessary to set the precharge level of the bit line BL to a potential near V cc / 2 as described above so that the electric polarization state of the ferroelectric substance of the MFSFET 7 is not significantly affected by the read interference. ..
【０００９】[0009]
【発明が解決しようとする課題】図６の不揮発性メモリ
は、ＭＦＳＦＥＴ７を形成した半導体基板にウェル７ａ
が形成されており、原則的に基板電圧を操作してウェル
７ａからＭＦＳＦＥＴ７に反転電圧をかけないと、ＭＦ
ＳＦＥＴ７に書き込まれたデータは消去されない。しか
しながら、図６の不揮発性メモリにおいては、書き込み
時に、非選択セルのＭＦＳＦＥＴの強誘電体ゲート膜に
不要な弱電圧がかかる。しかも、この電圧は、他のセル
の書き込み状態により変化し、非常に不安定なものとな
る。そのため、ＭＦＳＦＥＴに書き込まれたデータが破
壊されることは起こらないものの、強誘電体が分極反転
する以下の電圧がかかるため、いわゆるソフトライトに
よりＯＮ状態でのＭＦＳＦＥＴのドレイン電流が低下す
る等、読み出しにおける信頼性が低下してしまうことが
あった。The nonvolatile memory shown in FIG. 6 has a well 7a formed on a semiconductor substrate having an MFSFET 7 formed thereon.
In principle, if the substrate voltage is operated to apply an inversion voltage from the well 7a to the MFSFET 7, the MF is formed.
The data written in SFET7 is not erased. However, in the nonvolatile memory of FIG. 6, an unnecessary weak voltage is applied to the ferroelectric gate film of the MFSFET of the non-selected cell at the time of writing. Moreover, this voltage changes depending on the writing state of other cells and becomes very unstable. Therefore, although the data written in the MFSFET is not destroyed, the voltage below the polarization inversion of the ferroelectric substance is applied, so that the so-called soft write lowers the drain current of the MFSFET in the ON state. In some cases, the reliability of
【００１０】本発明は、上記に鑑み、ＭＦＳＦＥＴを用
い、非破壊読み出しで信頼性の高い不揮発性記憶素子お
よびこれを利用した不揮発性記憶装置、ならびに不揮発
性記憶装置の駆動方法の提供を目的とする。In view of the above, it is an object of the present invention to provide a non-destructive read and highly reliable non-volatile memory element using a MFSFET, a non-volatile memory device using the same, and a method of driving the non-volatile memory device. To do.
【００１１】[0011]
【課題を解決するための手段および作用】上記目的を達
成するための本発明の不揮発性記憶素子は、電荷を蓄積
するための強誘電体ゲート膜を有する第１の電界効果ト
ランジスタと、第１の電界効果トランジスタに直列接続
された読み出し用の第２の電界効果トランジスタと、第
１の電界効果トランジスタのゲートに接続された書き込
み・消去用の第３の電界効果トランジスタとを備えたも
のである。A non-volatile memory element of the present invention for achieving the above object comprises a first field effect transistor having a ferroelectric gate film for accumulating charges, and a first field effect transistor. And a third field effect transistor for writing and erasing connected to the gate of the first field effect transistor. ..
【００１２】そして、不揮発性記憶素子を利用した不揮
発性記憶は、上記不揮発性記憶素子がマトリックス状に
配置された構成を含むものである。この不揮発性記憶装
置の駆動方法は、第１の電界効果トランジスタのドレイ
ンにデータラインを接続し、第２の電界効果トランジス
タのソースにソースラインを、ゲートに第１のワードラ
インをそれぞれ接続し、第３の電界効果トランジスタの
ソースに第２のワードラインを接続し、読み出し時に、
読み出しする不揮発性記憶素子に接続されたソースライ
ンに対して電流ＳＡを供給し、読み出しする不揮発性記
憶素子を選択するため、当該不揮発性記憶素子に接続さ
れた第１のワードラインに対して電圧Ｖccを印加し、書
き込み時に、書き込みする不揮発性記憶素子に接続され
た第１のワードラインに対してプログラム電圧Ｖppを印
加し、書き込みする不揮発性記憶素子を選択するため、
当該不揮発性記憶素子に接続されたソースラインに対し
て電圧Ｖccを印加し、消去時に、消去する不揮発性記憶
素子に接続されたデータラインに対して書き込み時より
も充分に大きなプログラム電圧Ｖ′ppを印加し、消去す
る不揮発性記憶素子を選択するため、当該不揮発性記憶
素子に接続されたソースラインに対して電圧Ｖccを印加
し、他のラインをグランドレベルに落とすものである。A nonvolatile memory using the nonvolatile memory element includes a structure in which the nonvolatile memory elements are arranged in a matrix. According to the method for driving the nonvolatile memory device, the data line is connected to the drain of the first field effect transistor, the source line is connected to the source of the second field effect transistor, and the first word line is connected to the gate. The second word line is connected to the source of the third field effect transistor, and when reading,
In order to supply the current SA to the source line connected to the nonvolatile memory element to read and select the nonvolatile memory element to read, the voltage is applied to the first word line connected to the nonvolatile memory element. In order to select the nonvolatile memory element to be written by applying V cc and applying the program voltage V pp to the first word line connected to the nonvolatile memory element to be written at the time of writing,
A voltage V cc is applied to the source line connected to the nonvolatile memory element, and at the time of erasing, a program voltage V ′ that is sufficiently higher than that at the time of writing to the data line connected to the nonvolatile memory element to be erased. In order to apply the pp and select the nonvolatile memory element to be erased, the voltage V cc is applied to the source line connected to the nonvolatile memory element, and the other lines are dropped to the ground level.
【００１３】この駆動方法によると、読み出し時には、
選択された不揮発性記憶素子の読み出し用の第２の電界
効果トランジスタがＯＮし、第１の電界効果トランジス
タが書き込みであれば、ソースラインの電圧が降下す
る。このソースラインの電圧変化を検出・増幅すること
で、選択された不揮発性記憶素子のデータが読み出され
る。あるいは、選択された不揮発性記憶素子に接続され
たデータ線に流れる電流を読み取ることでも、選択され
た不揮発性記憶素子のデータを読み出せる。According to this driving method, at the time of reading,
If the second field effect transistor for reading of the selected nonvolatile memory element is turned on and the first field effect transistor is for writing, the voltage of the source line drops. By detecting and amplifying the voltage change of the source line, the data of the selected nonvolatile memory element is read. Alternatively, the data of the selected nonvolatile memory element can be read by reading the current flowing through the data line connected to the selected nonvolatile memory element.
【００１４】書き込み時には、選択された不揮発性記憶
素子の書き込み・消去用の第３の電界効果トランジスタ
がＯＮし、第１の電界効果トランジスタの強誘電体ゲー
ト膜にのみ電圧Ｖccが印加され、選択された不揮発性記
憶素子にデータが書き込まれる。このとき、非選択の不
揮発性記憶素子の書き込み・消去用のＭＦＳＦＥＴのの
第３の電界効果トランジスタはＯＦＦ状態で、第１の電
界効果トランジスタの強誘電体ゲート膜に電圧Ｖccが印
加されることがないため、非選択メモリセルのデータが
ソフトライトされずに済み、非選択メモリセルのデータ
は確実に保持される。At the time of writing, the third field effect transistor for writing / erasing the selected nonvolatile memory element is turned on, and the voltage V cc is applied only to the ferroelectric gate film of the first field effect transistor. Data is written in the selected nonvolatile storage element. At this time, the voltage Vcc is applied to the ferroelectric gate film of the first field effect transistor in the OFF state of the third field effect transistor of the MFSFET for writing / erasing the non-selected nonvolatile memory element. Therefore, the data of the non-selected memory cell is not soft-written, and the data of the non-selected memory cell is surely retained.
【００１５】消去時には、データラインに接続されてい
る不揮発性記憶素子の第１の電界効果トランジスタが書
き込み状態のとき、第１の電界効果トランジスタの強誘
電体ゲート膜に書き込み時よりも充分に大きいプログラ
ム電圧Ｖ′ppが印加され、データラインに接続されてい
る全てのメモリセルのデータがライン一括消去される。At the time of erasing, when the first field effect transistor of the nonvolatile memory element connected to the data line is in the written state, it is sufficiently larger than that at the time of writing in the ferroelectric gate film of the first field effect transistor. The program voltage V'pp is applied, and the data of all the memory cells connected to the data line are erased in a batch.
【００１６】このように、上記不揮発性記憶素子および
これを利用した不揮発性記憶装置、ならびに不揮発性記
憶の駆動方法によれば、ソフトライトのない、高信頼性
の非破壊読み出しが可能となる。さらなる上記目的を達
成するための本発明の不揮発性記憶素子は、上記不揮発
性記憶素子の第１の電界効果トランジスタがウェルによ
り分離され、第１の電界効果トランジスタのドレインと
半導体基板とが電気的に接続されたものである。As described above, according to the non-volatile memory element, the non-volatile memory device using the same, and the non-volatile memory driving method, it is possible to perform highly reliable nondestructive read without soft writing. Further, in the nonvolatile memory element of the present invention for achieving the above object, the first field effect transistor of the nonvolatile memory element is separated by a well, and the drain of the first field effect transistor and the semiconductor substrate are electrically connected. Is connected to.
【００１７】そして、不揮発性記憶素子を利用した不揮
発性記憶装置は、上記不揮発性記憶素子がマトリックス
状に配置された構成を含むものである。この不揮発性記
憶装置の駆動方法は、第１の電界効果トランジスタのド
レインおよびウェルにデータラインを接続し、第２の電
界効果トランジスタのソースにソースラインを、ゲート
に第１のワードラインをそれぞれ接続し、第３の電界効
果トランジスタのソースに第２のワードラインを接続
し、読み出し時に、読み出しする不揮発性記憶素子に接
続されたソースラインに対して電流ＳＡを供給し、読み
出しする不揮発性記憶素子を選択するため、当該不揮発
性記憶素子に接続された第１のワードラインに対して電
圧Ｖccを印加し、書き込み時に、書き込みする不揮発性
記憶素子に接続された第１のワードラインに対してプロ
グラム電圧Ｖppを印加し、書き込みする不揮発性記憶素
子を選択するため、当該不揮発性記憶素子に接続された
ソースラインに対して電圧Ｖccを印加し、消去時に、消
去する不揮発性記憶素子に接続されたデータラインに対
してプログラム電圧Ｖppを印加し、消去する不揮発性記
憶素子を選択するため、当該不揮発性記憶素子に接続さ
れたソースラインに対して電圧Ｖccを印加し、消去しな
い不揮発性記憶素子に接続された第２のワードラインに
対してプログラム電圧Ｖppを印加するものである。A non-volatile memory device using the non-volatile memory element includes a structure in which the non-volatile memory elements are arranged in a matrix. In this method for driving a nonvolatile memory device, a data line is connected to a drain and a well of a first field effect transistor, a source line is connected to a source of a second field effect transistor, and a first word line is connected to a gate. Then, the second word line is connected to the source of the third field effect transistor, and at the time of reading, the current SA is supplied to the source line connected to the nonvolatile memory element to be read, and the nonvolatile memory element to be read. In order to select, the voltage V cc is applied to the first word line connected to the nonvolatile memory element, and at the time of writing, to the first word line connected to the nonvolatile memory element to be written. the program voltage V pp is applied, for selecting the nonvolatile memory element to write, connected to the nonvolatile memory element saws Since the voltage V cc is applied to the line, during the erase, program voltage V pp is applied to the connected data line in a non-volatile memory device to be erased, and selects the non-volatile storage elements to erase, the non-volatile Voltage V cc is applied to the source line connected to the non-volatile memory element, and the program voltage V pp is applied to the second word line connected to the non-erasable non-volatile memory element.
【００１８】この駆動方法において、読み出し、書き込
み時きは、前述した駆動方法と同様に作用する。そし
て、消去時においては、消去する不揮発性記憶素子に接
続されたデータラインにプログラム電圧Ｖppを印加する
ことにより、選択された不揮発性記憶素子の第１の電界
効果トンジスタの基板電圧がプログラム電圧Ｖppとな
り、当該不揮発性記憶素子のデータが消去される。この
とき、消去する不揮発性記憶素子を選択するために、当
該不揮発性記憶素子に接続されたソースラインに電圧Ｖ
ccを印加して、このソースラインに接続されている全て
の不揮発性記憶素子の書き込み・消去用の第３の電界効
果トランジスタをＯＮした後、選択した不揮発性記憶素
子が接続されていない第２のワードラインにプログラム
電圧Ｖppに印加するから、非選択の不揮発性記憶素子以
外の第１の電界効果トンジスタの強誘電体ゲート膜にプ
ログラム電圧Ｖppが印加される。これにより、選択され
た不揮発性記憶素子のデータのみが消去される。In this driving method, at the time of reading and writing, the operation is similar to that of the driving method described above. Then, at the time of erasing, by applying the program voltage V pp to the data line connected to the nonvolatile memory element to be erased, the substrate voltage of the first field effect transistor of the selected nonvolatile memory element is changed to the program voltage. It becomes V pp , and the data in the nonvolatile memory element is erased. At this time, in order to select the nonvolatile memory element to be erased, the voltage V is applied to the source line connected to the nonvolatile memory element.
After applying cc and turning on the third field effect transistors for writing / erasing of all the nonvolatile memory elements connected to this source line, the selected nonvolatile memory elements are not connected to the second field effect transistors. since applied to the word line program voltage V pp, the program voltage V pp is applied to the ferroelectric gate film of the first field effect Tonjisuta other than non-selected nonvolatile memory element. As a result, only the data of the selected nonvolatile memory element is erased.
【００１９】このように、上記不揮発性記憶素子および
これを利用した不揮発性記憶装置、ならびに不揮発性記
憶の駆動方法によれば、ソフトライトなしにビット単位
でのランダムアクセスが可能となる。As described above, according to the non-volatile memory element, the non-volatile memory device using the same, and the non-volatile memory driving method, random access can be performed in bit units without soft writing.
【００２０】[0020]
【実施例】以下、本発明の第１実施例を図１に基づいて
説明する。図１は本発明第１実施例に係る不揮発性記憶
装置の電気回路図である。本実施例の不揮発性記憶装置
（以下、不揮発性メモリという）は、図１の如く、複数
の不揮発性記憶素子（以下、メモリセルとういう）１０
Ａ，１０Ｂ，１０Ｃ，１０Ｄ・・・が、マトリックス状
に配置されてなり、メモリセル１０Ａ，１０Ｂ，１０
Ｃ，１０Ｄ・・・は、電荷を蓄積するための強誘電体ゲ
ート膜を有する第１の電界効果トランジスタ（以下、Ｍ
ＦＳＦＥＴ（Ｍｅｔａｌ Ｆｅｒｒｏｅｌｅｃｔｒｉｃ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｅｉｌｄ Ｅｆｆｅ
ｃｔＴｒａｎｓｉｓｔｏｒ）という）１１Ａ，１１Ｂ，
１１Ｃ，１１Ｄ・・・と、ＭＦＳＦＥＴ１１Ａ，１１
Ｂ，１１Ｃ，１１Ｄ・・・に直列接続された読み出し用
の第２のＭＯＳ型電界効果トランジスタ（以下、ＭＯＳ
（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）ＦＥＴという）１２Ａ，１２Ｂ．１２Ｃ，１２Ｄ・
・・と、ＭＦＳＦＥＴ１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ
・・・のゲートに接続された書き込み・消去用の第３の
ＭＯＳＴＦＴ１３Ａ，１３Ｂ，１３Ｃ，１３Ｄ・・・と
から構成されている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A first embodiment of the present invention will be described below with reference to FIG. 1 is an electric circuit diagram of a nonvolatile memory device according to a first embodiment of the present invention. A nonvolatile memory device (hereinafter, referred to as a nonvolatile memory) of the present embodiment has a plurality of nonvolatile memory elements (hereinafter referred to as memory cells) 10 as shown in FIG.
A, 10B, 10C, 10D ... Are arranged in a matrix, and memory cells 10A, 10B, 10
C, 10D ... are first field effect transistors (hereinafter, M) having a ferroelectric gate film for accumulating charges.
FSFET (Metal Ferroelectric)
Semiconductor Conductor Field Effe
ctTransistor)) 11A, 11B,
11C, 11D ... and MFSFETs 11A, 11
Second MOS type field effect transistor for reading (hereinafter referred to as MOS, connected in series to B, 11C, 11D, ...
(Metal Oxide Semiconductor
r) FET) 12A, 12B. 12C, 12D
..And MFSFETs 11A, 11B, 11C, 11D
It is composed of third MOSTFTs 13A, 13B, 13C, 13D, ... For writing / erasing connected to the gates of.
【００２１】ＭＦＳＦＥＴ１１Ａ，１１Ｂ，１１Ｃ，１
１Ｄ・・・のドレインは、データラインＤＬ１，ＤＬ２
・・・に接続されている。ＭＯＳＦＥＴ１２Ａ，１２
Ｂ，１２Ｃ，１２Ｄ・・・のソースは、ソースラインＳ
Ｌ１，ＳＬ２・・・に、ゲートは第１のワードラインＷ
Ｌ１−１，ＷＬ１−２・・・にそれぞれ接続されてい
る。ＭＯＳＦＥＴ１３Ａ，１３Ｂ，１３Ｃ，１３Ｄ・・
・のソースは、第２のワードラインＷＬ２−１，ＷＬ２
−２・・・に接続されている。そして、ＭＯＳＴＦＴ１
３Ａ，１３Ｂ，１３Ｃ，１３Ｄ・・・のゲートは、ＭＯ
ＳＦＥＴ１２Ａ，１２Ｂ．１２Ｃ，１２Ｄ・・・とソー
スラインＳＬ１，ＳＬ２・・・との接続中間点に接続さ
れている。MFSFETs 11A, 11B, 11C, 1
The drains of 1D ... are data lines DL1 and DL2.
···It is connected to the. MOSFET 12A, 12
Sources of B, 12C, 12D ... Are source lines S
L1, SL2, ... The gate is the first word line W
L1-1, WL1-2, ... Are respectively connected. MOSFET 13A, 13B, 13C, 13D ...
Source of the second word line WL2-1, WL2
-2 ... is connected. And MOSTFT1
The gates of 3A, 13B, 13C, 13D ...
SFET 12A, 12B. 12C, 12D ... And the source lines SL1, SL2.
【００２２】上記不揮発性メモリの駆動方法を図１およ
び表１を参照しつつ説明する。なお、図１のＭＦＳＦＥ
Ｔ１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ・・・、ＭＯＳＦＥ
Ｔ１２Ａ，１２Ｂ．１２Ｃ，１２Ｄ・・・およびＭＯＳ
ＦＥＴ１３Ａ，１３Ｂ，１３Ｃ，１３Ｄ・・・は、共に
Ｎチャンネルのトランジスタで、ＭＦＳＦＥＴ１１Ａ，
１１Ｂ，１１Ｃ，１１Ｄ・・・の導通状態（ＯＮ状態）
を書き込み状態「１」とする。また、説明の便宜上、メ
モリセル１０Ａを選択し、このメモリセル１０Ａのデー
タ処理を行うものとして述べる。A method of driving the nonvolatile memory will be described with reference to FIG. 1 and Table 1. Note that the MFSFE of FIG.
T11A, 11B, 11C, 11D ..., MOSFE
T12A, 12B. 12C, 12D ... and MOS
The FETs 13A, 13B, 13C, 13D ... Are N-channel transistors, and the MFSFET 11A,
Conduction state (ON state) of 11B, 11C, 11D ...
Is set to the write state “1”. For convenience of explanation, it is assumed that the memory cell 10A is selected and data processing of this memory cell 10A is performed.
【００２３】[0023]
【表１】 [Table 1]
【００２４】＜読み出し（ＲＥＡＤ）＞ソースラインＳ
Ｌ１を介してソースラインＳＬ１に接続されているメモ
リセルのＭＯＳＦＥＴのソースに電流ＳＡを供給し、メ
モリセル１０Ａを選択するために、第１のワードライン
ＷＬ１−１を介してワードラインＷＬ１−１に接続され
ているメモリセルのＭＯＳＦＥＴのゲートに電圧Ｖccを
印加する。そうすると、メモリセル１０Ａの読み出し用
のＭＯＳＦＥＴ１２ＡがＯＮし、ＭＦＳＦＥＴ１１Ａが
「１」であれば、ソースラインＢＬ１の電圧が降下す
る。このソースラインＢＬ１の電圧変化を検出・増幅す
ることで、メモリセル１０Ａのデータが読み出される。
あるいは、メモリセル１０Ａに接続されたデータ線ＤＬ
１に流れる電流を読み取ることで、メモリセル１０Ａの
データを読み出してもよい。<Read (READ)> Source line S
In order to supply the current SA to the source of the MOSFET of the memory cell connected to the source line SL1 via L1 and select the memory cell 10A, the word line WL1-1 via the first word line WL1-1. The voltage V cc is applied to the gate of the MOSFET of the memory cell connected to. Then, the read MOSFET 12A of the memory cell 10A is turned on, and if the MFSFET 11A is "1", the voltage of the source line BL1 drops. The data of the memory cell 10A is read by detecting and amplifying the voltage change of the source line BL1.
Alternatively, the data line DL connected to the memory cell 10A
The data in the memory cell 10A may be read by reading the current flowing through the memory cell 10.
【００２５】ソースラインＳＬ１に電流ＳＡを供給せ
ず、ワードラインＷＬ１−２に読出電圧Ｖccを印加しな
いので、メモリセル１０Ａ以外の非選択メモリセルの読
み出し用のＭＯＳＦＥＴがＯＦＦ状態となり、非選択メ
モリセルのデータは読み出されない。 ＜書き込み（ＷＲＩＴＥ）＞第１のワードラインＷＬ１
−１を介してワードラインＷＬ１−１に接続されている
全てのメモリセルの読み出し用のＭＯＳＦＥＴのソース
にプログラム電圧Ｖ ppを印加して、ワードラインＷＬ１
−１に接続されている全てのメモリセルの読み出し用の
ＭＯＳＦＥＴをＯＦＦする。そして、メモリセル１０Ａ
を選択するために、ソースラインＳＬ１を介してソース
ラインＳＬ１に接続されている全てのメモリセルのＭＯ
ＳＦＥＴのソースに電圧Ｖccを印加する。そうすると、
メモリセル１０Ａの書き込み・消去用のＭＯＳＦＥＴ１
３ＡがＯＮし、ＭＦＳＦＥＴ１１Ａの強誘電体ゲート膜
にのみ電圧Ｖccが印加され、メモリセル１０Ａにデータ
「１」が書き込まれる。Supply the current SA to the source line SL1
The read voltage V to the word lines WL1-2.ccDo not apply
Read all non-selected memory cells other than memory cell 10A.
The MOSFET for protrusion is turned off and the non-selected
The memory cell data is not read. <Write (WRITE)> First word line WL1
Connected to the word line WL1-1 via -1
Source of MOSFET for reading all memory cells
Program voltage V ppApply the word line WL1
For reading all memory cells connected to -1
Turn off the MOSFET. Then, the memory cell 10A
Source via source line SL1 to select
MO of all memory cells connected to the line SL1
The voltage V is applied to the source of the SFETccIs applied. Then,
MOSFET 1 for writing / erasing memory cell 10A
3A turns on, MFSFET 11A ferroelectric gate film
Voltage VccIs applied to the memory cell 10A,
"1" is written.
【００２６】このとき、メモリセル１０Ａ以外の非選択
メモリセルの書き込み・消去用のＭＯＳＦＥＴがＯＦＦ
状態で、ＭＦＳＦＥＴの強誘電体ゲート膜に電圧Ｖccが
印加されることがないため、非選択メモリセルのデータ
がソフトライトされずに済み、非選択メモリセルのデー
タは確実に保持される。 ＜消去（ＥＲＡＳＥ）＞データラインＤＬ１を介してデ
ータラインＤＬ１に接続されている全てのメモリセルの
ＭＦＳＦＥＴのドレインに書き込み時よりも充分に大き
いプログラム電圧Ｖ′ppを印加し、ソースラインＳＬ１
を介してソースラインＳＬ１に接続されている全てのメ
モリセルのＭＯＳＦＥＴのソースに消去電圧Ｖccを印加
し、残りのラインをグランドレベルに落とす。そうする
と、データラインＤＬ１に接続されているメモリセルの
ＭＦＳＦＥＴが「１」のとき、ＭＦＳＦＥＴの強誘電体
ゲート膜に書き込み時よりも充分に大きいプログラム電
圧Ｖ′ppが印加され、データラインＤＬ１に接続されて
いる全てのメモリセルのデータがライン一括消去され
る。At this time, the write / erase MOSFETs of the non-selected memory cells other than the memory cell 10A are turned off.
In this state, since the voltage V cc is not applied to the ferroelectric gate film of the MFSFET, the data of the non-selected memory cell is not soft written and the data of the non-selected memory cell is surely retained. <Erase> A program voltage V ′ pp sufficiently higher than that at the time of programming is applied to the drains of the MFSFETs of all the memory cells connected to the data line DL1 via the data line DL1, and the source line SL1
The erase voltage V cc is applied to the sources of the MOSFETs of all the memory cells connected to the source line SL1 via, and the remaining lines are dropped to the ground level. Then, when the MFSFET of the memory cell connected to the data line DL1 is “1”, a program voltage V ′ pp which is sufficiently higher than that at the time of writing is applied to the ferroelectric gate film of the MFSFET and connected to the data line DL1. The data of all the memory cells being erased are erased in a line at a time.
【００２７】このように、書き込み時において、非選択
のメモリセルのＭＦＳＦＥＴの強誘電体ゲート膜に電圧
が印加されないため、ソフトライトのない、高信頼性の
非破壊読み出しの不揮発性メモリを提供できる。次に、
本発明の第２実施例を図２に基づいて説明する。図２は
本発明第２実施例に係る不揮発性記憶装置の電気回路図
である。As described above, since no voltage is applied to the ferroelectric gate film of the MFSFET of the non-selected memory cell at the time of writing, it is possible to provide a highly reliable nondestructive read non-volatile memory without soft writing. .. next,
A second embodiment of the present invention will be described based on FIG. FIG. 2 is an electric circuit diagram of the non-volatile memory device according to the second embodiment of the present invention.
【００２８】本実施例の不揮発性メモリは、ビット単位
でのランダムアクセスを可能にすべく、図２の如く、メ
モリセル１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ・・・のＭＦ
ＳＦＥＴ１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ・・・が、ウ
ェル１４Ａ，１４Ｂ，１４Ｃ，１４Ｄ・・・により分離
され、ＭＦＳＦＥＴ１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ・
・・のドレインと半導体基板（図示せず）とが電気的に
接続されおり、ＭＦＳＦＥＴ１１Ａ，１１Ｂ，１１Ｃ，
１１Ｄ・・・のドレインおよびウェル１４Ａ，１４Ｂ，
１４Ｃ，１４Ｄ・・・にデータラインＤＬ１，ＤＬ２・
・・が接続されたものである。その他の構成は、第１実
施例と同様である。The non-volatile memory of this embodiment has a MF of memory cells 10A, 10B, 10C, 10D ... As shown in FIG. 2 in order to enable random access in bit units.
The SFETs 11A, 11B, 11C, 11D ... Are separated by the wells 14A, 14B, 14C, 14D, ..., MFSFETs 11A, 11B, 11C, 11D.
.. and the semiconductor substrate (not shown) are electrically connected, and the MFSFETs 11A, 11B, 11C,
11D ... Drain and wells 14A, 14B,
Data lines DL1 and DL2 on 14C, 14D ...
.. are connected. Other configurations are similar to those of the first embodiment.
【００２９】上記不揮発性メモリの駆動方法を図２およ
び表１を参照しつつ説明する。なお、説明の便宜上、メ
モリセル１０Ａを選択し、このメモリセル１０Ａのデー
タ処理を行うものとして述べる。A method of driving the nonvolatile memory will be described with reference to FIG. 2 and Table 1. For convenience of explanation, it is assumed that the memory cell 10A is selected and data processing of this memory cell 10A is performed.
【００３０】[0030]
【表２】 [Table 2]
【００３１】表２から明らかなように、読み出し、書き
込みの駆動方法は第１実施例と同様であるので、読み出
し、書き込みについては説明を省略する。消去（ＥＲＡ
ＳＥ）時においては、データラインＤＬ１にプログラム
電圧Ｖppを印加することにより、メモリセル１０ＡのＭ
ＦＳＦＥＴ１１Ａの基板電圧がプログラム電圧Ｖppとな
り、メモリセル１０Ａのデータが消去される。As is apparent from Table 2, the read / write driving method is the same as that in the first embodiment, and therefore the description of read / write will be omitted. Erase (ERA
At the time of (SE), by applying the program voltage V pp to the data line DL1, M of the memory cell 10A is
The substrate voltage of the FSFET 11A becomes the program voltage V pp , and the data in the memory cell 10A is erased.
【００３２】このとき、メモリセル１０Ａを選択するた
めに、ソースラインＳＬ１に電圧Ｖ ccを印加し、ソース
ラインＳＬ１に接続されている全てのメモリセルの書き
込み・消去用のＭＯＳＦＥＴをＯＮにする。そして、メ
モリセル１０Ａが接続されていない第２のワードライン
ＷＬ２−２にプログラム電圧Ｖppに印加すると、メモリ
セル１０Ａ以外のＭＦＳＦＥＴの強誘電体ゲート膜にプ
ログラム電圧Ｖppが印加される。これにより、メモリセ
ル１０Ａのデータのみが消去される。At this time, the memory cell 10A is selected.
To the source line SL1 ccImpress the source
Writing all memory cells connected to line SL1
Turn on the plug-in / erase MOSFET. And
Second word line to which memory cell 10A is not connected
Program voltage V to WL2-2ppApplied to the memory
For the ferroelectric gate film of MFSFET other than the cell 10A,
Program voltage VppIs applied. This allows the memory
Only the data of 10A is deleted.
【００３３】したがって、ソフトライトなしにビット単
位でのランダムアクセスが可能となる。なお、本発明は
上記実施例に限定されるものではなく、本発明の範囲内
で多くの修正および変更を加え得ることは勿論である。Therefore, random access can be performed in bit units without soft writing. It should be noted that the present invention is not limited to the above embodiment, and many modifications and changes can be made within the scope of the present invention.
【００３４】[0034]
【発明の効果】以上の説明から明らかな通り、本発明請
求項１ないし３の不揮発性記憶素子およびこれを利用し
た不揮発性記憶装置、ならびに不揮発性記憶の駆動方法
によると、ソフトライトのない、高信頼性の非破壊読み
出しが可能となる。また、請求項４ないし６の不揮発性
記憶素子およびこれを利用した不揮発性記憶装置、なら
びに不揮発性記憶の駆動方法によると、ソフトライトな
しにビット単位でのランダムアクセスが可能となる。As is apparent from the above description, according to the non-volatile memory element, the non-volatile memory device using the same, and the non-volatile memory driving method of the present invention, there is no soft write. Highly reliable nondestructive read is possible. According to the non-volatile memory element, the non-volatile memory device using the same, and the non-volatile memory driving method of the present invention, random access can be performed in bit units without soft writing.
【図１】本発明第１実施例に係る不揮発性記憶装置の電
気回路図である。FIG. 1 is an electric circuit diagram of a nonvolatile memory device according to a first embodiment of the present invention.
【図２】本発明第２実施例に係る不揮発性記憶装置の電
気回路図である。FIG. 2 is an electric circuit diagram of a nonvolatile memory device according to a second embodiment of the present invention.
【図３】従来の強誘電体キャパシタを用いた不揮発性記
憶素子の電気回路図である。FIG. 3 is an electric circuit diagram of a nonvolatile memory element using a conventional ferroelectric capacitor.
【図４】強誘電体ゲート膜を有する電界効果トランジス
タの断面図である。FIG. 4 is a cross-sectional view of a field effect transistor having a ferroelectric gate film.
【図５】強誘電体のＰ−Ｅヒステリシス特性を示す図で
ある。FIG. 5 is a diagram showing PE hysteresis characteristics of a ferroelectric substance.
【図６】従来の強誘電体ゲート膜を有する電界効果トラ
ンジスタを用いた不揮発性記憶素子の電気回路図であ
る。FIG. 6 is an electric circuit diagram of a nonvolatile memory element using a field effect transistor having a conventional ferroelectric gate film.
１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ・・・ メモリセル １１Ａ，１１Ｂ，１１Ｃ，１１Ｄ・・・ ＭＦＳＦＥＴ １２Ａ，１２Ｂ，１２Ｃ，１２Ｄ・・・ 読み出し用の
ＭＯＳＦＥＴ １３Ａ，１３Ｂ，１３Ｃ，１３Ｄ・・・ 書き込み・消
去用のＭＯＳＦＥＴ １４Ａ，１４Ｂ，１４Ｃ，１４Ｄ・・・ ウェル ＤＬ１，ＤＬ２・・・ データライン ＳＬ１，ＳＬ２・・・ ソースライン ＷＬ１−１，ＷＬ１−２・・・ 第１のワードライン ＷＬ２−１，ＷＬ２−２・・・ 第２のワードライン10A, 10B, 10C, 10D ... Memory cells 11A, 11B, 11C, 11D ... MFSFETs 12A, 12B, 12C, 12D ... MOSFETs for reading 13A, 13B, 13C, 13D ... Writing / erasing Wells DL1, DL2 ... Data lines SL1, SL2 ... Source lines WL1-1, WL1-2 ... First word lines WL2-1, WL2 -2 ... second word line
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 Ｈ０１Ｌ 29/78 ３７１ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Office reference number FI technical display location H01L 29/792 H01L 29/78 371
Claims (6)
有する第１の電界効果トランジスタと、 第１の電界効果トランジスタに直列接続された読み出し
用の第２の電界効果トランジスタと、 第１の電界効果トランジスタのゲートに接続された書き
込み・消去用の第３の電界効果トランジスタとを備えた
ことを特徴とする不揮発性記憶素子。1. A first field effect transistor having a ferroelectric gate film for accumulating charges, a second field effect transistor for reading connected in series to the first field effect transistor, and And a third field-effect transistor for writing / erasing connected to the gate of the field-effect transistor.
リックス状に配置された構成を含むことを特徴とする不
揮発性記憶装置。2. The non-volatile memory device according to claim 1, wherein the non-volatile memory element includes a structure arranged in a matrix.
て、 第１の電界効果トランジスタのドレインにデータライン
を接続し、 第２の電界効果トランジスタのソースにソースライン
を、ゲートに第１のワードラインをそれぞれ接続し、 第３の電界効果トランジスタのソースに第２のワードラ
インを接続し、 読み出し時に、読み出しする不揮発性記憶素子に接続さ
れたソースラインに対して電流ＳＡを供給し、読み出し
する不揮発性記憶素子を選択するため、当該不揮発性記
憶素子に接続された第１のワードラインに対して電圧Ｖ
ccを印加し、 書き込み時に、書き込みする不揮発性記憶素子に接続さ
れた第１のワードラインに対してプログラム電圧Ｖppを
印加し、書き込みする不揮発性記憶素子を選択するた
め、当該不揮発性記憶素子に接続されたソースラインに
対して電圧Ｖccを印加し、 消去時に、消去する不揮発性記憶素子に接続されたデー
タラインに対して書き込み時よりも充分に大きなプログ
ラム電圧Ｖ′ppを印加し、消去する不揮発性記憶素子を
選択するため、当該不揮発性記憶素子に接続されたソー
スラインに対して電圧Ｖccを印加し、他のラインをグラ
ンドレベルに落とすことを特徴とする不揮発性記憶装置
の駆動方法。3. The non-volatile memory device according to claim 2, wherein the data line is connected to the drain of the first field effect transistor, the source line is connected to the source of the second field effect transistor, and the first word is connected to the gate. The lines are connected to each other, the second word line is connected to the source of the third field effect transistor, and at the time of reading, the current SA is supplied to the source line connected to the nonvolatile memory element to be read, and the reading is performed. In order to select the nonvolatile memory element, the voltage V is applied to the first word line connected to the nonvolatile memory element.
In order to select the nonvolatile memory element to be written by applying the program voltage V pp to the first word line connected to the nonvolatile memory element to be written by applying cc A voltage V cc is applied to the source line connected to the memory cell line, and a program voltage V ′ pp is applied to the data line connected to the nonvolatile memory element to be erased at the time of erasing, which is sufficiently higher than that at the time of writing, In order to select a nonvolatile memory element to be erased, a voltage V cc is applied to a source line connected to the nonvolatile memory element and the other lines are dropped to the ground level. Driving method.
て、第１の電界効果トランジスタがウェルにより分離さ
れ、第１の電界効果トランジスタのドレインと半導体基
板とが電気的に接続されたことを特徴とする不揮発性記
憶素子。4. The non-volatile memory element according to claim 1, wherein the first field effect transistor is separated by a well, and the drain of the first field effect transistor and the semiconductor substrate are electrically connected. And a non-volatile memory element.
リックス状に配置された構成を含むことを特徴とする不
揮発性記憶装置。5. The non-volatile memory device according to claim 4, wherein the non-volatile memory element includes a structure arranged in a matrix.
て、 第１の電界効果トランジスタのドレインおよびウェルに
データラインを接続し、 第２の電界効果トランジスタのソースにソースライン
を、ゲートに第１のワードラインをそれぞれ接続し、 第３の電界効果トランジスタのソースに第２のワードラ
インを接続し、 読み出し時に、読み出しする不揮発性記憶素子に接続さ
れたソースラインに対して電流ＳＡを供給し、読み出し
する不揮発性記憶素子を選択するため、当該不揮発性記
憶素子に接続された第１のワードラインに対して電圧Ｖ
ccを印加し、 書き込み時に、書き込みする不揮発性記憶素子に接続さ
れた第１のワードラインに対してプログラム電圧Ｖppを
印加し、書き込みする不揮発性記憶素子を選択するた
め、当該不揮発性記憶素子に接続されたソースラインに
対して電圧Ｖccを印加し、 消去時に、消去する不揮発性記憶素子に接続されたデー
タラインに対してプログラム電圧Ｖppを印加し、消去す
る不揮発性記憶素子を選択するため、当該不揮発性記憶
素子に接続されたソースラインに対して電圧Ｖccを印加
し、消去しない不揮発性記憶素子に接続された第２のワ
ードラインに対してプログラム電圧Ｖppを印加すること
を特徴とする不揮発性記憶装置の駆動方法。6. The non-volatile memory device according to claim 5, wherein a data line is connected to the drain and well of the first field effect transistor, the source line is connected to the source of the second field effect transistor, and the first is connected to the gate. Of the third field effect transistor, the second word line is connected to the source of the third field effect transistor, and at the time of reading, a current SA is supplied to the source line connected to the nonvolatile memory element to be read, In order to select the nonvolatile memory element to read, the voltage V is applied to the first word line connected to the nonvolatile memory element.
In order to select the nonvolatile memory element to be written by applying the program voltage V pp to the first word line connected to the nonvolatile memory element to be written by applying cc The voltage V cc is applied to the source line connected to the memory cell and the program voltage V pp is applied to the data line connected to the nonvolatile memory element to be erased at the time of erasing to select the nonvolatile memory element to be erased. Therefore, the voltage V cc is applied to the source line connected to the non-volatile memory element, and the program voltage V pp is applied to the second word line connected to the non-erasable non-volatile memory element. A method for driving a nonvolatile memory device, comprising:
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1217892A JP3176114B2 (en) | 1992-01-27 | 1992-01-27 | Nonvolatile storage element, nonvolatile storage device using the same, and method of driving nonvolatile storage device |
| US08/005,070 US5345414A (en) | 1992-01-27 | 1993-01-15 | Semiconductor memory device having ferroelectric film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1217892A JP3176114B2 (en) | 1992-01-27 | 1992-01-27 | Nonvolatile storage element, nonvolatile storage device using the same, and method of driving nonvolatile storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05205487A true JPH05205487A (en) | 1993-08-13 |
| JP3176114B2 JP3176114B2 (en) | 2001-06-11 |
Family
ID=11798176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1217892A Expired - Fee Related JP3176114B2 (en) | 1992-01-27 | 1992-01-27 | Nonvolatile storage element, nonvolatile storage device using the same, and method of driving nonvolatile storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3176114B2 (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5737261A (en) * | 1996-06-18 | 1998-04-07 | Fujitsu Limited | Non-volatile ferroelectric memory utilizing residual polarization of a ferroelectric film |
| EP1132921A1 (en) * | 2000-03-09 | 2001-09-12 | Matsushita Electric Industrial Co., Ltd. | Methods of reading and writing data from/on a semiconductor memory device, and method for driving the device |
| US7842989B2 (en) | 2008-01-09 | 2010-11-30 | Panasonic Corporation | Semiconductor memory cell and semiconductor memory array using the same |
| US8004871B2 (en) | 2008-05-26 | 2011-08-23 | Panasonic Corporation | Semiconductor memory device including FET memory elements |
| US8385099B2 (en) | 2009-02-24 | 2013-02-26 | Panasonic Corporation | Semiconductor memory cell and manufacturing method thereof, and semiconductor memory devices |
| WO2018186035A1 (en) * | 2017-04-03 | 2018-10-11 | ソニーセミコンダクタソリューションズ株式会社 | Semiconductor memory element, semiconductor memory device, semiconductor system and control method |
-
1992
- 1992-01-27 JP JP1217892A patent/JP3176114B2/en not_active Expired - Fee Related
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5737261A (en) * | 1996-06-18 | 1998-04-07 | Fujitsu Limited | Non-volatile ferroelectric memory utilizing residual polarization of a ferroelectric film |
| EP1132921A1 (en) * | 2000-03-09 | 2001-09-12 | Matsushita Electric Industrial Co., Ltd. | Methods of reading and writing data from/on a semiconductor memory device, and method for driving the device |
| US6438021B2 (en) | 2000-03-09 | 2002-08-20 | Matsushita Electronics Corporation | Methods of reading and writing data from/ on semiconductor memory device, and method for driving the device |
| US7842989B2 (en) | 2008-01-09 | 2010-11-30 | Panasonic Corporation | Semiconductor memory cell and semiconductor memory array using the same |
| US8004871B2 (en) | 2008-05-26 | 2011-08-23 | Panasonic Corporation | Semiconductor memory device including FET memory elements |
| US8385099B2 (en) | 2009-02-24 | 2013-02-26 | Panasonic Corporation | Semiconductor memory cell and manufacturing method thereof, and semiconductor memory devices |
| WO2018186035A1 (en) * | 2017-04-03 | 2018-10-11 | ソニーセミコンダクタソリューションズ株式会社 | Semiconductor memory element, semiconductor memory device, semiconductor system and control method |
| CN110476248A (en) * | 2017-04-03 | 2019-11-19 | 索尼半导体解决方案公司 | Semiconductor memory component, semiconductor storage, semiconductor system and control method |
| JPWO2018186035A1 (en) * | 2017-04-03 | 2020-02-13 | ソニーセミコンダクタソリューションズ株式会社 | Semiconductor storage element, semiconductor storage device, semiconductor system and control method |
| US11087818B2 (en) | 2017-04-03 | 2021-08-10 | Sony Semiconductor Solutions Corporation | Semiconductor storage element, semiconductor storage device, semiconductor system, and control method |
| CN110476248B (en) * | 2017-04-03 | 2023-11-28 | 索尼半导体解决方案公司 | Semiconductor memory element, semiconductor memory device, semiconductor system, and control method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3176114B2 (en) | 2001-06-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3532747B2 (en) | Ferroelectric storage device, flash memory, and nonvolatile random access memory | |
| US6370056B1 (en) | Ferroelectric memory and method of operating same | |
| JP3207227B2 (en) | Nonvolatile semiconductor memory device | |
| KR100470846B1 (en) | Data writing method of semiconductor memory device, and semiconductor integrated circuit device | |
| JP3214715B2 (en) | Semiconductor storage element | |
| US20030235077A1 (en) | Write once read only memory employing floating gates | |
| JP3123921B2 (en) | Semiconductor device and nonvolatile semiconductor memory | |
| JP3505758B2 (en) | Non-volatile semiconductor memory | |
| US7741668B2 (en) | Nonvolatile ferroelectric memory device | |
| KR100520016B1 (en) | Ferroelectric semiconductor memory | |
| JP3698386B2 (en) | Data storage | |
| JPH05250881A (en) | Nonvolatile storage element | |
| US6970370B2 (en) | Ferroelectric write once read only memory for archival storage | |
| US6392920B2 (en) | Nonvolatile memory and its driving method | |
| JPH07176184A (en) | Semiconductor memory and writing and reading method for data in the semiconductor memory | |
| JP2002150783A (en) | Semiconductor memory and method for discriminating change of threshold value of memory cell transistor | |
| JP3176114B2 (en) | Nonvolatile storage element, nonvolatile storage device using the same, and method of driving nonvolatile storage device | |
| JP2001168296A (en) | Nonvolatile memory device and its driving method | |
| US20050094457A1 (en) | Ferroelectric memory and method of operating same | |
| JP3153606B2 (en) | Nonvolatile storage element, nonvolatile storage device using the same, and method of driving nonvolatile storage device | |
| JPH06125066A (en) | Usage of ferroelectric nonvolatile memory | |
| JP3207226B2 (en) | Nonvolatile semiconductor memory device | |
| JP2001110192A (en) | Non-volatile memory, and its driving method | |
| JP3181046B2 (en) | Non-volatile memory | |
| JPH0982905A (en) | Ferroelectric storage device and its driving method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |