JPH0520189A - Cache memory - Google Patents
Cache memoryInfo
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- JPH0520189A JPH0520189A JP3176370A JP17637091A JPH0520189A JP H0520189 A JPH0520189 A JP H0520189A JP 3176370 A JP3176370 A JP 3176370A JP 17637091 A JP17637091 A JP 17637091A JP H0520189 A JPH0520189 A JP H0520189A
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- Japan
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- register
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は情報処理装置に使用する
キャッシュメモリに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a cache memory used in an information processing device.
【０００２】[0002]
【従来の技術】従来のキャッシュメモリは、主記憶の内
容とこの主記憶の内容の写しを記憶するデータアレイの
内容との間に不一致が検出された場合、プロセッサから
のキャッシュメモリに対する読出し要求および書込み要
求を待たせ、キャッシュメモリ内の不一致データを無効
化する処理を優先的に行うよう制御している。2. Description of the Related Art In a conventional cache memory, when a mismatch is detected between the contents of a main memory and the contents of a data array which stores a copy of the contents of the main memory, a read request from the processor to the cache memory and The write request is kept waiting, and the process of invalidating the mismatched data in the cache memory is controlled preferentially.
【０００３】[0003]
【発明が解決しようとする課題】上述した従来のキャッ
シュメモリは、主記憶の内容との不一致を検出するごと
に、プロセッサからのキャッシュメモリ読出し要求およ
び書込み要求を待たせるためプロセッサの性能低下を招
くという問題点がある。In the above-described conventional cache memory, the performance of the processor is deteriorated because the cache memory read request and the write request from the processor are made to wait each time the mismatch with the content of the main memory is detected. There is a problem.
【０００４】本発明の目的は、主記憶の内容との不一致
が発生してもプロセッサの性能を低下させることのない
キャッシュメモリを提供することにある。An object of the present invention is to provide a cache memory that does not deteriorate the performance of the processor even if the content of the main memory does not match.
【０００５】[0005]
【課題を解決するための手段】本発明のキャッシュメモ
リは、メモリアクセスアドレスを保持する第１のアドレ
スレジスタと、主記憶の内容とこの主記憶の内容の写し
を記憶するデータアレイの内容との間に不一致が検出さ
れた際に発生するキャッシュ無効化処理のアドレスを保
持する第２のアドレスレジスタと、前記第１のアドレス
レジスタと前記第２のアドレスレジスタとを比較し両者
の一致状態を判定し論理値として出力する第１の判定回
路と、前記第１の判定回路の判定結果を受け前記第１の
アドレスレジスタおよび前記第２のアドレスレジスタの
いずれか一方から予めメモリアクセスアドレスの一部を
記憶することにより前記主記憶の内容とデータアレイの
内容との間の対応を管理するアドレスアレイを索引する
ためのアドレスを選択する選択回路と、前記第１のアド
レスレジスタおよび前記アドレスアレイがそれぞれ出力
するメモリアクセスアドレスの一部を比較し両者の一致
状態を判定し論理値として出力する第２の判定回路とを
備え、前記第１の判定回路が両者のメモリアクセスアド
レスが一致していると判定した場合にのみ前記アドレス
アレイに対してキャッシュ無効化処理を行う構成であ
る。A cache memory of the present invention comprises a first address register for holding a memory access address, a main memory content and a data array content for storing a copy of the main memory content. A second address register that holds the address of the cache invalidation process that occurs when a mismatch is detected between the first address register and the second address register is compared to determine a match state between them. And outputs a part of the memory access address in advance from either the first address register or the second address register which receives the determination result of the first determination circuit. An address for indexing an address array that manages the correspondence between the contents of the main memory and the contents of the data array by storing A second selection circuit for comparing a part of the memory access addresses respectively output from the first address register and the address array, determining a coincidence state between the two, and outputting a logical value. The cache invalidation process is performed on the address array only when the first determination circuit determines that the memory access addresses of the two match.
【０００６】[0006]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。Embodiments of the present invention will now be described with reference to the drawings.
【０００７】図１は本発明の一実施例のブロック図であ
る。FIG. 1 is a block diagram of an embodiment of the present invention.
【０００８】本発明のキャッシュメモリ１０は、メモリ
アクセスアドレスを保持するアドレスレジスタ１と、図
示していない主記憶の内容とこの主記憶の内容の写しを
記憶するデータアレイ６の内容との間に不一致が検出さ
れた際に発生するキャッシュ無効化処理のアドレスを保
持するアドレスレジスタ２と、アドレスレジスタ１，２
の保持するメモリアクセスアドレスを比較し両者の一致
状態を判定し、一致出力３１として、一致した場合には
論理値“１”を出力し、一致しなかった場合には論理値
“０”を出力する判定回路３と、判定回路３の判定結果
を受けアドレスレジスタ１，２のいずれか一方から、予
めメモリアクセスアドレスの一部を記憶することによ
り、主記憶の内容とデータアレイ６の内容との間の対応
を管理するアドレスアレイ５を索引するためのアドレス
を選択する選択回路４と、アドレスレジスタ１およびア
ドレスアレイ５がそれぞれ出力するメモリアクセスアド
レスの一部を比較し両者の一致状態を判定し、一致出力
７１として、一致した場合には論理値“１”を、一致し
なかった場合には論理値“０”を出力する判定回路７と
を備えている。The cache memory 10 of the present invention includes an address register 1 for holding a memory access address, a main memory (not shown) and a data array 6 for storing a copy of the main memory. The address register 2 that holds the address of the cache invalidation processing that occurs when a mismatch is detected, and the address registers 1 and 2
The memory access addresses held by are compared with each other to determine a coincidence state between them, and as a coincidence output 31, a logical value “1” is output when they coincide, and a logical value “0” is output when they do not coincide. By storing a part of the memory access address in advance from one of the address register 1 and the address register 1 or 2, which receives the determination result of the determination circuit 3, the content of the main memory and the content of the data array 6 are stored. The selection circuit 4 that selects an address for indexing the address array 5 that manages the correspondence between the two and a part of the memory access addresses output from the address register 1 and the address array 5 are compared to determine the coincidence state between the two. The coincidence output 71 is provided with a determination circuit 7 that outputs a logical value “1” when they match and a logical value “0” when they do not match.
【０００９】なお、データアレイ６は、アドレスレジス
タ１によってアドレスアレイ５のアドレス値が決定され
るのと同時に索引され、読出しデータ６２を送出する。
読出しデータ６２は、判定回路７の一致出力７１が論理
値“１”のとき有効となる。又、一致出力７１が論理値
“１”の時にはキャッシュヒットを発生する。The data array 6 is indexed at the same time when the address value of the address array 5 is determined by the address register 1 and sends out the read data 62.
The read data 62 is valid when the coincidence output 71 of the determination circuit 7 has the logical value “1”. When the coincidence output 71 has the logical value "1", a cache hit occurs.
【００１０】次に動作について説明する。Next, the operation will be described.
【００１１】ここで、動作としては、メモリアクセスア
ドレスとキャッシュ無効化処理アドレスとが同時にアド
レスレジスタ１，２に設定された場合を取りあげる。Here, as the operation, the case where the memory access address and the cache invalidation processing address are simultaneously set in the address registers 1 and 2 will be taken up.
【００１２】メモリアクセスアドレスとキャッシュ無効
化処理アドレスとがアドレスレジスタ１，２に設定され
ると、判定回路３は、信号線１０２上のアドレスと信号
線２０１上のアドレスとを比較し両者が一致していれ
ば、一致出力３１として論理値“１”を出力する。も
し、一致出力３１が論理値“０”の場合、メモリアクセ
ス要求の処理を優先して行なうため、選択回路４はアド
レスレジスタ１のメモリアクセスアドレスを選択し、選
択したアドレスによってアドレスアレイ５を索引し、キ
ャッシュヒットの判定を判定回路７で行う。このとき、
アドレスアレイ５と同時に、データアレイ６も又、アド
レスレジスタ１のアドレスによってアクセスされ、読出
しデータ６２を出力する。データアレイ６の出力した読
出しデータ６２は、判定回路７の一致出力７１が論理値
“１”のとき有効となる。When the memory access address and the cache invalidation processing address are set in the address registers 1 and 2, the decision circuit 3 compares the address on the signal line 102 with the address on the signal line 201, and both of them are judged as one. If so, a logical value "1" is output as the coincidence output 31. If the coincidence output 31 has the logical value "0", the memory access request is preferentially processed. Therefore, the selection circuit 4 selects the memory access address of the address register 1, and the address array 5 is indexed by the selected address. Then, the judgment circuit 7 judges the cache hit. At this time,
At the same time as the address array 5, the data array 6 is also accessed by the address of the address register 1 and outputs the read data 62. The read data 62 output from the data array 6 is valid when the coincidence output 71 of the determination circuit 7 has the logical value "1".
【００１３】又、アドレスレジスタ１の内容とアドレス
レジスタ２の内容とを、判定回路３が一致と判定した場
合は、キャッシュ無効化処理を優先して行うため、選択
回路４はアドレスレジスタ１のメモリアクセスアドレス
を選択し、選択したアドレスによってアドレスアレイ５
の内容を無効化する。If the determination circuit 3 determines that the contents of the address register 1 and the contents of the address register 2 are the same, the cache invalidation process is prioritized, so that the selection circuit 4 causes the memory of the address register 1 to operate. Select an access address and use the address array 5 according to the selected address.
Invalidates the contents of.
【００１４】[0014]
【発明の効果】以上説明したように、本発明は、メモリ
アクセスアドレスを保持する第１のアドレスレジスタ
と、主記憶の内容とこの主記憶の内容の写しを記憶する
データアレイの内容との間に不一致が検出された際に発
生するキャッシュ無効化処理のアドレスを保持する第２
のアドレスレジスタと、第１のアドレスレジスタと第２
のアドレスレジスタとを比較し両者の一致状態を判定し
論理値として出力する第１の判定回路と、第１の判定回
路の判定結果を受け、第１のアドレスレジスタおよび第
２のアドレスレジスタのいずれか一方から、予めメモリ
アクセスアドレスの一部を記憶することにより、主記憶
の内容とデータアレイの内容との間の対応を管理するア
ドレスアレイを索引するためのアドレスを選択する選択
回路と、第１のアドレスレジスタおよびアドレスアレイ
がそれぞれ出力するメモリアクセスアドレスの一部を比
較し、両者の一致状態を判定し論理値として出力する第
２の判定回路とを備え、第１の判定回路が両者のメモリ
アクセスアドレスが一致していると判定した場合にの
み、アドレスアレイに対してキャッシュ無効化処理を行
う構成とすることにより、主記憶の内容との不一致が発
生してもプロセッサの性能を低下させずに処理を実行す
ることができるという効果が有る。As described above, according to the present invention, between the first address register for holding the memory access address, the content of the main memory and the content of the data array for storing a copy of the content of the main memory. The second that holds the address of cache invalidation processing that occurs when a mismatch is detected in
Address register, first address register and second address register
Of the first address register and the second address register that receives the determination result of the first determination circuit and compares the two address registers with each other to determine the coincidence state between them and output them as a logical value. From one of them, a selection circuit for selecting an address for indexing the address array for managing the correspondence between the contents of the main memory and the contents of the data array by storing a part of the memory access address in advance, A second determination circuit that compares a part of the memory access addresses output by the first address register and the address array, determines the coincidence state between the two, and outputs the logical value as a logical value. Only when it is determined that the memory access addresses match, cache invalidation processing is performed on the address array. Ri, advantageous effect is attained that it is a mismatch between the contents of the main memory to execute the process without degrading the performance of the processor even if it occurs.
【図１】本発明の一実施例のブロック図である。FIG. 1 is a block diagram of an embodiment of the present invention.
１，２ アドレスレジスタ ３，７ 判定回路 ４ 選択回路 ５ アドレスアレイ ６ データアレイ １０ キャッシュメモリ ３１，７１ 一致出力 ６２ 読出しデータ 1, 2 Address register 3, 7 Judgment circuit 4 Selection circuit 5 Address array 6 Data array 10 Cache memory 31, 71 Match output 62 Read data
Claims (1)
のアドレスレジスタと、主記憶の内容とこの主記憶の内
容の写しを記憶するデータアレイの内容との間に不一致
が検出された際に発生するキャッシュ無効化処理のアド
レスを保持する第２のアドレスレジスタと、前記第１の
アドレスレジスタと前記第２のアドレスレジスタとを比
較し両者の一致状態を判定し論理値として出力する第１
の判定回路と、前記第１の判定回路の判定結果を受け前
記第１のアドレスレジスタおよび前記第２のアドレスレ
ジスタのいずれか一方から予めメモリアクセスアドレス
の一部を記憶することにより前記主記憶の内容とデータ
アレイの内容との間の対応を管理するアドレスアレイを
索引するためのアドレスを選択する選択回路と、前記第
１のアドレスレジスタおよび前記アドレスアレイがそれ
ぞれ出力するメモリアクセスアドレスの一部を比較し両
者の一致状態を判定し論理値として出力する第２の判定
回路とを備え、前記第１の判定回路が両者のメモリアク
セスアドレスが一致していると判定した場合にのみ前記
アドレスアレイに対してキャッシュ無効化処理を行うこ
とを特徴とするキャッシュメモリ。Claim: What is claimed is: 1. A first holding memory access address.
Address register and a second address holding the address of the cache invalidation processing that occurs when a mismatch is detected between the contents of the main memory and the contents of the data array that stores a copy of the contents of this main memory A first register that compares a register with the first address register and the second address register to determine a coincidence state between them and output as a logical value
Of the main memory by storing a part of the memory access address in advance from one of the first address register and the second address register in response to the determination result of the first determination circuit. A selection circuit for selecting an address for indexing the address array managing the correspondence between the contents and the contents of the data array; and a part of the memory access address output by each of the first address register and the address array. A second determination circuit for comparing and determining a coincidence state between the two and outputting as a logical value, and the address array is stored in the address array only when the first determination circuit determines that the memory access addresses of the both coincide. A cache memory characterized by performing cache invalidation processing.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3176370A JPH0520189A (en) | 1991-07-17 | 1991-07-17 | Cache memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3176370A JPH0520189A (en) | 1991-07-17 | 1991-07-17 | Cache memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0520189A true JPH0520189A (en) | 1993-01-29 |
Family
ID=16012439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3176370A Pending JPH0520189A (en) | 1991-07-17 | 1991-07-17 | Cache memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0520189A (en) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0245861A (en) * | 1988-08-06 | 1990-02-15 | Fujitsu Ltd | Main storage control system |
| JPH0248749A (en) * | 1988-08-10 | 1990-02-19 | Hitachi Ltd | Buffer storage control device |
| JPH0256651A (en) * | 1988-08-23 | 1990-02-26 | Omron Tateisi Electron Co | Memory device |
-
1991
- 1991-07-17 JP JP3176370A patent/JPH0520189A/en active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0245861A (en) * | 1988-08-06 | 1990-02-15 | Fujitsu Ltd | Main storage control system |
| JPH0248749A (en) * | 1988-08-10 | 1990-02-19 | Hitachi Ltd | Buffer storage control device |
| JPH0256651A (en) * | 1988-08-23 | 1990-02-26 | Omron Tateisi Electron Co | Memory device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970408 |