JPH05198799A - Semiconductor device and manufacture thereof - Google Patents
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- JPH05198799A JPH05198799A JP5079291A JP5079291A JPH05198799A JP H05198799 A JPH05198799 A JP H05198799A JP 5079291 A JP5079291 A JP 5079291A JP 5079291 A JP5079291 A JP 5079291A JP H05198799 A JPH05198799 A JP H05198799A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、スイッチンング素子、
集積回路等に用いられる絶縁ゲイト型電界効果トランジ
スタに関するものである。BACKGROUND OF THE INVENTION The present invention relates to a switching element,
The present invention relates to an insulated gate field effect transistor used in integrated circuits and the like.
【０００２】[0002]
【従来の技術】従来、絶縁ゲイト電界効果トランジスタ
としては、どのような形式のものであってもソース領
域、チャネル領域、ドレイン領域を構成する半導体部分
から構成されていた。そして、ソース領域とチャネル領
域を構成する半導体と、ドレイン領域とチャネル領域を
構成する半導体とは図２に示されるように直接接してい
るのが普通であった。2. Description of the Related Art Conventionally, an insulated gate field effect transistor of any type has been composed of a semiconductor portion forming a source region, a channel region and a drain region. The semiconductor forming the source region and the channel region and the semiconductor forming the drain region and the channel region were usually in direct contact with each other as shown in FIG.
【０００３】しかしながら従来のソース領域とチャネル
領域、ドレイン領域とチャネル領域とが接している形式
の絶縁ゲイト型電界効果トランジスタではドレイン耐圧
の低さの問題がある。However, the conventional insulated gate field effect transistor of the type in which the source region and the channel region and the drain region and the channel region are in contact with each other has a problem of low drain breakdown voltage.
【０００４】ドレイン耐圧の低さは、しきい値電圧以下
の条件のもとで、本来図３（Ａ）に示されるようなシャ
ープな特性を示さなければならないドレイン電流
（ＩD ）とドレイン電圧（ＶD ）の関係が図３（Ｂ）に
示されるようななだらかな曲線を描いてしまう特性にな
ってしまう原因となる。この原因はいわゆるパンチスル
ー電流の発生に起因するものである。The low drain breakdown voltage means that the drain current ( ID ) and drain voltage which should originally show sharp characteristics as shown in FIG. This causes the relationship of (V D ) to have a characteristic of drawing a gentle curve as shown in FIG. 3 (B). This is due to the generation of so-called punch through current.
【０００５】前述の図３（Ｂ）に示したようなＶD ーＩ
D 特性を示す絶縁ゲイト型電界効果トランジスタは、し
きい値電圧以下の電圧がゲイト電極に加わっている状
態、すなわちまったくＯＦＦの状態においてもドレイン
電流が少しずつ流れてしまうスローリークの状態になっ
てしまい、スイッチング素子としての性能、信頼性に問
題が生じてしまう。The V D -I as shown in FIG.
The insulated gate field effect transistor exhibiting the D characteristic is in a slow leak state in which the drain current gradually flows even when a voltage lower than the threshold voltage is applied to the gate electrode, that is, even when the gate electrode is completely off. As a result, there is a problem in the performance and reliability of the switching element.
【０００６】パンチスルー電流とは本来チャネルの形成
されるはずのないゲイト電圧条件下、すなわちしきい値
電圧（Ｖｔｈ）以下の条件のもとでもソース、ドレイン
間の電圧をある程度以上に上げるとドレイン電流が急速
に増加する現象のことである。この現象は、ドレイン接
合における逆バイアス電圧による影響がオース接合にま
で及ぶことによって生じるものと説明される。このパン
チスルー電流はチャネル形成領域表面よりもかなり深い
通路にそってソース、ドレイン間を流れている。したが
って、この通路にそって抵抗を上げてやればパンチスル
ー電流を防止することができる。Punch-through current means that when the voltage between the source and the drain is raised to a certain level or more under a gate voltage condition where a channel should not be originally formed, that is, under a threshold voltage (Vth) or less. It is a phenomenon in which the current increases rapidly. This phenomenon is explained to be caused by the influence of the reverse bias voltage on the drain junction extending to the aus junction. The punch-through current flows between the source and drain along a path considerably deeper than the surface of the channel formation region. Therefore, punch-through current can be prevented by increasing the resistance along this path.
【０００７】前記のようなドレイン耐圧すなわちソー
ス、ドレイン間の絶縁性の低さに起因するパンチスルー
電流の問題を改善する方法としてライトドープドレイン
（ＬＤＤ）構造といわれる図４に示すような構造が使用
されている。これはソース領域やドレイン領域に隣接し
て不純物の濃度がそれより低い不純物領域（オフセット
・ゲイト領域）を設けたものである。図４に示されるの
は半導体基板４０１上に形成され、フィールド酸化物４
０２および４０３、ゲイト電極４０４、ソース領域４０
５、ドレイン領域４０６、ソース電極４０７、ドレイン
電極４０８、オフセット・ゲイト領域４０９および４１
０、層間絶縁物４１１を有する絶縁ゲイト型電界効果ト
ランジスタである。このオフセットゲート領域というの
は、この部分に電界が集中するのを緩和するために設け
られているものである。しかし、この構造では導電型を
付与する不純物のソース、ドレインからのオフセット領
域あるいはチャネル形成領域への拡散の問題を解決する
ことはできなかった。これは、半導体の導電型を付与す
る不純物は極めて熱拡散しやすい物質であるためであ
る。このことは、チャネル幅がサブミクロン以下の微細
な絶縁ゲイト型電界効果トランジスタでは重大な問題と
なる。すなわち、不純物がソースおよびドレイン方向か
らチャネル形成領域へ拡散することによって、チャネル
形成領域が導通してしまう、という問題が生じる。As a method of improving the problem of punch-through current caused by the drain withstand voltage, that is, the low insulation between the source and the drain, there is a structure called a light-doped drain (LDD) structure as shown in FIG. It is used. This is an impurity region (offset gate region) having a lower impurity concentration adjacent to the source region and the drain region. Shown in FIG. 4 is a field oxide 4 formed on a semiconductor substrate 401.
02 and 403, gate electrode 404, source region 40
5, drain region 406, source electrode 407, drain electrode 408, offset gate regions 409 and 41
0, an insulating gate type field effect transistor having an interlayer insulator 411. The offset gate region is provided to alleviate the concentration of the electric field at this portion. However, this structure cannot solve the problem of diffusion of impurities imparting conductivity type from the source or drain to the offset region or the channel formation region. This is because the impurities that impart the conductivity type of the semiconductor are substances that are extremely easily diffused by heat. This is a serious problem in a fine insulated gate field effect transistor having a channel width of submicron or less. That is, there is a problem that the channel formation region becomes conductive due to diffusion of impurities from the source and drain directions into the channel formation region.
【０００８】[0008]
【発明が解決しようとする課題】本発明が解決しようと
する問題点は、従来の絶縁ゲイト型電界効果トランジス
タにおけるドレイン領域からソース領域への電流ドレイ
ン耐圧の低さの問題である。The problem to be solved by the present invention is the problem of low withstand voltage of the current drain from the drain region to the source region in the conventional insulated gate field effect transistor.
【０００９】[0009]
【課題を解決使用とする手段】本発明は、絶縁ゲイト型
電界効果トランジスタにおいて、ソース領域とゲート電
極下の半導体層との境界付近、ドレイン領域とゲート電
極下の半導体層との境界付近の少なくともどちらか一方
に炭素、窒素、酸素の内少なくとも一種類の元素が添加
された領域が設けられていることを特徴とする半導体装
置である。According to the present invention, in an insulated gate field effect transistor, at least near a boundary between a source region and a semiconductor layer under a gate electrode and near a boundary between a drain region and a semiconductor layer under a gate electrode. A semiconductor device having a region in which at least one element selected from carbon, nitrogen, and oxygen is added to either one of them.
【００１０】本発明における境界付近とは、異なる特性
（性質）を有する半導体（例えばＩ型半導体とＮ型半導
体、Ｐ型半導体とＮ型半導体）の接する部分（物理的接
合部）およびその接する部分の近傍、または異なる性質
を有する半導体が接して存在している場合における電気
的接合部分である。この電気的結合部分とはその場所を
通じて電気的相互作用が行なわれる電界が最も強い部分
あるいは、不純物濃度の違いあるいは不純物の種類の違
いにより生じる電子現象としての接合している部分を意
味するものである。The vicinity of the boundary in the present invention means a portion (physical junction) where semiconductors (for example, I-type semiconductor and N-type semiconductor, P-type semiconductor and N-type semiconductor) having different characteristics (characteristics) are in contact with each other and a portion in contact therewith. Is an electrical junction portion in the vicinity of, or in the case where semiconductors having different properties are in contact with each other. The electrically coupled part means a part where the electric field is the strongest in which an electric interaction takes place, or a part joined as an electronic phenomenon caused by a difference in impurity concentration or a kind of impurity. is there.
【００１１】本発明の構成をとった絶縁ゲイト型電界効
果トランジスタは、例えば図１に示すように、半導体基
板１０１上に形成され、フィールド絶縁物１０２および
１０３、ゲイト電極１０４、ソース領域１０５、ドレイ
ン領域１０６、ソース電極１０７、ドレイン電極１０
８、前期ソースおよびドレイン領域に隣接して炭素、窒
素、酸素の内少なくとも一種類の元素が添加された領域
（以下、異元素添加領域（foreighn element doped dra
in= ＦＤＤ）、特に酸素が注入された場合を酸素添加領
域（oxygen doped drain= ＯＤＤ）という）１０９およ
び１１０、層間絶縁膜１１１を有する。この例において
は、ＦＤＤ領域１０９および１１０には炭素が添加され
ているものとし、ゲイト電極下の半導体層がチャネル形
成領域となっている。またこの例の作製法は、ゲート電
極１０４をマスクとしてＮ型の導電型を付与する不純物
であるリンをイオン打ち込み法で打ち込み、Ｎ型の導電
型を有するソース５’ドレイン６’領域を形成するもの
である。よってソース５’、ドレイン６’領域は境界１
１２、１１３まで存在しており、炭素が添加された領域
１０９、１１０は厳密にはドレイン１０６、ソース１０
５の中に設けられることになる。An insulated gate field effect transistor having the structure of the present invention is formed on a semiconductor substrate 101, for example, as shown in FIG. 1, and includes field insulators 102 and 103, a gate electrode 104, a source region 105 and a drain. Region 106, source electrode 107, drain electrode 10
8. A region adjacent to the source and drain regions where at least one element of carbon, nitrogen and oxygen is added (hereinafter, “foreighn element doped drain”).
in = FDD), particularly when oxygen is injected, is referred to as oxygen doped drain (ODD)) 109 and 110, and an interlayer insulating film 111. In this example, carbon is added to the FDD regions 109 and 110, and the semiconductor layer below the gate electrode serves as a channel formation region. Further, in the manufacturing method of this example, phosphorus, which is an impurity imparting an N-type conductivity type, is implanted by an ion implantation method using the gate electrode 104 as a mask to form a source 5 ′ drain 6 ′ region having an N-type conductivity type. It is a thing. Therefore, the source 5'and drain 6'regions are the boundary 1
Strictly speaking, the regions 109 and 110 to which carbon is added exist in the drain 106 and the source 10.
5 will be provided.
【００１２】このような構成をとったＮチャネル型のＴ
ＦＴのエネルギーバンド構造は、模式的には、図５に示
すような形になる。この場合においては、図１に示すソ
ースとチャネル、ドレインとチャネルの境界である１１
２、１１３からソース１０５、ドレイン１０６にかけて
炭素が添加された領域１０９、１１０が設けられている
ので炭素が添加されたことによってバンドギャップの大
きい部分（図５の５０２）が、空乏層のソース、ドレイ
ン側に設けられることになる。以上なような構成をとっ
た場合、図５のドレイン領域５０１からチャネル領域５
０３へ逆方向に電流がリークしようとしても、炭素、窒
素、酸素の内少なくとも一種類の元素（この場合は炭
素）が添加された領域にはバンドギャップの山５０２が
あるので、これがポテンシャル障壁となり、例えば５０
４のキャリアはソースとドレイン間に相当な電圧がかか
ってもチャネル領域５０３の方へ行くことができない。
よって、ドレイン耐圧を高くすることができる。この結
果、従来はパンチスルー電流のため電流が少しずずつス
ローリークしてしまうため図３（Ｂ）のような特性にな
ってしまうゲイト電流（ＩG ）とドレイン電圧（ＶD ）
の関係を図３（Ａ）のような改善することができる。ま
た本発明の構成をとった場合、炭素、窒素、酸素がキャ
リア発生領域（この場合は境界１１１、１１２近傍）に
おける不対結合手と結合し、中和するので再結合中心密
度が減少させることができ、デバイスとしての特性を高
めることができる。バンドギャップの山５０２の幅は図
１における炭素が添加された領域である１０９、１１０
の横方向（ソース、チャネル、ドレインを結ぶ線に平行
な方向）の厚さを変化させることによってコントロール
することができ、さらにその山の高さは、添加濃度を変
化させることでコントロールすることができる。このよ
うに、本発明は電界集中を緩和するという前述のライト
ドープドレイン（ＬＤＤ）技術とは思想的に全く異なる
技術思想のもとに達成せられるものである。An N-channel type T having such a configuration
The energy band structure of FT is typically in the form shown in FIG. In this case, it is the boundary between the source and the channel and the drain and the channel shown in FIG.
Since regions 109 and 110 to which carbon is added are provided from 2, 113 to the source 105 and the drain 106, the portion where the band gap is large (502 in FIG. 5) due to the addition of carbon is the source of the depletion layer. It will be provided on the drain side. When the above configuration is adopted, the drain region 501 to the channel region 5 in FIG.
Even if a current leaks in the opposite direction to 03, there is a bandgap peak 502 in the region where at least one element of carbon, nitrogen, and oxygen (in this case, carbon) is added, and this becomes a potential barrier. , For example 50
The carriers of No. 4 cannot go to the channel region 503 even if a considerable voltage is applied between the source and the drain.
Therefore, the drain breakdown voltage can be increased. As a result, the conventionally result in slow leak current by not a little for the punch-through current FIG 3 (B) characteristic since it will gate current as (I G) and the drain voltage (V D)
The relationship can be improved as shown in FIG. Further, in the case of the constitution of the present invention, carbon, nitrogen, and oxygen are bonded to the dangling bonds in the carrier generation region (in this case, in the vicinity of the boundaries 111 and 112) and neutralized, so that the recombination center density is reduced. It is possible to improve the characteristics as a device. The width of the band gap crest 502 is the region to which carbon is added in FIG.
Can be controlled by changing the thickness in the lateral direction (direction parallel to the line connecting the source, channel, and drain), and the height of the peak can be controlled by changing the concentration of addition. it can. As described above, the present invention can be achieved under the technical idea of mitigating the electric field concentration, which is completely different from the above-mentioned light-doped drain (LDD) technology.
【００１３】ソース領域とゲート電極下の半導体領域、
ドレイン領域とゲート電極下の半導体領域との間に炭
素、窒素、酸素を添加することによって、ソース、ドレ
イン領域とチャネル領域との境界付近に形成されるソー
ス、ドレイン、チャネル領域を構成する半導体よりエネ
ルギーバンドギャップの広い領域（例えば図５の５０２
の部分）は、例えば半導体として珪素を用いるのであれ
ば、前記炭素、窒素、酸素を添加することによって、炭
化珪素、窒化珪素、酸化珪素からなる領域となる。炭化
珪素としてはSix C1-X（０≦Ｘ＜１）で表される構成、
窒化珪素としてはSi3N4-X （０≦Ｘ＜４）で表される構
成、酸化珪素としてはSiO2-X（０≦Ｘ＜２）で表される
を構成を用いることができる。A semiconductor region under the source region and the gate electrode,
By adding carbon, nitrogen, and oxygen between the drain region and the semiconductor region below the gate electrode, the semiconductor forming the source, drain, and channel regions is formed near the boundary between the source, drain region and channel region. A region having a wide energy band gap (for example, 502 in FIG. 5)
If, for example, silicon is used as a semiconductor, the portion (1) becomes a region made of silicon carbide, silicon nitride, and silicon oxide by adding the carbon, nitrogen, and oxygen. As silicon carbide, a structure represented by Si x C 1-X (0 ≦ X <1),
The composition represented by Si 3 N 4-X (0 ≦ X <4) can be used as silicon nitride, and the composition represented by SiO 2 -X (0 ≦ X <2) can be used as silicon oxide.
【００１４】本発明の特徴は、従来の電界集中の緩和を
行なう考え方ではなく、この電界が集中する例えばチャ
ネルとドレインの境界付近に、炭素、窒素、酸素の添加
されたバンドギャプの広い領域を設けることにより、こ
の部分にキャリアのリークを防止するバンドギャップの
山を設けたことにある。また、炭素、窒素、酸素の添加
された領域を変えることで、このバンドギャップの山の
位置を変えることができるという特徴を有する。もちろ
ん、一般的にバンドギャップの大きな材料の領域では抵
抗が大きくなり、結果的に電界集中を緩和することにも
なりうる。The feature of the present invention is not the conventional concept of alleviating the electric field concentration, but a wide band gap region containing carbon, nitrogen, and oxygen is provided near the boundary between the channel and the drain where the electric field is concentrated. As a result, a bandgap peak for preventing carrier leakage is provided at this portion. In addition, the position of the crest of the band gap can be changed by changing the region to which carbon, nitrogen, and oxygen are added. Of course, generally, the resistance becomes large in a material region having a large band gap, and as a result, electric field concentration can be relaxed.
【００１５】さらに本発明を、公知のＬＤＤ構造と組み
合わせるとや、実施例３に示される如き、チャネル形成
領域が台状に形成された構造（以下、台チャネル側面ド
ープ型ドレイン構造（Side Doped Drain ＳＤＤ）とい
う）と組み合わせることによって、より素子の特性を向
上せしめることが可能であることはいうまでもない。Further, when the present invention is combined with a known LDD structure, a structure in which a channel forming region is formed in a trapezoidal shape as shown in Example 3 (hereinafter referred to as a side channel side-doped drain structure). It is needless to say that the characteristics of the device can be further improved by combining with (SDD)).
【００１６】また、図１では半導体を活性化する不純物
は１１２および１１３までドープされているが、これら
の不純物をソース領域１０５およびドレイン領域１０６
のみに添加し、ＯＤＤ領域１０９および１１０には酸素
を微量（１立方ｃｍあたり１０の１８乗個から１０の２
１乗個）添加すると、このような酸素原子は珪素等の半
導体材料中ではドナーとなって、半導体を弱いｎ型とす
るため、ソース、ドレイン領域がｎ型である、いわゆる
ＮＭＯＳ等では、見掛け上、ＬＤＤ構造を有しているよ
うにみえる。しかも、酸素原子自体は、半導体中での動
きは通常のリン、ホウソ、ヒソ等の不純物元素に比べ
て、拡散しにくく、よって、従来のＬＤＤ構造で問題と
なった如く、ＬＤＤ領域を含むソース、ドレイン領域か
らの不純物元素の拡散によってチャネル領域が汚染さ
れ、導通してしまうという問題を避けることができる。
これはサブミクロン以下、特にクウォーターミクロン以
下のチャネル長を有する絶縁ゲイト型電界効果トランジ
スタの量産性を向上させることができる。また、このよ
うな微量な酸素の添加の場合においても、ＯＤＤ領域１
０９、１１０をソース領域１０５やドレイン領域１０６
よりも深部に設けることによって、パンチスルー電流を
防止することができることはいうまでもない。In FIG. 1, the impurities for activating the semiconductor are doped up to 112 and 113, but these impurities are added to the source region 105 and the drain region 106.
ODD regions 109 and 110 are added with only a small amount of oxygen (10 18 to 10 2 per cubic cm).
When added, the oxygen atoms become donors in the semiconductor material such as silicon and make the semiconductor a weak n-type, so that the source and drain regions are n-type. Above, it appears to have an LDD structure. Moreover, the movement of the oxygen atom itself in the semiconductor is less likely to diffuse as compared with the usual impurity elements such as phosphorus, boro and histo, so that the source including the LDD region, as has been a problem in the conventional LDD structure. The problem that the channel region is contaminated by the diffusion of the impurity element from the drain region and becomes conductive can be avoided.
This can improve the mass productivity of the insulating gate type field effect transistor having a channel length of sub-micron or less, particularly quarter micron or less. In addition, even in the case of adding such a small amount of oxygen, the ODD region 1
09 and 110 are the source region 105 and the drain region 106.
It goes without saying that the punch-through current can be prevented by providing it at a deeper portion.
【００１７】また半導体装置としては絶縁ゲイト型電界
効果トランジスタに限定されるものではなく半導体装置
における局部的電界集中に起因する問題（例えばスロー
リークの問題）を解決する手段として本発明が応用でき
ることはいうまでもない。Further, the semiconductor device is not limited to the insulated gate field effect transistor, but the present invention can be applied as a means for solving a problem (for example, a problem of slow leak) caused by local electric field concentration in the semiconductor device. Needless to say.
【００１８】[0018]
【実施例】〔実施例１〕本実施例の作製工程を図６に示
す。本実施例では、珪素基板にＮチャネル型ＭＯＳＦＥ
ＴとＰチャネル型ＭＯＳＦＥＴを相補的に設けた相補型
ＭＯＳＦＥＴ（ＣＭＯＳ）を作る場合を示す。本実施例
における相補型ＭＯＳＦＥＴとは、図６（Ｃ）および
（Ｄ）で示されるように、Ｐチャネル型電界効果トラン
ジスタ６１４とＮチャネル型電界効果型トランジスタ６
１５とで構成される素子をいう。このような素子は、論
理演算回路やスタティック・ランダム・アクセス・メモ
リー（ＳＲＡＭ）の記憶素子部分あるいはＳＲＡＭを含
む種々のメモリー装置の周辺回路等の半導体集積回路に
用いられる。このようなＣＭＯＳにおいては、図６
（Ｄ）に示されるようにＰチャネル型トランジスタのド
レイン電極６１１ａとＮチャネル型トランジスタのソー
ス電極６１０ｂとがリード６１２によって接続され、さ
らに、Ｐチャネル型トランジスタのゲイト電極６０４ａ
とＮチャネル型トランジスタのゲイト電極６０４ｂとが
リード６１３によって接続された構造をとっている。以
下、図６にそって、この素子の作製方法を説明する。[Embodiment] [Embodiment 1] FIG. 6 shows a manufacturing process of this embodiment. In this embodiment, an N channel type MOSFE is formed on a silicon substrate.
A case where a complementary MOSFET (CMOS) in which T and P channel type MOSFETs are provided in a complementary manner is manufactured is shown. As shown in FIGS. 6C and 6D, the complementary MOSFET in this embodiment means a P-channel field effect transistor 614 and an N-channel field effect transistor 6.
An element composed of 15 and. Such an element is used in a semiconductor integrated circuit such as a logical operation circuit, a memory element portion of a static random access memory (SRAM), or a peripheral circuit of various memory devices including SRAM. In such a CMOS, as shown in FIG.
As shown in (D), the drain electrode 611a of the P-channel transistor and the source electrode 610b of the N-channel transistor are connected by a lead 612, and the gate electrode 604a of the P-channel transistor is further connected.
And a gate electrode 604b of the N-channel type transistor are connected by a lead 613. Hereinafter, a method for manufacturing this element will be described with reference to FIG.
【００１９】まず、図６（Ａ）に示すように、高抵抗単
結晶珪素基板６０１上に、公知の不純物拡散技術、例え
ばイオン注入法等、によってｐ型不純物領域６０２ａと
ｎ型不純物領域６０２ｂを形成し、さらに、公知のフィ
ールド絶縁物形成技術、例えば、いわゆるロコス（ＬＯ
ＣＯＳ）形成技術等によって、フィールド絶縁物６０３
を形成する。このとき、各不純物領域の不純物の種類と
しては、例えば、ｐ型領域にはホウソを、ｎ型領域には
リンもしくは砒素を注入するとよい。また、不純物の濃
度としては、１立方ｃｍあたり１０の１４乗個乃至１０
の１７乗個が望ましい。不純物の種類および濃度は作製
される装置の特性や作製方法によって選択されるべき問
題である。一般に、素子が小さく、短チャネルになるに
したがって、チャネル形成領域の不純物濃度は高いこと
が、スケーリング則から要求される。First, as shown in FIG. 6A, a p-type impurity region 602a and an n-type impurity region 602b are formed on a high resistance single crystal silicon substrate 601 by a known impurity diffusion technique such as ion implantation. And further known field insulator formation techniques, such as the so-called Locos (LO
COS) forming technology, etc.
To form. At this time, as the type of impurities in each impurity region, for example, boron is preferably implanted in the p-type region and phosphorus or arsenic is implanted in the n-type region. The concentration of impurities is 10 14 to 10 14 per cubic cm.
17 is desirable. The type and concentration of impurities are problems to be selected depending on the characteristics of the device to be manufactured and the manufacturing method. Generally, the scaling law requires that the impurity concentration of the channel formation region be higher as the device becomes smaller and the channel becomes shorter.
【００２０】本実施例においては、基板としてｎ型で抵
抗率が１０Ω・ｃｍのものを使用し、ｐ型領域６０２ａ
へはホウソを、ｎ型領域６０２ｂへリンをそれぞれ１立
方ｃｍあたり１０の１６乗個程度イオン注入法によって
基板に打ち込み、それぞれの領域を形成した。さらに、
公知のロコス技術を用いて、フィールド絶縁物６０３を
形成した。In this embodiment, an n-type substrate having a resistivity of 10 Ω · cm is used as the substrate, and a p-type region 602a is used.
Each of the regions was formed by implanting a sapphire and a n-type region 602b into the substrate by ion implantation with about 10 16 powers per cubic cm. further,
The field insulator 603 was formed by using a known Locos technique.
【００２１】さらに厚さ５ｎｍ〜４０ｎｍのゲイト絶縁
膜を公知の乾式酸化法によって形成する。本実施例では
厚さ１０ｎｍの酸化珪素を熱酸化によって形成した。さ
らに、その上に不純物としてリンを含んだ多結晶珪素被
膜６０４を形成する。リンの濃度は、１立方ｃｍあたり
１０の１９乗個から１０の２２乗個が望ましい。本実施
例では１立方ｃｍあたり１０の２１乗個のリンを含む多
結晶珪素膜を厚さ２００ｎｍ形成した。また、多結晶珪
素膜の形成方法としては、従来のように、モノシランや
ジシランの熱分解法を用いてもよいし、モノシランやジ
シラン等のグロー放電によるプラズマ気相反応によって
形成した後、後の工程によってレーザーアニールや熱ア
ニール等によって結晶化させてもよい。特に後者の方法
を採用すると下地の半導体ドープ層に、該多結晶珪素か
らの不純物の拡散を極力防止することができる。本実施
例では従来の熱分解法を採用したが、グロー放電による
方法を採用することももちろん可能である。Further, a gate insulating film having a thickness of 5 nm to 40 nm is formed by a known dry oxidation method. In this embodiment, silicon oxide having a thickness of 10 nm is formed by thermal oxidation. Further, a polycrystalline silicon film 604 containing phosphorus as an impurity is formed thereon. The concentration of phosphorus is preferably 10 19 to 10 22 per cubic cm. In this example, a polycrystalline silicon film containing 10 21 21 phosphorus per cubic cm was formed to a thickness of 200 nm. Further, as a method of forming the polycrystalline silicon film, a thermal decomposition method of monosilane or disilane may be used as in the prior art, or after forming by a plasma gas phase reaction by glow discharge of monosilane or disilane or the like, Depending on the process, crystallization may be performed by laser annealing, thermal annealing, or the like. In particular, if the latter method is adopted, diffusion of impurities from the polycrystalline silicon into the underlying semiconductor doped layer can be prevented as much as possible. Although the conventional thermal decomposition method is used in this embodiment, it is of course possible to adopt a method using glow discharge.
【００２２】その後、該多結晶珪素被膜を選択的に除去
して、ゲイト電極６０４ａ、６０４ｂとその両端に溝６
０５を形成した。ゲイト電極の幅としては０．２〜２０
μｍが望ましい。本実施例ではゲイト電極の幅は０．４
ミクロンとした。また、溝６０５の幅は、後にＦＤＤの
領域の大きさを決定するものであるが、一般には０．０
３〜２０μｍが望ましい。この幅は作製される装置の特
性等によって決定される量であるが、本実施例では０．
１μｍとした。さらに、このように選択的に除去された
多結晶珪素膜をマスクとして、基板中に酸素イオンを１
平方ｃｍあたり０．１〜２０×１０の１５乗個を打ち込
む。酸素のかわりに窒素イオンや炭素イオン、あるいは
それらの混合したイオンであってもよい。本実施例では
酸素イオンを１平方ｃｍあたり２×１０の１５乗個打ち
込んだ。イオン注入の深さは約０．５μｍであったの
で、酸素原子の濃度は１立方ｃｍあたり４×１０の２０
乗個であると推定される。こうしてＦＤＤ領域６０６ａ
〜ｄを得る。After that, the polycrystalline silicon film is selectively removed, and the gate electrodes 604a and 604b and the groove 6 at both ends thereof are formed.
05 was formed. The width of the gate electrode is 0.2 to 20
μm is desirable. In this embodiment, the width of the gate electrode is 0.4
Micron was used. The width of the groove 605, which determines the size of the FDD region later, is generally 0.0
It is preferably 3 to 20 μm. This width is an amount determined by the characteristics of the device to be manufactured and the like, but in this embodiment, it is 0.
It was 1 μm. Further, with the polycrystalline silicon film thus selectively removed as a mask, oxygen ions in the substrate 1
Implant 0.115 to 20 × 10 15 per square cm. Instead of oxygen, nitrogen ions, carbon ions, or mixed ions thereof may be used. In this example, 2 × 10 15 oxygen ions per square cm were implanted. Since the ion implantation depth was about 0.5 μm, the concentration of oxygen atoms was 4 × 10 20 per cubic cm.
It is presumed to be a multiplicand. Thus, the FDD area 606a
Get ~ d.
【００２３】このイオン注入に際しては、直に酸素イオ
ンが多結晶珪素膜に入ると、多結晶珪素膜の特性を劣化
させるので、それを避けるために、予め多結晶珪素膜の
上に十分な厚さのフォトオレジスト等の被膜を形成し、
次にこのフォトレジスト膜と多結晶珪素被膜とを同時に
選択的に除去して、ゲイト電極およびその両端の溝を形
成してもよい。この場合には、酸素イオンを注入する
際、酸素イオンは多結晶珪素膜には到達しない。In this ion implantation, if oxygen ions directly enter the polycrystalline silicon film, the characteristics of the polycrystalline silicon film are deteriorated. To avoid this, a sufficient thickness is previously formed on the polycrystalline silicon film. Forming a film such as photoresist of photoresist
Next, the photoresist film and the polycrystalline silicon film may be selectively removed at the same time to form the gate electrode and the grooves at both ends thereof. In this case, when the oxygen ions are implanted, the oxygen ions do not reach the polycrystalline silicon film.
【００２４】以上のようにして、図６（Ｂ）を得る。As described above, FIG. 6B is obtained.
【００２５】さらに、ゲイト電極部以外の多結晶珪素被
膜を除去し、ゲイト電極をマスクとして自己整合的に不
純物をイオン注入法によって、基板上に不純物領域を形
成する。このとき、ｐ型領域６０２ａには、リンや砒素
等の珪素がｎ型となる不純物を、ｎ型領域６０２ｂに
は、ホウソ等の珪素がｐ型となる不純物を注入する。こ
れらの不純物領域形成は通常、ＣＭＯＳを作製する際に
用いられる技術を援用すればよい。さらに、不純物の濃
度としては１立方ｃｍあたり１０の１９乗個から１０の
２２乗個が望ましく、本実施例では、ｐ型領域に注入す
るべき不純物としては砒素を、ｎ型領域に注入するべき
不純物としてはホウソを使用し、その濃度は１立法ｃｍ
あたり１０の２１乗個であった。こうして、ｐ型領域中
にソース６０７ａとドレイン６０８ａを、ｎ型領域中に
ソース６０７ａとドレイン６０８ａを形成した。そし
て、拡散炉中にて、８００〜１０００度Ｃで１〜３０時
間アニールする。本実施例では、９００度Ｃデ３０時間
アニールした。Further, the polycrystalline silicon film other than the gate electrode portion is removed, and an impurity region is formed on the substrate by ion implantation of impurities in a self-aligned manner using the gate electrode as a mask. At this time, the p-type region 602a is implanted with an impurity such as phosphorus and arsenic, which makes silicon n-type, and the n-type region 602b is implanted with an impurity, such as boro, which becomes p-type silicon. The formation of these impurity regions may be performed by using the technique usually used when manufacturing a CMOS. Further, the impurity concentration is preferably 10 19 to 10 22 per cubic cm, and in the present embodiment, arsenic should be implanted into the n-type region as the impurity to be implanted into the p-type region. Borax is used as an impurity, and its concentration is 1 cubic cm.
It was 10 to the 21st power. Thus, the source 607a and the drain 608a were formed in the p-type region, and the source 607a and the drain 608a were formed in the n-type region. Then, it is annealed at 800 to 1000 ° C. for 1 to 30 hours in a diffusion furnace. In this example, annealing was performed at 900 ° C. for 30 hours.
【００２６】さらに、全体に層間絶縁膜６０９を公知の
減圧ＣＶＤ法等によって形成し、さらに穴を形成したの
ち、アルミ等の金属被膜を選択的に形成し、ソース、ド
レインの電極６１０ａおよびｂ、６１１ａおよびｂを形
成した。アルミ被膜を選択的に残置せしめることによっ
てｐ型領域に形成されたドレイン電極６１１ａとｎ型領
域に形成された６１０ｂとをリード６１２によって接続
された構造とすることができる。このようにして、図６
（Ｃ）を得る。図６（Ｄ）には、このようにして得られ
た装置を上から見た様子を示す。Further, an interlayer insulating film 609 is formed on the entire surface by a known low pressure CVD method or the like, holes are further formed, and then a metal film of aluminum or the like is selectively formed to form source and drain electrodes 610a and 610b. 611a and b were formed. By selectively leaving the aluminum film, the drain electrode 611a formed in the p-type region and the drain electrode 610b formed in the n-type region can be connected by the lead 612. In this way, FIG.
(C) is obtained. FIG. 6D shows a state of the apparatus thus obtained viewed from above.
【００２７】本実施例では、ゲイト電極は多結晶珪素単
層であったが、これを多結晶珪素と金属タングステン
（あるいは金属モリブテン）もしくはタングステンシリ
サイド（あるいはモリブテンシリサイド）の積層構造
体、または金属モリブテンや金属タングステン単層、ま
たはモリブテンシリサイドやタングステンシリサイド単
層、または多結晶ゲルマニウム単体や珪素ゲルマニウム
合金、または多結晶ゲルマニウムや珪素ゲルマニウム合
金と上記材料との多層積層体としてもよい。In the present embodiment, the gate electrode is a polycrystalline silicon single layer, but it is a laminated structure of polycrystalline silicon and metal tungsten (or metal molybdenum) or tungsten silicide (or molybdenum silicide), or metal molybdenum. Alternatively, a single layer of metal tungsten, a single layer of molybdenum silicide or a single layer of tungsten silicide, a single substance of polycrystalline germanium, a silicon germanium alloy, or a multi-layer laminate of the above-mentioned material and a polycrystalline germanium or a silicon germanium alloy may be used.
【００２８】〔実施例２〕図７にしたがって、本実施例
を説明する。詳細な数値、材料については実施例１と同
様なので省略する。Ｐ型単結晶珪素基板７０１上に、フ
ィールド絶縁物７０２を形成し、さらに、ゲイト絶縁膜
と多結晶珪素膜７０３を形成し、該多結晶珪素膜を選択
的に除去してゲイト電極７０４とその両端の溝７０５を
形成し、該溝によって露出した半導体基板中に酸素イオ
ンを注入し、ＦＤＤ領域７０６を形成した。こうして図
７（Ａ）を得た。[Embodiment 2] This embodiment will be described with reference to FIG. Detailed numerical values and materials are the same as those in the first embodiment, and will be omitted. A field insulator 702 is formed on a P-type single crystal silicon substrate 701, a gate insulating film and a polycrystalline silicon film 703 are further formed, and the polycrystalline silicon film is selectively removed to form a gate electrode 704 and its gate electrode 704. Grooves 705 at both ends were formed, and oxygen ions were implanted into the semiconductor substrate exposed by the grooves to form FDD regions 706. Thus, FIG. 7A was obtained.
【００２９】さらに、ゲイト電極部以外の多結晶珪素を
除去し、ゲイト電極とフィールド絶縁物をマスクとし
て、比較的濃度の低い（ｎ- 型の）不純物領域７０７を
形成した。こうして図７（Ｂ）を得た。Further, the polycrystalline silicon other than the gate electrode portion was removed, and a relatively low concentration (n − type) impurity region 707 was formed using the gate electrode and the field insulator as a mask. Thus, FIG. 7B was obtained.
【００３０】次に、全体に例えばプラズマＣＶＤ法によ
って厚さ１〜５μｍの酸化珪素被膜を形成し、さらに公
知の異方性エッチング技術を用いてゲイト電極の側面に
のみ酸化珪素の側壁７１０を残した状態まで除去した。
そして、該側壁とフィールド絶縁物をマスクとしてｎ型
不純物をイオン注入法によって注入し、より濃度の大き
なソース領域７０８およびドレイン領域７０９を形成し
た。こうして図７（Ｃ）を得た。この工程は、公知のＬ
ＤＤ構造を得るために用いられ、例えば、徳山他著のＶ
ＬＳＩ製造技術（日経ＢＰ、１９８９年発行）中の２３
ページに記されている。Next, a silicon oxide film having a thickness of 1 to 5 μm is formed on the entire surface by, for example, a plasma CVD method, and a sidewall 710 of silicon oxide is left only on the side surface of the gate electrode by using a known anisotropic etching technique. It was removed to the condition that
Then, an n-type impurity was implanted by an ion implantation method using the side wall and the field insulator as a mask to form a source region 708 and a drain region 709 having higher concentrations. Thus, FIG. 7C was obtained. This step is a known L
It is used to obtain a DD structure, for example V of Tokuyama et al.
23 in LSI manufacturing technology (Nikkei BP, published in 1989)
It is written on the page.
【００３１】最後に層間絶縁膜７１１を全体に形成し、
穴開け工程の後に、金属電極７１２、７１３をソース領
域およびドレイン領域に形成して、絶縁ゲイト型電界効
果トランジスタが得られた。（図７（Ｄ））Finally, an interlayer insulating film 711 is formed on the entire surface,
After the punching step, metal electrodes 712 and 713 were formed in the source region and the drain region to obtain an insulating gate type field effect transistor. (Figure 7 (D))
【００３２】〔実施例３〕図８にしたがって、本実施例
を説明する。詳細な数値、材料については実施例１と同
様なので省略する。Ｐ型単結晶珪素基板８０１上に、ゲ
イト絶縁膜と多結晶珪素膜８０３を形成し、該多結晶珪
素膜、ゲイト絶縁膜および半導体基板の一部を選択的に
除去してゲイト電極８０４とその両端の溝８０５を形成
し、該溝によって露出した半導体基板中に酸素イオンを
注入し、ＦＤＤ領域８０６を形成した。半導体基板に形
成された溝の深さは、１０ｎｍ〜５００ｎｍで、本実施
例では１００ｎｍとした。こうして図８（Ａ）を得た。[Embodiment 3] This embodiment will be described with reference to FIG. Detailed numerical values and materials are the same as those in the first embodiment, and will be omitted. A gate insulating film and a polycrystalline silicon film 803 are formed on a P-type single crystal silicon substrate 801, and the polycrystalline silicon film, the gate insulating film and a part of the semiconductor substrate are selectively removed to form the gate electrode 804 and the gate electrode 804. Grooves 805 at both ends were formed, and oxygen ions were implanted into the semiconductor substrate exposed by the grooves to form FDD regions 806. The depth of the groove formed in the semiconductor substrate was 10 nm to 500 nm, and was 100 nm in this embodiment. Thus, FIG. 8A was obtained.
【００３３】さらに、ゲイト電極部以外の多結晶珪素を
除去し、ゲイト電極をマスクとして、ｎ型不純物イオン
をイオン注入法によって基板中に打ち込み、ソース領域
８０８およびドレイン領域８０９を形成した。こうして
図８（Ｂ）を得た。Further, the polycrystalline silicon except the gate electrode portion was removed, and n-type impurity ions were implanted into the substrate by the ion implantation method using the gate electrode as a mask to form a source region 808 and a drain region 809. Thus, FIG. 8B was obtained.
【００３４】最後に層間絶縁膜８１１を全体に形成し、
穴開け工程の後に、金属電極８１２，８１３をソース領
域およびドレイン領域に形成して、絶縁ゲイト型電界効
果トランジスタが得られた。（図８（Ｃ））Finally, an interlayer insulating film 811 is formed on the entire surface,
After the punching step, metal electrodes 812 and 813 were formed in the source region and the drain region, and the insulated gate field effect transistor was obtained. (Fig. 8 (C))
【００３５】〔実施例４〕図９にしたがって、本実施例
を説明する。詳細な数値、材料については実施例１と同
様なので省略する。Ｐ型単結晶珪素基板９０１上に、フ
ィールド絶縁物９０２を形成し、さらに、ゲイト絶縁膜
と多結晶珪素膜９０３を形成し、該多結晶珪素膜を選択
的に除去してゲイト電極９０４とその両端の溝９０５を
形成し、該溝によって露出した半導体基板中に酸素イオ
ンを注入し、ＦＤＤ領域９０６を形成した。こうして図
９（Ａ）を得た。[Embodiment 4] This embodiment will be described with reference to FIG. Detailed numerical values and materials are the same as those in the first embodiment, and will be omitted. A field insulator 902 is formed on a P-type single crystal silicon substrate 901, a gate insulating film and a polycrystalline silicon film 903 are further formed, and the polycrystalline silicon film is selectively removed to form a gate electrode 904 and its gate electrode 904. Grooves 905 on both ends were formed, and oxygen ions were implanted into the semiconductor substrate exposed by the grooves to form FDD regions 906. Thus, FIG. 9A was obtained.
【００３６】さらに、ゲイト電極部以外の多結晶珪素を
除去し、全体に例えばプラズマＣＶＤ法によって厚さ１
〜５μｍの酸化珪素被膜を形成し、さらに公知の異方性
エッチング技術を用いてゲイト電極の側面にのみ酸化珪
素の側壁９１０を残した状態まで除去した。そして、該
側壁とフィールド絶縁物をマスクとしてｎ型不純物をイ
オン注入法によって、注入しソース領域９０８およびド
レイン領域９０９を形成した。こうして図９（Ｂ）を得
た。この工程は、公知のＬＤＤ構造を得るために用いら
れ、例えば、徳山他著のＶＬＳＩ製造技術（日経ＢＰ、
１９８９年発行）中の２３ページに記されている。Further, the polycrystalline silicon other than the gate electrode portion is removed, and the whole is formed to a thickness of 1 by plasma CVD, for example.
A silicon oxide film having a thickness of ˜5 μm was formed, and the well-known anisotropic etching technique was used to remove the side wall 910 of silicon oxide only on the side surface of the gate electrode. Then, using the side wall and the field insulator as a mask, an n-type impurity is implanted by an ion implantation method to form a source region 908 and a drain region 909. Thus, FIG. 9B was obtained. This step is used to obtain a well-known LDD structure. For example, VLSI manufacturing technology by Tokuyama et al. (Nikkei BP,
1989).
【００３７】最後に層間絶縁膜９１１を全体に形成し、
穴開け工程の後に、金属電極９１２、９１３をソース領
域およびドレイン領域に形成して、絶縁ゲイト型電界効
果トランジスタが得られた。（図９（Ｄ））Finally, an interlayer insulating film 911 is formed on the entire surface,
After the punching step, metal electrodes 912 and 913 were formed in the source region and the drain region to obtain an insulating gate type field effect transistor. (Fig. 9 (D))
【００３８】[0038]
【発明の効果】本発明の構成である炭素、窒素、酸素の
添加された領域をチャネル形成領域とソース領域もしく
はドレイン領域の境界付近に設けることによって、ソー
ス、ドレイン間の耐圧の低さに起因するしきい値以下の
電圧状態において生じるスローリークの問題を解決でき
た。本実施例では、半導体基板として単結晶珪素を用い
たが、その他にも単結晶ゲルマニウム、ガリウムヒソ、
その他化合物半導体を用いてもよいことはいうまでもな
い。また、不純物の拡散方法としてはイオン注入法を採
用して説明したが、熱拡散法等の方法によって不純物を
拡散することも可能である。By providing the region of the present invention to which carbon, nitrogen, and oxygen are added near the boundary between the channel forming region and the source region or the drain region, the breakdown voltage between the source and the drain is low. It was possible to solve the problem of slow leak that occurs in the voltage state below the threshold value. In this embodiment, single crystal silicon is used as the semiconductor substrate, but other single crystal germanium, gallium arsenide,
It goes without saying that other compound semiconductors may be used. Although the ion implantation method has been described as the impurity diffusion method, the impurities can be diffused by a method such as a thermal diffusion method.
【００３９】また、本発明は半導体集積回路の中心とな
る電界効果トランジスタの基本的構造に関するものであ
るから、本発明と薄膜型電界効果トランジスタと組み合
わせることも、また、本発明による電界効果トランジス
タをプレーナー型あるいはスタックト型あるいはトレン
チ型キャパシタと組み合わせてＤＲＡＭを作製すること
も可能である。Further, since the present invention relates to the basic structure of the field effect transistor which is the center of the semiconductor integrated circuit, it is possible to combine the present invention with the thin film type field effect transistor, or to use the field effect transistor according to the present invention. It is also possible to fabricate a DRAM in combination with a planar type, stacked type or trench type capacitor.
【図１】本発明の一例を示したものである。FIG. 1 shows an example of the present invention.
【図２】従来の例を示す。FIG. 2 shows a conventional example.
【図３】本発明によって得られるドレイン電圧とドレイ
ン電流の関係、並びに従来の構造におけるドレイン電圧
とドレイン電流の関係を示したのである。FIG. 3 shows the relationship between the drain voltage and the drain current obtained by the present invention, and the relationship between the drain voltage and the drain current in the conventional structure.
【図４】従来の例を示す。FIG. 4 shows a conventional example.
【図５】本発明の構成における模式的なエネルギーバン
ド図の概略を示す。FIG. 5 shows an outline of a schematic energy band diagram in the constitution of the present invention.
【図６】本発明の実施例の作成工程を示す。FIG. 6 shows a manufacturing process of an embodiment of the present invention.
【図７】本発明の実施例の作成工程を示す。FIG. 7 shows a manufacturing process of an embodiment of the present invention.
【図８】本発明の実施例の作成工程を示す。FIG. 8 shows a manufacturing process of an embodiment of the present invention.
【図９】本発明の実施例の作成工程を示す。FIG. 9 shows a manufacturing process of an embodiment of the present invention.
１０１・・・半導体基板 １０２、１０３・・・フィールド絶縁物 １０４・・・ゲイト電極 １０５・・・ソース領域 １０６・・・ドレイン領域 １０７・・・ソース電極 １０８・・・ドレイン電極 １０９、１１０・・・異種不純物添加領域（ＦＤＤ） １１１・・・層間絶縁膜 １１２、１１３・・・ＦＤＤ領域およびソース・ドレイ
ン領域の境界101 ... Semiconductor substrate 102, 103 ... Field insulator 104 ... Gate electrode 105 ... Source region 106 ... Drain region 107 ... Source electrode 108 ... Drain electrode 109, 110 ... -Differential impurity doped region (FDD) 111 ... Interlayer insulating film 112, 113 ... Boundary between FDD region and source / drain region
【手続補正書】[Procedure amendment]
【提出日】平成４年１２月２８日[Submission date] December 28, 1992
【手続補正１】[Procedure Amendment 1]
【補正対象書類名】図面[Document name to be corrected] Drawing
【補正対象項目名】全図[Correction target item name] All drawings
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図１】 [Figure 1]
【図２】 [Fig. 2]
【図３】 [Figure 3]
【図４】 [Figure 4]
【図５】 [Figure 5]
【図６】 [Figure 6]
【図７】 [Figure 7]
【図８】 [Figure 8]
【図９】 [Figure 9]
Claims (7)
て、ソース領域とゲート電極下の半導体膜との境界付
近、ドレイン領域とゲート電極下の半導体膜との境界付
近の少なくともどちらか一方に炭素、窒素、酸素の内少
なくとも一種類の元素が添加された領域が設けられてい
ることを特徴とする半導体装置。1. In an insulated gate field effect transistor, carbon, nitrogen are provided in at least one of a boundary region between a source region and a semiconductor film under a gate electrode and a boundary region between a drain region and a semiconductor film under a gate electrode. A semiconductor device having a region to which at least one element of oxygen is added.
トランジスタのゲイトの下部の半導体基板は、台上に突
出していることを特徴とする半導体装置。2. The semiconductor device according to claim 1, wherein the semiconductor substrate below the gate of the insulating gate type field effect transistor is projected on the table.
レイン領域は、不純物濃度の異なる少なくとも２つの領
域からなっていることを特徴とする半導体装置。3. The semiconductor device according to claim 1, wherein the source region or the drain region is composed of at least two regions having different impurity concentrations.
領域、半導体膜を形成する半導体は、珪素を主成分する
ものであって、炭素、窒素、酸素の内少なくとも一種類
の元素が添加された領域とは、炭化珪素、窒化珪素、酸
化珪素が添加された領域であることを特徴とする半導体
装置。4. The semiconductor according to claim 1, wherein the source region, the drain region, and the semiconductor forming the semiconductor film contain silicon as a main component, and at least one element of carbon, nitrogen, and oxygen is added. The region is a region to which silicon carbide, silicon nitride, or silicon oxide is added, which is a semiconductor device.
1-X（０≦Ｘ＜１）、窒化珪素とはSi3N4-X （０≦Ｘ＜
４）、酸化珪素とはSiO2-X（０≦Ｘ＜２）であることを
特徴とする半導体装置。5. The silicon carbide according to claim 4, is Si x C.
1-X (0 ≦ X <1), silicon nitride is Si 3 N 4-X (0 ≦ X <1
4), Silicon oxide is SiO 2−X (0 ≦ X <2).
の被膜を形成する工程と、該導電性被膜の一部を選択的
に除去する工程と、前記工程において除去された部分を
通して、半導体基板表面もしくは内部に炭素、窒素、酸
素のうちの少なくとも一種類の元素を注入する工程と、
前記導電性被膜の残置した部分を選択的に除去してゲイ
ト電極を形成する工程と、前記ゲイト電極をマスクとし
て半導体基板表面もしくはその内部にソースまたはドレ
イン領域を形成する工程とを有することを特徴とする半
導体装置の作製方法。6. A semiconductor is formed through a step of forming an insulating coating and a conductive coating on a semiconductor substrate, a step of selectively removing a part of the conductive coating, and a portion removed in the step. A step of injecting at least one element of carbon, nitrogen, and oxygen into the surface or inside of the substrate,
The method further comprises a step of selectively removing the remaining portion of the conductive film to form a gate electrode, and a step of forming a source or drain region on or in the semiconductor substrate surface using the gate electrode as a mask. And a method for manufacturing a semiconductor device.
の被膜を形成する工程と、該導電性被膜の一部を選択的
に除去してゲイト電極を形成する工程と、該ゲイト電極
をマスクとして半導体基板表面もしくはその内部にソー
スもしくはドレイン領域を形成する工程と、ソースもし
くはドレイン領域に電極を形成する工程と、前記ソース
もしくはドレインの電極とゲイト電極とをマスクとして
半導体基板表面もしくは内部に炭素、窒素、酸素のうち
の少なくとも一種類の元素を注入する工程とを有するこ
とを特徴とする半導体装置の作製方法7. A step of forming an insulating film and a conductive film on a semiconductor substrate, a step of selectively removing a part of the conductive film to form a gate electrode, and a step of forming the gate electrode. A step of forming a source or drain region on or in the semiconductor substrate surface as a mask; a step of forming an electrode in the source or drain region; and a step of forming a source or drain electrode and a gate electrode on the semiconductor substrate surface or inside And a step of implanting at least one element selected from carbon, nitrogen, and oxygen.
Priority Applications (3)
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|---|---|---|---|
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1991
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| JP2011109124A (en) * | 2011-01-12 | 2011-06-02 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
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|---|---|
| JP2840797B2 (en) | 1998-12-24 |
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