JPH05198177A - Internal power source voltage generating circuit - Google Patents
Internal power source voltage generating circuitInfo
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- JPH05198177A JPH05198177A JP4009403A JP940392A JPH05198177A JP H05198177 A JPH05198177 A JP H05198177A JP 4009403 A JP4009403 A JP 4009403A JP 940392 A JP940392 A JP 940392A JP H05198177 A JPH05198177 A JP H05198177A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、例えば内部で電源電
圧を降下させる方式の半導体集積回路等に用いて好適な
内部電源電圧発生回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an internal power supply voltage generation circuit suitable for use in, for example, a semiconductor integrated circuit in which a power supply voltage is internally dropped.
【０００２】[0002]
【従来の技術】図５は半導体集積回路に用いられた従来
の内部電源電圧発生回路を示す構成図である。図におい
て、１は外部電源（図示せず）に接続された外部電源端
子、２は外部電源端子１に接続された外部電源電圧線、
３は内部電源電圧線、４は外部電源電圧線２及び内部電
源電圧線３間に接続されたＮチャンネル型トランジス
タ、５はこのＮチャンネル型トランジスタ４に並列接続
された第１のスイッチング素子としてのＰチャンネル型
トランジスタ、６は内部電源電圧線３上に現われる内部
電源電圧を所定レベルの電圧に変換する内部電源電圧レ
ベルシフト回路である。2. Description of the Related Art FIG. 5 is a block diagram showing a conventional internal power supply voltage generating circuit used in a semiconductor integrated circuit. In the figure, 1 is an external power supply terminal connected to an external power supply (not shown), 2 is an external power supply voltage line connected to the external power supply terminal 1,
3 is an internal power supply voltage line, 4 is an N-channel transistor connected between the external power supply voltage line 2 and the internal power supply voltage line 3, and 5 is a first switching element connected in parallel to the N-channel transistor 4. The P-channel type transistor 6 is an internal power supply voltage level shift circuit for converting the internal power supply voltage appearing on the internal power supply voltage line 3 into a voltage of a predetermined level.
【０００３】７は内部電源電圧レベルシフト回路６と共
にＰチャンネル型トランジスタ５のオン、オフを制御す
る制御手段を構成する差動増幅回路であって、この差動
増幅回路７は内部電源電圧レベルシフト回路６の出力電
圧と基準電源端子８からの基準電圧Ｖref を比較し、内
部電源電圧レベルシフト回路６の出力電圧が基準電圧Ｖ
ref より低いときはローレベル“Ｌ”の信号を発生して
Ｐチャンネル型トランジスタ５をオンし、高いときはハ
イレベル“Ｈ”の信号を発生してＰチャンネル型トラン
ジスタ５をオフするように働く。そして、これ等Ｎチャ
ンネル型トランジスタ４〜基準電源端子８によって内部
電源電圧発生回路９を構成する。１０は内部電源電圧線
２に接続され、内部電源電圧発生回路９より一定の内部
電源電圧が供給される内部回路としての例えばＤＲＡＭ
を用いたメモリであって、ここでは内部電源電圧発生回
路９とメモリ１０は半導体集積回路として１チップ内に
組込まれている。なお、内部回路としてのメモリ１０は
その周辺のバッファ回路やアドレス回路等は省略されて
いる。Reference numeral 7 denotes a differential amplifier circuit which constitutes a control means for controlling ON / OFF of the P-channel type transistor 5 together with the internal power source voltage level shift circuit 6. The differential amplifier circuit 7 has an internal power source voltage level shift. The output voltage of the circuit 6 and the reference voltage V ref from the reference power supply terminal 8 are compared, and the output voltage of the internal power supply voltage level shift circuit 6 is the reference voltage V ref.
When it is lower than ref , a low level "L" signal is generated to turn on the P-channel type transistor 5, and when it is higher than ref , a high level "H" signal is generated to turn off the P-channel type transistor 5. .. The N-channel transistor 4 to the reference power supply terminal 8 form an internal power supply voltage generation circuit 9. Reference numeral 10 denotes a DRAM as an internal circuit connected to the internal power supply voltage line 2 and supplied with a constant internal power supply voltage from the internal power supply voltage generation circuit 9.
In this example, the internal power supply voltage generation circuit 9 and the memory 10 are incorporated in one chip as a semiconductor integrated circuit. In the memory 10 as an internal circuit, a buffer circuit, an address circuit and the like around the memory 10 are omitted.
【０００４】次に動作について説明する。まず、メモリ
１０に供給される内部電源電圧を一定とする動作に付い
て説明する。いま、内部電源電圧線３上の内部電源電圧
ＶCC I が所定の電圧より低い時、この内部電源電圧Ｖ
CCI を所定レベルの電圧に変換する内部電源電圧レベル
シフト回路６の出力電圧も低く、この出力電圧が、基準
電源端子８からの基準電圧Ｖref よりも低い時、差動増
幅回路７はその出力側にローレベル“Ｌ”の信号を発生
し、これによりＰチャンネル型トランジスタ５がオンし
て、内部電源電圧線３を外部電源電圧線２に接続し、内
部電源電圧ＶCCIを外部電源電圧ＶCCE と等しくする。
一方、内部電源電圧ＶCCI が所定の電圧より高くなる
と、すなわち内部電源電圧レベルシフト回路６によって
変換させられた出力電圧が基準電圧Ｖref よりも高くな
ると、差動増幅回路７はその出力側にハイレベル“Ｈ”
の信号を発生し、これによりＰチャンネル型トランジス
タ５がオフして内部電源電圧線３と外部電源電圧線２と
を切り離す。このとき、メモリ１０に対する内部電源電
圧は内部配線容量等に蓄積されている電荷による電圧に
よって一時的に保持される。そして、メモリ１０が動作
すると、上記電荷が放電されるので、結果として内部電
源電圧ＶCCI が所定の電圧より低くなり、上述同様Ｐチ
ャンネル型トランジスタ５が再びオンして内部電源電圧
ＶCCI が外部電源電圧ＶCCE と等しくなる。このように
して、通常の動作では、Ｐチャンネル型トランジスタ５
がオン，オフを繰り返すことにより内部電源電圧ＶCCI
は一定電圧に保持される。Next, the operation will be described. First, the operation of keeping the internal power supply voltage supplied to the memory 10 constant will be described. Now, when the internal power supply voltage V CC I on the internal power supply voltage line 3 is lower than a predetermined voltage, this internal power supply voltage V CC I
The output voltage of the internal power supply voltage level shift circuit 6 for converting CCI into a voltage of a predetermined level is also low, and when this output voltage is lower than the reference voltage V ref from the reference power supply terminal 8, the differential amplifier circuit 7 outputs its output. Generates a low-level "L" signal on the side, which turns on the P-channel transistor 5 to connect the internal power supply voltage line 3 to the external power supply voltage line 2 and the internal power supply voltage V CCI to the external power supply voltage V Should be equal to CCE .
On the other hand, when the internal power supply voltage V CCI becomes higher than a predetermined voltage, that is, when the output voltage converted by the internal power supply voltage level shift circuit 6 becomes higher than the reference voltage V ref , the differential amplifier circuit 7 goes to its output side. High level “H”
Signal is generated and the P-channel transistor 5 is turned off to disconnect the internal power supply voltage line 3 from the external power supply voltage line 2. At this time, the internal power supply voltage for the memory 10 is temporarily held by the voltage due to the charges accumulated in the internal wiring capacitance and the like. Then, when the memory 10 operates, the electric charge is discharged, and as a result, the internal power supply voltage V CCI becomes lower than a predetermined voltage, and the P-channel transistor 5 is turned on again as described above, and the internal power supply voltage V CCI is externally supplied. It becomes equal to the power supply voltage V CCE . Thus, in normal operation, the P-channel transistor 5
Is turned on and off repeatedly, the internal power supply voltage V CCI
Is held at a constant voltage.
【０００５】また、Ｎチャンネル型トランジスタ４は、
内部回路であるメモリ１０にその所定電圧を含む規定電
圧範囲以上の電圧を与えてその動作をチエックする際に
使用されるもので、ドレインーソース間にかかる電圧が
その閾値電圧Ｖthを越えると動作し、このとき内部電源
電圧ＶCCI は外部電源電圧ＶCCE −閾値電圧Ｖthの値と
なる。つまり、内部電源電圧ＶCCI は、メモリ１０の規
定電圧範囲以下では一定の所定電圧になるように制御さ
れ、メモリ１０の規定電圧範囲以上では外部電源電圧Ｖ
CCE の変化に応じて変動する。Further, the N-channel type transistor 4 is
It is used to check the operation of the memory 10 which is an internal circuit by applying a voltage higher than a specified voltage range including the predetermined voltage, and when the voltage applied between the drain and the source exceeds the threshold voltage V th. The internal power supply voltage V CCI becomes the value of the external power supply voltage V CCE -threshold voltage V th at this time. That is, the internal power supply voltage V CCI is controlled to be a constant predetermined voltage below the specified voltage range of the memory 10, and the external power supply voltage V CCI is controlled above the specified voltage range of the memory 10.
Varies according to changes in CCE .
【０００６】次に、メモリ１０の動作を図６を参照して
説明する。このメモリ１０にはこれを動作させるために
必要な各種の外部入力制御信号、例えば図６に示すよう
なローアドレスストローブ信号ＲＡＳバー、コラムアド
レスストローブ信号ＣＡＳバー、ライトイネーブル信号
ＷＥバー、アドレス信号Ａddが外部より入力されてい
る。図６は読み出し時の各外部入力制御信号の状態を示
しており、図６（ａ）に示すように、ローアドレススト
ローブ信号ＲＡＳバーがハイレベル“Ｈ”よりローレベ
ル“Ｌ”に変化すると、図６（ｄ）に示すように、メモ
リ１０のローアドレスに対応してアドレス信号ＡddのＸ
軸アドレスデータが決定され、図６（ｂ）に示すよう
に、コラムアドレスストローブ信号ＣＡＳバーがハイレ
ベル“Ｈ”よりローレベル“Ｌ”に変化すると、図６
（ｄ）に示すようにメモリ１０のコラムアドレスに対応
してアドレス信号ＡddのＹ軸アドレスデータが決定さ
れ、これによりこのアドレス信号Ａddに対応したメモリ
１０の所定位置よりデータ出力される。なお、メモリ１
０の動作は、実際には、上記外部入力制御信号に同期し
て内部的に発生される各制御信号により制御されるもの
で、また、図示せずもメモリ１０のロー系はローアドレ
スストローブ信号ＲＡＳバーに同期して内部的に発生さ
れるローアドレスストローブ信号ＩＲＡＳバーをトリガ
信号として駆動され、メモリ１０のコラム系はローアド
レスストローブ信号ＲＡＳバーがローレベル“Ｌ”、コ
ラムアドレスストローブ信号ＣＡＳバーがハイレベル
“Ｈ”で、アドレス信号ＡddがＸ軸アドレスデータから
Ｙ軸アドレスデータに変わるときに内部的に発生される
アドレス遷移検出信号ＡＴＤをトリガ信号として駆動さ
れる。Next, the operation of the memory 10 will be described with reference to FIG. The memory 10 has various external input control signals necessary for operating the memory 10, for example, a row address strobe signal RAS bar, a column address strobe signal CAS bar, a write enable signal WE bar, and an address signal A as shown in FIG. dd is input from the outside. FIG. 6 shows the state of each external input control signal at the time of reading. As shown in FIG. 6A, when the row address strobe signal RAS bar changes from the high level “H” to the low level “L”, As shown in FIG. 6D, the X of the address signal A dd corresponds to the row address of the memory 10.
When the axis address data is determined and the column address strobe signal CAS bar changes from the high level "H" to the low level "L" as shown in FIG.
As shown in (d), the Y-axis address data of the address signal A dd is determined corresponding to the column address of the memory 10, and the data is output from the predetermined position of the memory 10 corresponding to this address signal A dd . In addition, memory 1
The operation of 0 is actually controlled by each control signal internally generated in synchronization with the above external input control signal. Further, although not shown, the row system of the memory 10 is a row address strobe signal. The row address strobe signal RAS bar is driven by the row address strobe signal IRAS bar internally generated in synchronization with the RAS bar as a trigger signal. Is at a high level "H", and the address transition detection signal ATD internally generated when the address signal A dd changes from X-axis address data to Y-axis address data is used as a trigger signal.
【０００７】[0007]
【発明が解決しようとする課題】従来の内部電源電圧発
生回路は以上のように構成されているので、内部電源電
圧の変動を検出してＰチャンネル型トランジスタ５を駆
動する際の応答性や、このＰチャンネル型トランジスタ
５がオンした際に電流を流し得る能力等によりメモリ１
０の動作時の消費電流が小さいときは内部電源電圧の低
下も小さいから内部電源電圧発生回路の作用で一定電圧
に制御できるも、メモリ１０の動作時の消費電流が大き
いとき、例えばメモリ１０のロー系やコラム系の動作時
に急激に大きな電流を消費するときには内部電源電圧の
低下も大きく、従ってこれに内部電源電圧発生回路の制
御作用が追従しきれず、図６（ｅ）に示すうように、内
部電源電圧ＶCCI が低下した状態が生じるという問題点
があった。Since the conventional internal power supply voltage generating circuit is configured as described above, the responsiveness in driving the P-channel type transistor 5 by detecting the fluctuation of the internal power supply voltage, When the P-channel type transistor 5 is turned on, the memory 1 has the ability to pass a current.
When the current consumption during operation 0 is small, the internal power supply voltage drops less, so it can be controlled to a constant voltage by the action of the internal power supply voltage generation circuit. However, when the current consumption during operation of the memory 10 is large, for example, When a large amount of current is rapidly consumed during operation of a row system or a column system, the internal power supply voltage drops greatly, and therefore the control action of the internal power supply voltage generation circuit cannot fully follow this, as shown in FIG. 6 (e). However, there is a problem that the internal power supply voltage V CCI is lowered.
【０００８】この発明はこのような問題点を解決するた
めになされたもので、内部回路の動作時に急激に流れる
大きな消費電流による内部電源電圧の低下を防ぐことが
できる内部電源電圧発生回路を得ることを目的とする。The present invention has been made in order to solve such a problem, and provides an internal power supply voltage generating circuit capable of preventing a decrease in the internal power supply voltage due to a large consumption current that suddenly flows when the internal circuit operates. The purpose is to
【０００９】[0009]
【課題を解決するための手段】請求項１の発明に係る内
部電源電圧発生回路は、外部電源電圧線と内部電源電圧
線の間に接続された第１のスイッチング素子と、上記内
部電源電圧線に接続された内部回路に供給される内部電
源電圧の変動に応じて上記第１のスイッチング素子の開
閉を制御する制御手段と、上記外部電源電圧線と上記内
部電源電圧線の間に接続された第２のスイッチング素子
と、上記内部回路に印加される複数の制御信号に応答し
てパルス信号を発生し、該パルス信号により上記第２の
スイッチング素子を一時的にオンさせるパルス発生手段
とを備えたものである。According to another aspect of the present invention, there is provided an internal power supply voltage generating circuit, wherein a first switching element connected between an external power supply voltage line and an internal power supply voltage line, and the internal power supply voltage line. A control means for controlling the opening and closing of the first switching element according to the fluctuation of the internal power supply voltage supplied to the internal circuit connected to the internal circuit; and the external power supply voltage line and the internal power supply voltage line. A second switching element, and pulse generating means for generating a pulse signal in response to a plurality of control signals applied to the internal circuit and temporarily turning on the second switching element by the pulse signal. It is a thing.
【００１０】また、請求項２の発明に係る内部電源電圧
発生回路は、外部電源電圧線と内部電源電圧線の間に接
続された第１のスイッチング素子と、上記内部電源電圧
線に接続された内部回路に供給される内部電源電圧の変
動に応じて上記第１のスイッチング素子の開閉を制御す
る制御手段と、上記外部電源電圧線と上記内部電源電圧
線の間に接続された第２のスイッチング素子と、上記内
部回路に印加される第１の制御信号に応答してパルス信
号を発生し、該パルス信号により上記第２のスイッチン
グ素子を一時的にオンさせる第１のパルス発生手段と上
記外部電源電圧線と上記内部電源電圧線の間に接続され
た第３のスイッチング素子と、上記内部回路に印加され
る第２の制御信号に応答してパルス信号を発生し、該パ
ルス信号により上記第３のスイッチング素子を一時的に
オンさせる第２のパルス発生手段とを備えたものであ
る。According to another aspect of the present invention, there is provided an internal power supply voltage generating circuit, wherein a first switching element connected between an external power supply voltage line and an internal power supply voltage line is connected to the internal power supply voltage line. Control means for controlling the opening / closing of the first switching element according to the fluctuation of the internal power supply voltage supplied to the internal circuit, and the second switching connected between the external power supply voltage line and the internal power supply voltage line. An element and a first pulse generating means for generating a pulse signal in response to a first control signal applied to the internal circuit and temporarily turning on the second switching element by the pulse signal; A pulse signal is generated in response to a third switching element connected between the power supply voltage line and the internal power supply voltage line, and a second control signal applied to the internal circuit. It is obtained by a second pulse generating means for temporarily turning on the third switching element.
【００１１】[0011]
【作用】請求項１の発明においては、内部回路の動作時
の消費電流が大きい時には第２のスイッチング素子を一
時的にオンして内部電源電圧線と外部電源電圧線を接続
し、これにより、内部電源電圧を強化し、内部電源電圧
の低下を防止する。According to the present invention, when the current consumption during operation of the internal circuit is large, the second switching element is temporarily turned on to connect the internal power supply voltage line and the external power supply voltage line. Strengthen the internal power supply voltage and prevent the internal power supply voltage from dropping.
【００１２】また、請求項２の発明においては、内部回
路の動作時の消費電流が大きい時には、その大きな消費
電流を要する回路系に応じて夫々第２，第３のスイッチ
ング素子を一時的にオンして内部電源電圧線と外部電源
電圧線を接続し、これにより、内部電源電圧を強化し、
内部電源電圧の低下を防止する。According to the second aspect of the invention, when the current consumption during operation of the internal circuit is large, the second and third switching elements are temporarily turned on in accordance with the circuit system requiring the large current consumption. Then, connect the internal power supply voltage line and the external power supply voltage line, thereby strengthening the internal power supply voltage,
Prevent the internal power supply voltage from dropping.
【００１３】[0013]
実施例１．以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例を示す構成図である。
図１において、図５と対応する部分には同一符号を付
し、その重複説明を省略する。図１において、１１は外
部電源電圧線２及び内部電源電圧線３間に接続された第
２のスイッチング素子としてのＰチャンネル型トランジ
スタ、１２はローアドレスストローブ信号ＩＲＡＳバー
とアドレス遷移検出信号ＡＴＤに応答してパルス信号を
発生し、このパルス信号によりＰチャンネル型トランジ
スタ１１を駆動するパルス発生手段としてのワンショッ
トパルス発生回路であり、上述の如くローアドレススト
ローブ信号ＩＲＡＳバーは外部からのローアドレススト
ローブ信号ＲＡＳバーに同期して内部的に発生される信
号であり、アドレス遷移検出信号ＡＴＤは外部からのロ
ーアドレスストローブ信号ＲＡＳバー、コラムアドレス
ストローブ信号ＣＡＳバー及びアドレス信号Ａddに関連
して内部的に発生される信号である。９ＡはＮチャンネ
ル型トランジスタ４〜基準電源端子８、Ｐチャンネル型
トランジスタ１１及びワンショットパルス発生回路１２
から成る内部電源電圧発生回路である。Example 1. An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of the present invention.
In FIG. 1, parts corresponding to those in FIG. 5 are designated by the same reference numerals, and duplicate description thereof will be omitted. In FIG. 1, 11 is a P-channel transistor as a second switching element connected between the external power supply voltage line 2 and the internal power supply voltage line 3, and 12 is a response to the row address strobe signal IRAS bar and the address transition detection signal ATD. Is a one-shot pulse generation circuit as a pulse generation means for driving the P-channel type transistor 11 by this pulse signal, and the row address strobe signal IRAS bar is an external row address strobe signal as described above. The address transition detection signal ATD is a signal internally generated in synchronization with the RAS bar, and is internally related to the row address strobe signal RAS bar, the column address strobe signal CAS bar and the address signal A dd from the outside. Is the signal that is generated. 9A is an N-channel type transistor 4 to a reference power supply terminal 8, a P-channel type transistor 11 and a one-shot pulse generation circuit 12
Is an internal power supply voltage generating circuit.
【００１４】次に動作について、図２を参照しながら説
明する。いま、内部電源電圧線３上の内部電源電圧線Ｖ
CCI が所定の電圧より低い時、この内部電源電圧ＶCCI
を所定レベルの電圧に変換する内部電源電圧レベルシフ
ト回路６の出力電圧も低く、この出力電圧が基準電源端
子８からの基準電圧Ｖref よりも低い時、差動増幅回路
７はその出力側にローレベル“Ｌ”の信号を発生し、こ
れによりＰチャンネル型トランジスタ５がオンして、内
部電源電圧線３を外部電源電圧線１に接続し、内部電源
電圧ＶCCI を外部電源電圧ＶCCE と等しくする。一方、
内部電源電圧ＶCCI が所定の電圧より高くなると、すな
わち内部電源電圧レベルシフト回路６によって変換させ
られた出力電圧が基準電圧Ｖref よりも高くなると、差
動増幅回路７はその出力側にハイレベル“Ｈ”の信号を
発生し、これによりＰチャンネル型トランジスタ５がオ
フして内部電源電圧線３と外部電源電圧線１とを切り離
す。このとき、メモリ１０に対する内部電源電圧は内部
配線容量等に蓄積されている電荷による電圧によって一
時的に保持される。そして、メモリ１０が動作すると、
上記電荷が放電されるので、結果として内部電源電圧Ｖ
CCI が所定の電圧より低くなり、上述同様Ｐチャンネル
型トランジスタ５が再びオンして内部電源電圧ＶCCI が
外部電源電圧ＶCCE と等しくなる。このようにして、メ
モリ１０側の消費電流が比較的小さい通常の動作では、
Ｐチャンネル型トランジスタ５がオン，オフを繰り返す
ことにより内部電源電圧ＶCCI は一定電圧に保持され
る。Next, the operation will be described with reference to FIG. Now, the internal power supply voltage line V on the internal power supply voltage line 3
When CCI is lower than a predetermined voltage, this internal power supply voltage V CCI
Output voltage of the internal power supply voltage level shift circuit 6 for converting the voltage into a voltage of a predetermined level is also low, and when this output voltage is lower than the reference voltage V ref from the reference power supply terminal 8, the differential amplifier circuit 7 is connected to its output side. A low level “L” signal is generated, which turns on the P-channel transistor 5, connects the internal power supply voltage line 3 to the external power supply voltage line 1, and sets the internal power supply voltage V CCI to the external power supply voltage V CCE . To be equal. on the other hand,
When the internal power supply voltage V CCI becomes higher than a predetermined voltage, that is, when the output voltage converted by the internal power supply voltage level shift circuit 6 becomes higher than the reference voltage V ref , the differential amplifier circuit 7 has a high level on its output side. A signal of "H" is generated, whereby the P-channel transistor 5 is turned off and the internal power supply voltage line 3 and the external power supply voltage line 1 are disconnected. At this time, the internal power supply voltage for the memory 10 is temporarily held by the voltage due to the charges accumulated in the internal wiring capacitance and the like. Then, when the memory 10 operates,
Since the charges are discharged, as a result, the internal power supply voltage V
CCI becomes lower than a predetermined voltage, the P-channel transistor 5 is turned on again as described above, and the internal power supply voltage V CCI becomes equal to the external power supply voltage V CCE . Thus, in the normal operation in which the current consumption on the memory 10 side is relatively small,
The internal power supply voltage V CCI is maintained at a constant voltage as the P-channel type transistor 5 is repeatedly turned on and off.
【００１５】また、メモリ１０側の消費電流が比較的大
きい通常の動作、例えばメモリ１０のロー系やコラム系
が動作して急激に電流を消費するときには、図２（ａ）
に示すような外部からのローアドレスストローブで信号
ＲＡＳバーに同期して図２（ｅ）に示すように内部的に
発生されたローアドレスストローブ信号ＩＲＡＳバーの
立下り、立上りと、ローアドレスストローブ信号ＲＡＳ
バーがローレベル“Ｌ”、外部からのコラムアドレスス
トローブ信号ＣＡＳバー（図２（ｂ））がハイレベル
“Ｈ”で、且つ外部からのアドレス信号Ａdd（図２
（ｄ））のＸ軸アドレスデータからＹ軸アドレスデータ
に切換わる時に図２（ｆ）に示すように内部的に発生さ
れたアドレス遷移検出信号ＡＴＤとに応答してワンショ
ットパルス発生回路１２が図２（ｇ）に示すようなパル
ス信号Ｓp を発生し、これによりＰチャンネル型トラン
ジスタ１１が一時的にオンして外部電源電圧線２と内部
電源電圧線３を接続し、外部電源電圧ＶCCE と内部電源
電圧ＶCCI を等しくして実質的に内部電源電圧を強化
し、図２（ｈ）に示すように内部電源電圧ＶCCI の低下
が抑えられる。In addition, in a normal operation in which the current consumption on the memory 10 side is relatively large, for example, when a row system or a column system of the memory 10 operates to rapidly consume the current, FIG.
The row address strobe signal IRAS bar internally generated as shown in FIG. 2 (e) in synchronization with the signal RAS by the external row address strobe as shown in FIG. RAS
The bar is low level "L", the external column address strobe signal CAS bar (FIG. 2B) is high level "H", and the external address signal A dd (FIG. 2).
When switching from the X-axis address data of (d) to the Y-axis address data, the one-shot pulse generation circuit 12 responds to the internally generated address transition detection signal ATD as shown in FIG. A pulse signal S p as shown in FIG. 2 (g) is generated, whereby the P-channel type transistor 11 is temporarily turned on to connect the external power supply voltage line 2 and the internal power supply voltage line 3, and the external power supply voltage V By making CCE equal to the internal power supply voltage V CCI , the internal power supply voltage is substantially strengthened, and a decrease in the internal power supply voltage V CCI can be suppressed as shown in FIG.
【００１６】このように本実施例では、メモリ１０のロ
ー系やコラム系の動作時に比較的大きな消費電流が流れ
て内部電源電圧発生回路の制御作用が追従しきれない場
合の内部電源電圧の低下が防止される。As described above, in the present embodiment, the internal power supply voltage drops when a relatively large current consumption flows during the operation of the row system or the column system of the memory 10 and the control action of the internal power supply voltage generation circuit cannot be followed up. Is prevented.
【００１７】実施例２．図３はこの発明の他の実施例を
示す構成図である。図３において、図１と対応する部分
には同一符号を付し、その重複説明を省略する。図３に
おいて、１３は外部電源電圧線２及び内部電源電圧線３
間に接続された第３のスイッチング素子としてのＰチャ
ンネル型トランジスタ、１４はローアドレスストローブ
信号ＩＲＡＳバーに応答してパルス信号を発生し、この
パルス信号によりＰチャンネル型トランジスタ１１を駆
動する第１のパルス発生手段としてのワンショットパル
ス発生回路、１５はアドレス遷移検出信号ＡＴＤに応答
してパルス信号を発生し、このパルス信号によりＰチャ
ンネル型トランジスタ１３を駆動する第２のパルス発生
手段としてのワンショットパルス発生回路である。９Ｂ
はＮチャンネル型トランジスタ４〜基準電源端子８、Ｐ
チャンネル型トランジスタ１１，１３及びワンショット
パルス発生回路１４，１５から成る内部電源電圧発生回
路である。Embodiment 2. FIG. 3 is a block diagram showing another embodiment of the present invention. In FIG. 3, parts corresponding to those in FIG. 1 are designated by the same reference numerals, and duplicate description thereof will be omitted. In FIG. 3, 13 is an external power supply voltage line 2 and an internal power supply voltage line 3
A P-channel type transistor, 14 connected as a third switching element, generates a pulse signal in response to the row address strobe signal IRAS bar, and drives the P-channel type transistor 11 by the pulse signal. One-shot pulse generating circuit as pulse generating means, 15 generates a pulse signal in response to the address transition detection signal ATD, and one-shot as second pulse generating means for driving the P-channel type transistor 13 by this pulse signal. It is a pulse generation circuit. 9B
Is an N-channel transistor 4 to a reference power supply terminal 8, P
It is an internal power supply voltage generation circuit including channel transistors 11 and 13 and one-shot pulse generation circuits 14 and 15.
【００１８】次に動作について、図４を参照しながら説
明する。図３において、２〜８によって一定の内部電源
電圧をメモリ１０に対して発生する動作は、実施例１と
同様であるが、メモリ１０のロウ系が動作して急激に電
流を消費する時は、ロウ系の外部入力制御信号である図
４（ａ）に示すようなローアドレスストローブ信号ＲＡ
Ｓバーに同期して内部的に発生される図４（ｅ）に示す
ようなローアドレスストローブ信号ＩＲＡＳバーの立下
り，立上り時にワンショットパルス発生回路１４より図
４（ｇ）に示すようなパルス信号ＳP1を発生し、これに
よりＰチャンネル型トランジスタ１１を一時的にオンさ
せ、内部電源電圧線３を外部電源電圧線２に接続して内
部電源電圧を強化し、図４（ｉ）に示すように、メモリ
１０のロウ系動作時の内部電源電圧ＶCCI の低下を抑え
る。Next, the operation will be described with reference to FIG. In FIG. 3, the operation of generating a constant internal power supply voltage to the memory 10 by 2 to 8 is the same as that of the first embodiment, but when the row system of the memory 10 operates to rapidly consume the current. , A row address external strobe signal RA as shown in FIG.
A pulse as shown in FIG. 4 (g) is generated by the one-shot pulse generation circuit 14 at the fall and rise of the row address strobe signal IRAS bar as shown in FIG. 4 (e) which is internally generated in synchronization with S bar. A signal S P1 is generated, which temporarily turns on the P-channel transistor 11, connects the internal power supply voltage line 3 to the external power supply voltage line 2, and strengthens the internal power supply voltage, as shown in FIG. 4 (i). Thus, the decrease of the internal power supply voltage V CCI during the row system operation of the memory 10 is suppressed.
【００１９】また、メモリ１０のコラム系が動作して急
激に電流を消費する時は、コラム系の外部入力制御信号
である図４（ｂ）に示すようなコラムアクセスストロー
ブ信号ＣＡＳバー（正確には上述の如くローアドレスス
トローブ信号ＲＡＳバー、アドレス信号Ａddにも関連し
ている）に同期して内部的に発生される図４（ｆ）に示
すようなアドレス遷移検出信号ＡＴＤに応答してワンシ
ョットパルス発生回路１５より図４（ｈ）に示すような
パルス信号ＳP2を発生し、これによりＰチャンネル型ト
ランジスタ１３を一時的にオンさせ、内部電源電圧線３
を外部電源電圧線２に接続して内部電源電圧を強化し、
図４（ｉ）に示すように、メモリ１０のコラム系の動作
時の内部電源電圧ＶCCI の低下を抑える。When the column system of the memory 10 operates and consumes current rapidly, the column access strobe signal CAS bar (exactly, as shown in FIG. 4B), which is an external input control signal of the column system, is used. Is also internally generated in synchronization with the row address strobe signal RAS and the address signal A dd as described above) in response to the address transition detection signal ATD as shown in FIG. The one-shot pulse generation circuit 15 generates a pulse signal S P2 as shown in FIG. 4 (h), which temporarily turns on the P-channel type transistor 13 and the internal power supply voltage line 3
To the external power supply voltage line 2 to strengthen the internal power supply voltage,
As shown in FIG. 4I , the internal power supply voltage V CCI is prevented from decreasing when the column system of the memory 10 operates.
【００２０】このように本実施例でも上記実施例１と同
様の作用効果が得られると共に、更に本実施例ではメモ
リ１０のロー系とコラム系に対応して内部電源電圧を個
別に制御しているので、その消費電流の大きさに応じて
使用されているＰチャンネル型トランジスタ１１，１３
の集積回路におけるサイズ（ゲート幅等）を適切なもの
に設定できる。As described above, in this embodiment, the same effect as that of the first embodiment can be obtained, and further, in the present embodiment, the internal power supply voltage is individually controlled corresponding to the row system and the column system of the memory 10. Therefore, the P-channel type transistors 11 and 13 that are used according to the magnitude of the current consumption are
The size (gate width, etc.) in the integrated circuit can be set to an appropriate size.
【００２１】実施例３．なお、上記各実施例ではこの発
明による内部電源電圧発生回路を半導体集積回路に適用
した場合に付いて説明したが、これに限定されることな
く、内部電源を必要とするその他の回路にも同様に適用
でき、同様の効果を奏する。また、内部回路としてメモ
リの場合に付いて説明したが、その他の回路でもよい。
また、制御手段として内部電源電圧レベルシフト回路及
び差動増幅回路を用いた場合に付いて説明したが、同様
の機能が達成できればその他の回路でもよく、また、パ
ルス発生手段もワンショットパルス発生回路に限定され
ず、その他の回路を用いてよい。更に、第１〜第３のス
イッチング素子はＰチャンネル型トランジスタを用いた
場合に付いて説明したが、Ｎチャンネル型トランジスタ
を用いてもよい。Example 3. Although the above embodiments have been described with respect to the case where the internal power supply voltage generation circuit according to the present invention is applied to a semiconductor integrated circuit, the present invention is not limited to this and the same applies to other circuits requiring an internal power supply. Can be applied to the same effect. Further, although the case where the internal circuit is a memory has been described, other circuits may be used.
Further, although the case where the internal power supply voltage level shift circuit and the differential amplifier circuit are used as the control means has been described, other circuits may be used as long as the same function can be achieved, and the pulse generation means is also a one-shot pulse generation circuit. However, other circuits may be used. Furthermore, although the first to third switching elements have been described using P-channel type transistors, N-channel type transistors may be used.
【００２２】[0022]
【発明の効果】以上のように、請求項１の発明によれ
ば、外部電源電圧線と内部電源電圧線の間に接続された
第１のスイッチング素子と、上記内部電源電圧線に接続
された内部回路に供給される内部電源電圧の変動に応じ
て上記第１のスイッチング素子の開閉を制御する制御手
段と、上記外部電源電圧線と上記内部電源電圧線の間に
接続された第２のスイッチング素子と、上記内部回路に
印加される複数の制御信号に応答してパルス信号を発生
し、該パルス信号により上記第２のスイッチング素子を
一時的にオンさせるパルス発生手段とを備えたので、内
部回路の動作時、急激に電流が消費されても一時的に内
部電源電圧を強化して内部電源電圧の低下を防止するこ
とができるという効果を奏する。As described above, according to the invention of claim 1, the first switching element connected between the external power supply voltage line and the internal power supply voltage line and the internal power supply voltage line are connected. Control means for controlling the opening / closing of the first switching element according to the fluctuation of the internal power supply voltage supplied to the internal circuit, and the second switching connected between the external power supply voltage line and the internal power supply voltage line. Since an element and a pulse generation means for generating a pulse signal in response to a plurality of control signals applied to the internal circuit and temporarily turning on the second switching element by the pulse signal, When the circuit operates, the internal power supply voltage can be temporarily strengthened to prevent the internal power supply voltage from decreasing even if the current is rapidly consumed.
【００２３】また、請求項２の発明によれば、外部電源
電圧線と内部電源電圧線の間に接続された第１のスイッ
チング素子と、上記内部電源電圧線に接続された内部回
路に供給される内部電源電圧の変動に応じて上記第１の
スイッチング素子の開閉を制御する制御手段と、上記外
部電源電圧線と上記内部電源電圧線の間に接続された第
２のスイッチング素子と、上記内部回路に印加される第
１の制御信号に応答してパルス信号を発生し、該パルス
信号により上記第２のスイッチング素子を一時的にオン
させる第１のパルス発生手段と上記外部電源電圧線と上
記内部電源電圧線の間に接続された第３のスイッチング
素子と、上記内部回路に印加される第２の制御信号に応
答してパルス信号を発生し、該パルス信号により上記第
３のスイッチング素子を一時的にオンさせる第２のパル
ス発生手段とを備えたので、内部回路の動作時、急激に
電流が消費されても一時的に内部電源電圧を強化して内
部電源電圧の低下を防止することができ、しかも、内部
回路の回路系に対応して個別に制御しているので、その
消費電流の大きさに応じて使用されるスイッチング素子
のサイズを適切なものに設定できるという効果を奏す
る。According to the second aspect of the present invention, the first switching element connected between the external power supply voltage line and the internal power supply voltage line and the internal circuit connected to the internal power supply voltage line are supplied. Control means for controlling the opening and closing of the first switching element according to the fluctuation of the internal power supply voltage, the second switching element connected between the external power supply voltage line and the internal power supply voltage line, and the internal First pulse generating means for generating a pulse signal in response to a first control signal applied to the circuit, and temporarily turning on the second switching element by the pulse signal, the external power supply voltage line, and the above A pulse signal is generated in response to a third switching element connected between the internal power supply voltage lines and a second control signal applied to the internal circuit, and the pulse signal causes the third switching. Since the second pulse generating means for temporarily turning on the child is provided, the internal power supply voltage is temporarily strengthened to prevent a decrease in the internal power supply voltage even when the current is rapidly consumed during the operation of the internal circuit. In addition, since it is controlled individually corresponding to the circuit system of the internal circuit, there is an effect that the size of the switching element used can be set to an appropriate size according to the magnitude of the current consumption. Play.
【図１】この発明の一実施例による内部電源電圧発生回
路を示す構成図である。FIG. 1 is a configuration diagram showing an internal power supply voltage generation circuit according to an embodiment of the present invention.
【図２】図１の動作説明に供するための信号波形図であ
る。FIG. 2 is a signal waveform diagram for explaining the operation of FIG.
【図３】この発明の他の実施例による内部電源電圧発生
回路を示す構成図である。FIG. 3 is a configuration diagram showing an internal power supply voltage generation circuit according to another embodiment of the present invention.
【図４】図３の動作説明に供するための信号波形図であ
る。FIG. 4 is a signal waveform diagram for explaining the operation of FIG.
【図５】従来の内部電源電圧発生回路を示す構成図であ
る。FIG. 5 is a configuration diagram showing a conventional internal power supply voltage generation circuit.
【図６】図５の動作説明に供するための信号波形図であ
る。6 is a signal waveform diagram for explaining the operation of FIG.
２ 外部電源電圧線 ３ 内部電源電圧線 ５，１１，１３ Ｐチャンネル型トランジスタ ６ 内部電源電圧レベルシフト回路 ７ 差動増幅回路 １２，１４，１５ ワンショットパルス発生回路 2 External power supply voltage line 3 Internal power supply voltage line 5, 11, 13 P-channel transistor 6 Internal power supply voltage level shift circuit 7 Differential amplifier circuit 12, 14, 15 One-shot pulse generation circuit
Claims (2)
接続された第１のスイッチング素子と、 上記内部電源電圧線に接続された内部回路に供給される
内部電源電圧の変動に応じて上記第１のスイッチング素
子の開閉を制御する制御手段と、 上記外部電源電圧線と上記内部電源電圧線の間に接続さ
れた第２のスイッチング素子と、 上記内部回路に印加される複数の制御信号に応答してパ
ルス信号を発生し、該パルス信号により上記第２のスイ
ッチング素子を一時的にオンさせるパルス発生手段とを
備えたことを特徴とする内部電源電圧発生回路。1. A first switching element connected between an external power supply voltage line and an internal power supply voltage line, and a first switching element according to a variation of an internal power supply voltage supplied to an internal circuit connected to the internal power supply voltage line. Control means for controlling the opening and closing of the first switching element, a second switching element connected between the external power supply voltage line and the internal power supply voltage line, and a plurality of control signals applied to the internal circuit In response to the pulse signal, and a pulse generating means for temporarily turning on the second switching element by the pulse signal, an internal power supply voltage generating circuit.
接続された第１のスイッチング素子と、 上記内部電源電圧線に接続された内部回路に供給される
内部電源電圧の変動に応じて上記第１のスイッチング素
子の開閉を制御する制御手段と、 上記外部電源電圧線と上記内部電源電圧線の間に接続さ
れた第２のスイッチング素子と、 上記内部回路に印加される第１の制御信号に応答してパ
ルス信号を発生し、該パルス信号により上記第２のスイ
ッチング素子を一時的にオンさせる第１のパルス発生手
段と上記外部電源電圧線と上記内部電源電圧線の間に接
続された第３のスイッチング素子と、 上記内部回路に印加される第２の制御信号に応答してパ
ルス信号を発生し、該パルス信号により上記第３のスイ
ッチング素子を一時的にオンさせる第２のパルス発生手
段とを備えたことを特徴とする内部電源電圧発生回路。2. A first switching element connected between an external power supply voltage line and an internal power supply voltage line, and according to a variation of an internal power supply voltage supplied to an internal circuit connected to the internal power supply voltage line. Control means for controlling the opening and closing of the first switching element, a second switching element connected between the external power supply voltage line and the internal power supply voltage line, and a first control applied to the internal circuit. A pulse signal is generated in response to the signal, and the pulse signal is connected between the first pulse generating means for temporarily turning on the second switching element, the external power supply voltage line, and the internal power supply voltage line. A third switching element, and a pulse signal generated in response to the second control signal applied to the internal circuit, and the pulse signal temporarily turning on the third switching element. An internal power supply voltage generating circuit, characterized in that it comprises of the pulse generating means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4009403A JPH05198177A (en) | 1992-01-22 | 1992-01-22 | Internal power source voltage generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4009403A JPH05198177A (en) | 1992-01-22 | 1992-01-22 | Internal power source voltage generating circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05198177A true JPH05198177A (en) | 1993-08-06 |
Family
ID=11719456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4009403A Pending JPH05198177A (en) | 1992-01-22 | 1992-01-22 | Internal power source voltage generating circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05198177A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6859403B2 (en) | 1993-10-14 | 2005-02-22 | Renesas Technology Corp. | Semiconductor memory device capable of overcoming refresh disturb |
-
1992
- 1992-01-22 JP JP4009403A patent/JPH05198177A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6859403B2 (en) | 1993-10-14 | 2005-02-22 | Renesas Technology Corp. | Semiconductor memory device capable of overcoming refresh disturb |
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