JPH05198165A - Dynamic ram - Google Patents

Abstract

PURPOSE:To reduce electric power consumption by limiting the current supply function of a voltage generating circuit in a range where an information holding operation can be maintained and increasing the number of selected memory mats at the time of the data holding mode. CONSTITUTION:When a data holding mode deciding circuit 1 decides the data holding mode by receiving signals RASB, WEB, the circuit limits the current supply functions of a VBB generating circuit 2 for forming a reference backbias voltage, a VCH generating circuit 3 for generating a voltage for word boosting, a voltage dropping circuit 4 for generating a required internal voltage, a ref generating circuit, etc., to the extent that the information can be held. The number of the selected mats is simultaneously increased as compared with the number of the selected mats at the time of ordinary read/write and refresh modes via a mat selection signal generating circuit 6, by which the number of the operation times of the peripheral circuits is substantially decreased. As a result, the electric power consumption is reduced.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】この発明は、ダイナミック型ＲＡ
Ｍ（ランダム・アクセス・メモリ）に関し、例えば情報
保持動作のみを目的とした低消費電力モードを備えたも
のに利用して有効な技術に関するものである。This invention relates to a dynamic RA
The present invention relates to M (random access memory), for example, a technique effective when used for a memory provided with a low power consumption mode only for the purpose of holding information.

【０００２】[0002]

【従来の技術】ダイナミック型ＲＡＭにおける動作モー
ドとしては、通常の書き込み／読み出モード、テストモ
ード及びリフレッシュモードである。ダイナミック型Ｒ
ＡＭを用いたメモリシステムの低消費電力化のために、
バッテリーバックアップ等のような低消費電力モードが
提案されている。このようなバッテリーバックアップモ
ードに関しては、例えば電子通信学会技術研究報告ＥＤ
−９０−７８がある。2. Description of the Related Art Operation modes of a dynamic RAM are a normal write / read mode, a test mode and a refresh mode. Dynamic type R
To reduce the power consumption of a memory system using AM,
Low power consumption modes such as battery backup have been proposed. Regarding such a battery backup mode, for example, the Institute of Electronics and Communication Engineers Technical Report ED
There is -90-78.

【０００３】[0003]

【発明が解決しようとする課題】本願発明者等において
は、ダイナミック型ＲＡＭにおける情報保持動作のみを
限定したデータ保持モード等を想定して内部回路の見直
しを行った。DISCLOSURE OF THE INVENTION The inventors of the present application reviewed the internal circuit assuming a data holding mode in which only the information holding operation in the dynamic RAM is limited.

【０００４】この発明の目的は、情報保持動作だけを目
的として低消費電力化を図ったデータ保持モードを備え
たダイナミック型ＲＡＭを提供することにある。この発
明の前記ならびにそのほかの目的と新規な特徴は、本明
細書の記述および添付図面から明らかになるであろう。An object of the present invention is to provide a dynamic RAM provided with a data holding mode in which power consumption is reduced only for the purpose of holding information. The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

【０００５】[0005]

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、メモリセルの情報保持動作
が維持できる範囲で降圧電圧や昇圧電圧及び基板電圧等
の電圧発生回路の電流供給機能を制限すること及び／又
は通常のリード／ライトモード及びリフレッシュモード
のときに選択されるメモリマット数に対して選択マット
数を多くする。The outline of the representative one of the inventions disclosed in the present application will be briefly described as follows. That is, the current supply function of the voltage generating circuit such as the step-down voltage, the step-up voltage, and the substrate voltage is limited within the range where the information holding operation of the memory cell can be maintained, and / or the normal read / write mode and the refresh mode are selected. The number of selected mats is increased relative to the number of memory mats to be stored.

【０００６】[0006]

【作用】上記した手段によれば、電圧発生回路での電流
供給能力の制限すること及び選択マット数の増加によっ
て、周辺回路の動作回数を実質的に減らせることから低
消費電力化を実現できる。According to the above-mentioned means, the number of operations of the peripheral circuits can be substantially reduced by limiting the current supply capacity in the voltage generating circuit and increasing the number of selected mats, so that low power consumption can be realized. ..

【０００７】[0007]

【実施例】図１には、この発明に係るダイナミック型Ｒ
ＡＭ（以下、単にＤＲＡＭという場合がある。）におけ
る一実施例の機能ブロック図が示されている。この実施
例のＤＲＡＭは、読み出し動作（ＲＥＡＤ）と書き込み
動作（ＷＲＩＴＥ）とからなるアクセスモードを持つ。
このアクセスモードは、周知のダイナミック型ＲＡＭに
おけるアクセス方法と同様にロウアドレスストローブ信
号ＲＡＳＢに同期してロウ系のアドレス信号を入力し、
引き続いてカラムアドレスストローブ信号ＣＡＳＢに同
期してカラム系のアドレス信号を入力してメモリセルの
アドレス選択を行わせる。そして、書き込み動作ならラ
イトイネーブル信号ＷＥＢをロウレベルにし、読み出し
動作ならライトイネーブル信号ＷＥＢをハイレベルにす
る。なお、ライトイーブル信号ＷＥＢをＣＡＳＢに先行
してロウレベルにすることより実行されるアーリィライ
トサイクルもある。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 shows a dynamic type R according to the present invention.
A functional block diagram of an embodiment in an AM (hereinafter sometimes simply referred to as a DRAM) is shown. The DRAM of this embodiment has an access mode including a read operation (READ) and a write operation (WRITE).
In this access mode, a row address signal is input in synchronization with the row address strobe signal RASB, similarly to the well-known dynamic RAM access method.
Subsequently, a column address signal is input in synchronization with the column address strobe signal CASB to select the address of the memory cell. Then, the write enable signal WEB is set to the low level for the write operation, and the write enable signal WEB is set to the high level for the read operation. There is also an early write cycle that is executed by setting the write enable signal WEB to low level prior to CASB.

【０００８】本願明細書においては、ＲＡＳＢやＣＡＳ
Ｂ及びＷＥＢ等のようにアルファベットの文字の最後に
Ｂが付された信号は、ロウレベルがアクティブレベルで
あることを意味するものであることに注意されたい。In the present specification, RASB and CAS
It should be noted that a signal with B added to the end of the letters of the alphabet such as B and WEB means that the low level is an active level.

【０００９】テストモードは、主にＤＲＡＭの製造時や
出荷時における動作チェックに利用される。このテスト
モードは、ロウアドレスストローブ信号ＲＡＳＢに先立
ってライトイネーブル信号ＷＥＢ及びカラムアドレスス
トローブ信号ＣＡＳＢをロウレベルにするというＷＣＢ
Ｒモードにより行われる。The test mode is mainly used for operation check at the time of manufacturing or shipping of DRAM. In this test mode, the write enable signal WEB and the column address strobe signal CASB are set to the low level before the row address strobe signal RASB.
It is performed in the R mode.

【００１０】ＤＲＡＭは、周知のようにアドレス選択用
ＭＯＳＦＥＴと情報記憶用キャパシタからなるメモリセ
ルを用い、情報記憶用キャパシタに情報電荷が有るか無
いかにより論理１と０に対応した情報保持を行うもので
ある。アドレス選択用ＭＯＳＦＥＴにおけるドレインリ
ーク電流等によって、情報記憶用キャパシタに保持され
た情報電荷は、時間の経過とともに失われてしまう。そ
こで、ＤＲＡＭでは、メモリセルの記憶電荷が失われる
前に読み出して、それを増幅してもとのメモリセルに書
き込むというリフレッシュモードを持つ。As is well known, a DRAM uses a memory cell composed of an address selection MOSFET and an information storage capacitor, and holds information corresponding to logic 1 and 0 depending on whether the information storage capacitor has information charges or not. It is a thing. The information charge held in the information storage capacitor is lost with the passage of time due to drain leakage current in the address selection MOSFET. Therefore, the DRAM has a refresh mode in which it is read before the stored charge of the memory cell is lost and is amplified and written in the original memory cell.

【００１１】このリフレッシュモードとしては、ロウア
ドレスストローブ信号ＲＡＳＢに先立ってカラムアドレ
スストローブ信号ＣＡＳＢをロウレベルにするというＣ
ＢＲリフレッシュと、ロウアドレスストローブ信号ＲＡ
ＳＢをロウレベルにすることにより行われるＲＡＳオン
リーリフレッシュと、読み出し状態から信号ＲＡＳＢを
リセットさせて、読み出されたデータを出力させた状態
のままとしてＲＡＳＢによりリフレッシュを実行すると
いうヒデンリフレッシュがある。なお、上記のリフレッ
シュモードのうち、ＲＡＳオンリーリフレッシュ機能
は、以下に説明するように必ずしも必要とされない場合
がある。In this refresh mode, the column address strobe signal CASB is set to the low level prior to the row address strobe signal RASC.
BR refresh and row address strobe signal RA
There are RAS only refresh performed by setting SB to the low level, and hidden refresh in which the signal RASB is reset from the read state and the refresh is executed by the RAS while the read data is output. Of the above refresh modes, the RAS only refresh function may not always be required as described below.

【００１２】この実施例のＤＲＡＭは、以上のようなモ
ードの以外の特殊モードの１つとしてデータ保持モード
が設けられる。このデータ保持モードは、後述するよう
にメモリセルのデータ保持動作のみを考慮して、可能な
限りの動作電流を削減するための低消費電力モードであ
る。このため、内部回路のうちメモリセルのデータ保持
動作に必要でないと見做される回路は、データ保持動作
のためのリフレッシュ動作の最中に置いても非活性化状
態、言い換えるならば、動作電流が流れない状態に置か
れる。The DRAM of this embodiment is provided with a data holding mode as one of special modes other than the above modes. This data holding mode is a low power consumption mode for reducing the operating current as much as possible in consideration of only the data holding operation of the memory cell as described later. Therefore, among the internal circuits, the circuits that are considered to be unnecessary for the data holding operation of the memory cell are in the inactive state even when placed in the middle of the refresh operation for the data holding operation, in other words, the operating current. Are placed in a state where they do not flow.

【００１３】図２には、上記データ保持モードを設定す
るための一実施例の動作タイミング図が示されている。
この実施例では、ＤＲＡＭのリフレッシュのうちＲＡＳ
オンリーリフレッシュ機能が削除される。すなわち、Ｒ
ＡＳオンリーリフレッシュ動作は、ロウ系の内部回路を
動作させメモリセルのリフレッシュ動作を行うものであ
り、そのためには外部からリフレッシュを行うワード線
に対応したアドレス信号の入力を必要とするので、外部
にリフレッシュアドレスを発生させるアドレス発生回路
が必要になる。これに対して、ＣＢＲリフレッシュ動作
では、内部でアドレスを発生させるので外部回路が大幅
に簡略化できる。それ故、現在から将来にかけてみると
ＲＡＳオンリーリフレッシュの必要性は無いといっても
過言ではない。FIG. 2 shows an operation timing chart of an embodiment for setting the data holding mode.
In this embodiment, RAS is used in DRAM refresh.
Only refresh function is removed. That is, R
The AS-only refresh operation is an operation for operating a row internal circuit to perform a refresh operation of a memory cell. For that purpose, an address signal corresponding to a word line to be refreshed from the outside is required. An address generation circuit for generating a refresh address is needed. On the other hand, in the CBR refresh operation, the address is internally generated, so that the external circuit can be greatly simplified. Therefore, it is no exaggeration to say that there is no need for RAS-only refreshing from the present to the future.

【００１４】そこで、この実施例では、上記のようにＲ
ＡＳオンリーリフレッシュ機能を削除し、図２のように
ＣＡＳＢ信号をハイレベルに固定した状態で、ＲＡＳＢ
信号をロウレベルにしてからハイレベルにリセットする
タイミングでデータ保持モードに入るようにする。そし
て、このデータ保持モードは、ＣＡＳＢ信号をロウレベ
ルのアクティブレベルにした後にＲＡＳＢ信号をロウレ
ベルにしてモードのリセット、言い換えるならば、デー
タ保持モードの解除を行う。すなわち、この実施例で
は、ＣＢＲリフレッシュにより保持モードの解除と同時
にダミーのリフレッシュを実施する。このようなダミー
ＣＢＲリフレッシュの挿入によって、後述するような内
部回路がデータ保持モードから通常モードに入るために
必要とされる回路の初期設定が行われる。Therefore, in this embodiment, as described above, R
With the AS-only refresh function removed and the CASB signal fixed at a high level as shown in FIG.
The data holding mode is entered at the timing of resetting the signal to low level and then to high level. In this data holding mode, the CASB signal is set to the active level of the low level and then the RASB signal is set to the low level to reset the mode. In other words, the data holding mode is released. That is, in this embodiment, the dummy refresh is performed simultaneously with the release of the holding mode by the CBR refresh. By inserting such a dummy CBR refresh, an internal circuit, which will be described later, required for the circuit to enter the normal mode from the data holding mode is initialized.

【００１５】この実施例では、ＲＡＳＢ信号とＣＡＳＢ
信号との組み合わせからなる極めて簡単でかつ安定で確
実なデータ保持モードの設定及び解除が実現でき、その
ための内部回路も簡素化できる。In this embodiment, the RASB signal and the CASB signal are
An extremely simple, stable, and reliable setting and cancellation of the data holding mode, which is a combination with a signal, can be realized, and the internal circuit therefor can be simplified.

【００１６】図３には、上記データ保持モードを設定す
るための他の一実施例の動作タイミング図が示されてい
る。この実施例では、みかけ上いったんテストモードに
入る。すなわち、第１モードとして、ＲＡＳＢ信号に先
立ってＷＥＢ信号とＣＡＳＢ信号をロウレベルのアクテ
ィブレベルにしてＷＣＢＲモードに入り、そこでＣＡＳ
Ｂ信号をハイレベルにリセットしてテスト中止を指示す
るとともに、ＣＡＳＢ信号をロウレベルにしてデータ保
持モードに入るようにするものである。そして、特に制
限されないが、モードリセットは、ＲＡＳＢ信号とＣＡ
ＳＢ信号のハイレベルへのリセットにより行われる。FIG. 3 shows an operation timing chart of another embodiment for setting the data holding mode. In this embodiment, the test mode is temporarily entered. That is, as the first mode, the WEB signal and the CASB signal are set to the active level of the low level prior to the RASB signal to enter the WCBR mode.
The B signal is reset to a high level to give an instruction to stop the test, and the CASB signal is set to a low level to enter the data holding mode. And, although not particularly limited, the mode reset is performed by the RASB signal and the CA.
This is performed by resetting the SB signal to the high level.

【００１７】この構成では、データ保持モードにおいて
非活性化された内部回路の初期化のために、ダミーサイ
クルが必要になる。そこで、モードリセットとしては、
前記のようなＣＢＲリフレッシュをダミーサイクルとし
て挿入するようにしてもよい。この構成では、ＤＲＡＭ
がシステム実装状態ではあまり使用しないテストモード
にみかけ上入り、その後のＣＡＳＢ信号のレベル制御に
よりデータ保持モードに入るので、ＲＡＳＢ信号とＣＡ
ＳＢ信号にＷＥＢ信号を組み合わせてなる簡単でかつ安
定で確実なデータ保持モードの設定及び解除が実現で
き、そのための内部回路も簡素化できる。また、この実
施例では、ＲＡＳオンリーリフレッシュ機能も残すこと
ができ、従来のＤＲＡＭとの完全な互換性を保つことが
できる。In this structure, a dummy cycle is required to initialize the inactivated internal circuit in the data holding mode. So, as a mode reset,
The CBR refresh as described above may be inserted as a dummy cycle. In this configuration, the DRAM
Enters the test mode, which is rarely used in the system mounted state, and then enters the data retention mode by controlling the level of the CASB signal.
A simple, stable, and reliable setting and cancellation of the data holding mode, which is a combination of the SB signal and the WEB signal, can be realized, and the internal circuit therefor can be simplified. Further, in this embodiment, the RAS only refresh function can be left, and the complete compatibility with the conventional DRAM can be maintained.

【００１８】図４には、上記データ保持モードを設定す
るための他の一実施例の動作タイミング図が示されてい
る。この実施例では、ＲＡＳＢ信号に先立ってＷＥＢ信
号とＣＡＳＢ信号をロウレベルのアクティブレベルにし
ておいて、ＲＡＳＢ信号のロウレベルへの立ち下がりタ
イミングでアドレス信号ＡＤＤを取り込む、そのアドレ
ス信号Ｚによってデータ保持モードに入る。この構成で
は、アドレス信号の組み合わせにより、データ保持モー
ドの他に、他の特殊モードの設定も可能である。FIG. 4 shows an operation timing chart of another embodiment for setting the data holding mode. In this embodiment, the WEB signal and the CASB signal are set to low-level active levels prior to the RASB signal, the address signal ADD is fetched at the falling timing of the RASB signal, and the data signal holding mode is set by the address signal Z. enter. In this configuration, it is possible to set other special modes in addition to the data holding mode by combining the address signals.

【００１９】半導体技術の進展により回路の微細化が可
能であるので、ＤＲＡＭの内部に簡単な論理演算回路を
設け、例えば内部データと外部データとの論理演算を行
って、その演算結果を書き込むというようなデータの加
工を伴う書き込みモードや、複数ビットからなるデータ
のうち特定ビットだけ外部から書き換え行うようにする
ような書き込みモード、あるいは複数ビットからなるデ
ータのうち特定のビットが指定されたビットと同じなら
そのデータを読み出すといったようなサーチ読み出しモ
ード等のような特殊モードも併設させることができる。
このように特殊モードが複数種類からなるとき、上記ア
ドレス信号ＡＤＤの組み合わせにより、複数種類の用意
された特殊モードの中から１つのモードを効率よく、か
つ安定で確実に選択できる。Since the circuit can be miniaturized due to the progress of semiconductor technology, a simple logical operation circuit is provided inside the DRAM, and for example, logical operation of internal data and external data is performed and the operation result is written. Such a write mode that involves data processing, a write mode that externally rewrites only a specific bit of data that consists of multiple bits, or a bit that specifies a specific bit of data that consists of multiple bits. If they are the same, a special mode such as a search read mode for reading the data can also be provided.
When a plurality of special modes are provided in this manner, one mode can be efficiently, stably and surely selected from a plurality of prepared special modes by combining the address signals ADD.

【００２０】図５には、上記データ保持モードを設定す
るための他の一実施例の動作タイミング図が示されてい
る。この実施例では、ＲＡＳＢ信号に先立ってＷＥＢ信
号とＣＡＳＢ信号の他に、アウトプットイネーブル信号
ＯＥＢが存在する場合には、それをもロウレベルのアク
ティブレベルにしておいて、ＲＡＳＢ信号のロウレベル
への立ち下がりタイミングで、これらの信号ＣＡＳＢ、
ＷＥＢ及びＯＥＢのロウレベルを判定してデータ保持モ
ードに入る。この構成では、ＲＡＳＢ信号とＣＡＳＢ信
号にＷＥＢ信号及びＯＥＢ信号を組み合わせてなる簡単
でかつ安定で確実なデータ保持モードの設定及び解除が
実現でき、そのための内部回路も簡素化できる。FIG. 5 shows an operation timing chart of another embodiment for setting the data holding mode. In this embodiment, in addition to the WEB signal and the CASB signal prior to the RASB signal, when the output enable signal OEB exists, it is also set to the active level of the low level, and the RAS signal is raised to the low level. These signals CASB,
The low level of WEB and OEB is judged and the data holding mode is entered. With this configuration, it is possible to realize a simple, stable, and reliable setting and cancellation of the data holding mode, which is a combination of the RAS signal and the CASB signal with the WEB signal and the OEB signal, and the internal circuit therefor can be simplified.

【００２１】図６には、上記データ保持モードを設定す
るための他の一実施例の動作タイミング図が示されてい
る。この実施例では、ＲＡＳＢ信号ＣＡＳＢ信号により
通常モードが終了すると、直ちに内部のタイマー回路が
作動する。このタイマー回路は、所定の時間Ｔｍの計測
を行う。同図では、省略されているが、上記時間Ｔｍ内
に上記のような通常モード、リフレッシュモードやテス
トモードが実行されると、その都度リセットされ、スタ
ンバイ状態に入ると計測動作を開始する。FIG. 6 shows an operation timing chart of another embodiment for setting the data holding mode. In this embodiment, the internal timer circuit is activated immediately after the normal mode is ended by the RASB signal and the CASB signal. This timer circuit measures a predetermined time Tm. Although not shown in the figure, when the normal mode, the refresh mode, or the test mode as described above is executed within the time Tm, it is reset each time and the measurement operation is started when the standby state is entered.

【００２２】上記時間Ｔｍは、前記１６ｍｓのようにメ
モリセルの情報保持時間を考慮したものではなく、メモ
リセルの情報保持時間に対しては、メモリセルの情報保
持時間及びタイマー回路における設定時間のバラツキや
温度、電源変動によるワーストケースを考慮して十分短
い時間に設定される。上記設定時間Ｔｍ内にメモリセル
アクセスが行われないと、内部回路は自動的にデータ保
持モードに入る。そして、このデータ保持モードのリセ
ットには、ダミーのＣＢＲリフレッシュが実行される。The time Tm does not take the information holding time of the memory cell into consideration unlike the 16 ms described above, and the information holding time of the memory cell is set to the information holding time of the memory cell and the set time in the timer circuit. It is set to a sufficiently short time in consideration of the worst case due to variations, temperature, and power supply fluctuations. If the memory cell is not accessed within the set time Tm, the internal circuit automatically enters the data retention mode. Then, a dummy CBR refresh is executed to reset the data holding mode.

【００２３】この構成では、比較的小規模のメモリシス
テムにあっては、マイクロコンピュータ等のデータ処理
装置におけるデータ処理動作に連動して頻繁にメモリア
クセスが行われることに着目し、一定の時間以上にわっ
たってメモリアクセスが行われないときには、データ処
理装置が動作停止状態と見做して上記のように自動的に
データ保持モードに入るものである。このため、外部か
らは格別の動作制御を必要とすることなく低消費電力化
を図ることができる。そして、データ処理装置が動作を
開始したときにダミーのＣＢＲリフレッシュを１サイク
ル挿入するだけでメモリアクセスを実行できるものとな
る。With this structure, in a relatively small-scale memory system, attention is paid to frequent memory access in association with the data processing operation in a data processing device such as a microcomputer, and for a certain time or longer. When the memory access is not performed for a long time, the data processing device is considered to be in the operation stop state and automatically enters the data holding mode as described above. Therefore, low power consumption can be achieved without requiring special operation control from the outside. Then, the memory access can be executed only by inserting a dummy CBR refresh for one cycle when the data processing device starts the operation.

【００２４】図７には、上記データ保持モードを設定す
るための他の一実施例の動作タイミング図が示されてい
る。前記実施例のようにＲＡＳＢ信号ＣＡＳＢ信号によ
り通常モードが終了すると直ちに内部のタイマー回路を
作動させて、そのタイムオーバーにより自動的にデータ
保持モードに入るようにする構成では、その用途が比較
的小規模のメモリシステムに限定されてしまう虞れがあ
る。そこで、この実施例では、ＷＥＢ信号を用いてタイ
マー出力の有効／無効を制御可能にする。例えば、信号
ＷＥＢを上記時間Ｔｍ内にロウレベルにすると、タイム
オーバーを有効として自動的にデータ保持モードに入る
ようにする。もしも、信号ＷＥＢがハイレベルのままな
らタイムオーバー信号を無効にして、データ保持モード
には入らないで通常のスタンバイ状態のままにする。こ
の構成では、信号ＷＥＢを組み合わせてよりきめ細かく
そのメモリシステムに応じたデータ保持モードの制御が
可能になる。FIG. 7 shows an operation timing chart of another embodiment for setting the data holding mode. As in the above embodiment, when the normal mode is terminated by the RASB signal and the CASB signal, the internal timer circuit is actuated to automatically enter the data holding mode when the time expires. May be limited to the memory system of Therefore, in this embodiment, the valid / invalid of the timer output can be controlled by using the WEB signal. For example, when the signal WEB is set to the low level within the time Tm, the time-over is validated and the data holding mode is automatically entered. If the signal WEB remains high level, the time-over signal is invalidated and the normal standby state is maintained without entering the data retention mode. With this configuration, it is possible to more finely control the data holding mode according to the memory system by combining the signal WEB.

【００２５】この実施例では、信号ＷＥＢのロウレベル
を利用して、それをハイレベルにリセットさせることに
より、データ保持モードを解除する。このモードリセッ
トの後に内部回路は自動的に通常のスタンバイ状態に入
り、その後に直ちに通常動作モードに入ることができる
ようにする。このデータ保持モードからスタンバイ状態
に移行するために時間Ｔｎの設定が必要になる。すなわ
ち、信号ＷＥＢをハイレベルにリセットしてデータ保持
モードを解除してから、時間Ｔｎ経過後に通常モードに
入ることが許される。この構成に代え、前記のようなダ
ミーのＣＢＲリフレッシュを挿入して内部回路の初期化
を行ってから通常モードに入るようにしてもよい。In this embodiment, by utilizing the low level of the signal WEB and resetting it to the high level, the data holding mode is released. After this mode reset, the internal circuits automatically enter the normal standby state, and immediately thereafter, the normal operation mode can be entered. It is necessary to set the time Tn in order to shift from this data holding mode to the standby state. That is, after the signal WEB is reset to the high level to release the data holding mode, it is allowed to enter the normal mode after a lapse of time Tn. Instead of this configuration, the dummy CBR refresh as described above may be inserted to initialize the internal circuit and then enter the normal mode.

【００２６】図８には、上記データ保持モードを設定す
るための他の一実施例の動作タイミング図が示されてい
る。この実施例では、前記のようなＷＣＢＲサイクルに
おいて擬似的にテストモードとし、ＲＡＳＢ信号をリセ
ットさせるタイミングでＷＥＢ信号がロウレベルに維持
されることを以てデータ保持モードに入るようにするも
のである。この場合、ＣＡＳＢ信号は、ハイレベルでも
ロウレベルでもよい。もしも、上記ＷＥＢ信号がハイレ
ベルならテストモードに入るようにする。データ保持モ
ードの解除は、図示されていないが、前記同様なダミー
ＣＢＲリフレッシュにより行うもの他、ＣＡＳＢ信号を
ロウレベルに維持させておいて、それをハイレベルにリ
セットしたタイミングでモードリセットを行い、前記の
ような一定時間Ｔｎ経過後に通常モードに入ることが許
されるようにしてもよい。FIG. 8 shows an operation timing chart of another embodiment for setting the data holding mode. In this embodiment, the test mode is artificially set in the WCBR cycle as described above, and the WEB signal is maintained at the low level at the timing of resetting the RASB signal to enter the data holding mode. In this case, the CASB signal may be high level or low level. If the WEB signal is high level, the test mode is entered. Although not shown in the figure, the release of the data retention mode is performed by the dummy CBR refresh similar to the above, in addition to keeping the CASB signal at the low level, the mode is reset at the timing when it is reset to the high level, It may be allowed to enter the normal mode after a lapse of a certain time Tn.

【００２７】図９には、上記データ保持モードを設定す
るための他の一実施例の動作タイミング図が示されてい
る。この実施例では、上記同様なＷＣＢＲサイクルを実
行し、ＲＡＳＢ信号をリセットさせるタイミングでＣＡ
ＳＢ信号がロウレベルに維持されることを以てデータ保
持モードに入るようにするものである。この場合、ＷＥ
Ｂ信号は、ハイレベルでもロウレベルでもよい。もし
も、上記ＣＡＳＢ信号がハイレベルならテストモードに
入るようにする。データ保持モードの解除は、図示され
ていないが、前記同様なダミーＣＢＲリフレッシュによ
り行うもの他、ＷＥＢ信号をロウレベルに維持させてお
いて、それをハイレベルにリセットしたタイミングでモ
ードリセットを行い、前記のような一定時間Ｔｎ経過後
に通常モードに入ることが許されるようにしてもよい。FIG. 9 shows an operation timing chart of another embodiment for setting the data holding mode. In this embodiment, the WCBR cycle similar to the above is executed and the CA is reset at the timing of resetting the RASB signal.
The data holding mode is entered by keeping the SB signal at a low level. In this case, WE
The B signal may be high level or low level. If the CASB signal is high level, the test mode is entered. Although not shown, the release of the data retention mode is performed by the dummy CBR refresh similar to the above, or the WEB signal is maintained at the low level, and the mode is reset at the timing when it is reset to the high level. It may be allowed to enter the normal mode after a lapse of a certain time Tn.

【００２８】図１０には、上記データ保持モードを設定
するための他の一実施例の動作タイミング図が示されて
いる。この実施例では、上記同様なＷＣＢＲサイクルを
実行し、ＲＡＳＢ信号をリセットさせるタイミングでＣ
ＡＳＢ信号とＷＥＢ信号が共にロウレベルに維持される
ことを以てデータ保持モードに入るようにするものであ
る。データ保持モードの解除は、図示されていないが、
前記同様なダミーＣＢＲリフレッシュにより行うもの
他、ＣＡＳＢ信号又はＷＥＢ信号をロウレベルに維持さ
せておいて、それをハイレベルにリセットしたタイミン
グでモードリセットを行い、前記のような一定時間Ｔｎ
経過後に通常モードに入ることが許されるようにしても
よい。FIG. 10 shows an operation timing chart of another embodiment for setting the data holding mode. In this embodiment, a WCBR cycle similar to the above is executed, and C is executed at the timing of resetting the RASB signal.
Both the ASB signal and the WEB signal are kept at the low level so that the data holding mode is entered. Although the release of the data retention mode is not shown,
In addition to the same dummy CBR refresh as described above, the CASB signal or the WEB signal is maintained at a low level, and the mode is reset at the timing when the CASB signal or the WEB signal is reset to a high level.
It may be allowed to enter the normal mode after the elapse.

【００２９】図１１には、上記データ保持モードを設定
するための更に他の一実施例の動作タイミング図が示さ
れている。この実施例では、上記同様なＣＢＲサイクル
を実行し、ＲＡＳＢ信号をリセットさせるタイミングで
ＷＥＢ信号がロウレベルに維持されることを以てデータ
保持モードに入るようにするものである。データ保持モ
ードの解除は、図示されていないが、前記同様なダミー
ＣＢＲリフレッシュにより行うもの他、ＣＡＳＢ信号を
ロウレベルに維持させておいて、それをハイレベルにリ
セットしたタイミングでモードリセットを行い、前記の
ような一定時間Ｔｎ経過後に通常モードに入ることが許
されるようにしてもよい。FIG. 11 shows an operation timing chart of still another embodiment for setting the data holding mode. In this embodiment, a CBR cycle similar to the above is executed, and the WEB signal is maintained at a low level at the timing of resetting the RASB signal to enter the data holding mode. Although not shown in the figure, the release of the data retention mode is performed by the dummy CBR refresh similar to the above, in addition to keeping the CASB signal at the low level, the mode is reset at the timing when it is reset to the high level, It may be allowed to enter the normal mode after a lapse of a certain time Tn.

【００３０】図２５には、この発明が適用されるダイナ
ミック型ＲＡＭの一実施例のブロック図が示されてい
る。同図の各回路ブロックは、公知の半導体集積回路の
製造技術よって、単結晶シリコンのような１個の半導体
基板上において形成される。同図における各回路ブロッ
クは、実際の半導体チップにおける幾何学的な配置に合
わせて描かれている。以下の説明において、ＭＯＳＦＥ
Ｔは絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）
の意味で用いている。FIG. 25 is a block diagram showing an embodiment of a dynamic RAM to which the present invention is applied. Each circuit block in the figure is formed on one semiconductor substrate such as single crystal silicon by a known semiconductor integrated circuit manufacturing technique. Each circuit block in the figure is drawn according to the geometrical arrangement in the actual semiconductor chip. In the following description, MOSFE
T is an insulated gate field effect transistor (IGFET)
Is used to mean.

【００３１】この実施例においては、メモリの大容量化
に伴うチップサイズの大型化による制御信号やメモリア
レイ駆動信号といった各種配線長が長くされることによ
って動作速度も遅くされてしまうのを防ぐ等のために、
ＲＡＭを構成するメモリアレイ部とそのアドレス選択等
を行う周辺部との配置に次のような工夫が行われてい
る。In this embodiment, it is possible to prevent the operation speed from being slowed down by lengthening various wiring lengths such as a control signal and a memory array drive signal due to an increase in chip size accompanying an increase in memory capacity. for,
The following arrangements have been made in the arrangement of the memory array portion that constitutes the RAM and the peripheral portion that performs address selection and the like.

【００３２】同図において、チップの縦中央部と横中央
部とから形作られる十文字エリアが設けられる。この十
文字エリアには主に周辺回路が配置され、上記十文字エ
リアにより４分割されたエリアにはメモリアレイが配置
される。すなわち、チップの縦方向と横方向の中央部に
十文字状のエリアを設け、それにより４つに分割された
エリアにメモリアレイが形成される。特に制限されない
が、上記４つのメモリアレイは、後述するようにそれぞ
れが約４Ｍビットの記憶容量を持つようにされる。これ
に応じて４つのメモリアレイ全体では、約１６Ｍビット
の大記憶容量を持つものとされる。１つのメモリマット
１は、横方向にワード線が延長するよう配置され、縦方
向に一対からなる平行に配置される相補データ線又はビ
ット線が延長するよう配置される。In the figure, a cross area formed by the vertical center portion and the horizontal center portion of the chip is provided. Peripheral circuits are mainly arranged in the cross-shaped area, and a memory array is arranged in an area divided into four by the cross-shaped area. That is, a cross-shaped area is provided in the central portion in the vertical and horizontal directions of the chip, whereby a memory array is formed in four divided areas. Although not particularly limited, each of the four memory arrays has a storage capacity of about 4 Mbits, which will be described later. Accordingly, the four memory arrays as a whole have a large storage capacity of about 16 Mbits. One memory mat 1 is arranged so that the word lines extend in the horizontal direction, and the complementary data lines or bit lines arranged in parallel in pairs in the vertical direction extend.

【００３３】メモリマット１は、センスアンプ２を中心
にして左右に一対が配置される。センスアンプ２は、左
右に配置される一対のメモリマット１に対して共通に用
いられるという、いわゆるシェアードセンスアンプ方式
とされる。上記４つに分割されたメモリアレイのうち、
中央部側ににＹ選択回路５がそれぞれ設けられる。Ｙ選
択線はＹ選択回路５からそれに対応するメモリアレイの
複数のメモリマット上を延長するよう延びて、各メモリ
マットのカラムスイッチ用ＭＯＳＦＥＴのゲートのスイ
ッチ制御を行う。A pair of memory mats 1 are arranged on the left and right centering on the sense amplifier 2. The sense amplifier 2 is of a so-called shared sense amplifier system, which is commonly used for the pair of memory mats 1 arranged on the left and right. Of the above four memory arrays,
The Y selection circuits 5 are provided on the central side. The Y selection line extends from the Y selection circuit 5 so as to extend over a plurality of memory mats of the memory array corresponding to the Y selection line 5 and performs switch control of the gate of the column switch MOSFET of each memory mat.

【００３４】上記チップの横方向の中央部のうち、右側
の部分にはＸアドレスバッファ、Ｘ冗長回路及びＸアド
レスドライバ（論理段）とからなるＸ系回路１０と、Ｒ
ＡＳ系制御信号回路１１、ＷＥ系信号制御回路１２及び
基準電圧発生回路１６がそれぞれ設けられる。上記基準
電圧発生回路１６はこのエリアの中央寄りに設けられ、
約５Ｖのような外部電源ＶＣＣを受けて内部回路に供給
される約３．３Ｖのような電圧に対応した定電圧ＶＬを
形成する。An X system circuit 10 including an X address buffer, an X redundant circuit, and an X address driver (logical stage) is provided on the right side of the lateral center of the chip, and R
An AS system control signal circuit 11, a WE system signal control circuit 12, and a reference voltage generation circuit 16 are provided respectively. The reference voltage generation circuit 16 is provided near the center of this area,
A constant voltage VL corresponding to a voltage of about 3.3V supplied to an internal circuit is formed by receiving an external power supply VCC of about 5V.

【００３５】上記チップの横方向の中央部のうち、左側
の部分にはＹアドレスバッファ、Ｙ冗長回路及びＹアド
レスドライバ（論理段）とからなるＹ系回路１３と、Ｃ
ＡＳ系制御信号回路１４及びテスト回路１５がそれぞれ
設けられる。そのチップ中央部には、アドレスバッファ
やデコーダといったような周辺回路用の電源電圧ＶＣＬ
を形成する内部降圧回路１７が設けられる。A Y-system circuit 13 including a Y-address buffer, a Y-redundant circuit, and a Y-address driver (logical stage) is provided on the left side of the lateral center of the chip, and C
An AS system control signal circuit 14 and a test circuit 15 are provided respectively. At the center of the chip, power supply voltage VCL for peripheral circuits such as address buffers and decoders is provided.
An internal voltage down converting circuit 17 is provided.

【００３６】上記のように、アドレスバッファとそれに
対応したアドレス比較回路を含む冗長回路、制御クロッ
ク発生を行うＣＡＳ，ＲＡＳ系制御信号回路等を一個所
に集中配置すると、例えば配線チャンネルを挟んでクロ
ック発生回路と他の回路を振り分けること、言い換える
ならば上記配線チャンネルを共用化することによって高
集積化が可能になるとともに、アドレスドライバ（論理
段）等に最短で等距離で信号を伝えることができる。As described above, when the redundancy circuit including the address buffer and the address comparison circuit corresponding to the address buffer, the CAS and RAS system control signal circuits for generating the control clock are centrally arranged in one place, for example, the clock is provided with the wiring channel sandwiched between them. By distributing the generation circuit and other circuits, in other words, by sharing the wiring channel, high integration is possible, and signals can be transmitted to the address driver (logical stage) or the like at the shortest distance. ..

【００３７】ＲＡＳ系制御回路１１は、ロウアドレスス
トローブ信号ＲＡＳＢを受けてＸアドレスバッファを活
性化するために用いられる。Ｘアドレスバッファに取り
込まれたアドレス信号はＸ系の冗長回路に供給される。
ここで、記憶された不良アドレスとの比較が行われて、
冗長回路への切り換えることの有無が判定される。その
結果と上記アドレス信号とは、Ｘ系のプリデコーダに供
給される。ここで、プレデコード信号が形成され、各メ
モリアレイに対応して設けられるＸアドレスドライバを
介して、前記のようなメモリマットに対応して設けられ
るそれぞれのＸデコーダ３に供給される。The RAS system control circuit 11 is used to receive the row address strobe signal RASB and activate the X address buffer. The address signal taken into the X address buffer is supplied to the X-system redundant circuit.
Here, the comparison with the stored defective address is performed,
Whether to switch to the redundant circuit is determined. The result and the address signal are supplied to the X-system predecoder. Here, a predecode signal is formed and supplied to each X decoder 3 provided corresponding to the above memory mat via the X address driver provided corresponding to each memory array.

【００３８】一方、上記ＲＡＳ系の内部信号は、ＷＥ系
のコントロール回路とＣＡＳ系のコントロール回路に供
給される。例えば、ＲＡＳＢ信号とＣＡＳＢ信号及びＷ
ＥＢ信号との入力順序の判定から、自動リフレッシュモ
ード（ＣＢＲ）、テストモード（ＷＣＢＲ）及び前記説
明したようなデータ保持モードを含む特殊モードの識別
が行われる。テストモードのときには、テスト回路１５
が活性化され、そのとき供給される特定のアドレス信号
に従いテストファンクションが設定される。On the other hand, the RAS internal signal is supplied to the WE control circuit and the CAS control circuit. For example, RASB signal, CASB signal and W
The special mode including the automatic refresh mode (CBR), the test mode (WCBR), and the data holding mode as described above is identified from the determination of the input order with the EB signal. In the test mode, the test circuit 15
Are activated, and the test function is set according to the specific address signal supplied at that time.

【００３９】ＣＡＳ系の制御回路１４は、ＣＡＳＢ信号
を受けてＹ系の各種制御信号を形成するために用いられ
る。ＣＡＳＢ信号のロウレベルへの変化に同期してＹア
ドレスバッファに取り込まれたアドレス信号は、Ｙ系の
冗長回路に供給される。ここで、記憶された不良アドレ
スとの比較が行われて、冗長回路への切り換えの有無が
判定される。その結果と上記アドレス信号は、Ｙ系のプ
リデコーダに供給される。ここで、プレデコード信号が
形成される。このプリデコード信号は、４つからなる各
メモリアレイ対応して設けられるＹアドレスドライバを
介して、それぞれのＹデコーダに供給される。一方、上
記ＣＡＳ系制御回路１４は、前記のようにＲＡＳＢ信号
とＷＥＢ信号とを受けてその入力順序の判定からテスト
モードを判定すると、隣接するテスト回路１５を活性化
させる。The CAS control circuit 14 is used to receive the CASB signal and form various Y control signals. The address signal taken into the Y address buffer in synchronization with the change of the CASB signal to the low level is supplied to the Y-system redundant circuit. Here, the stored defective address is compared to determine whether or not the redundant circuit is switched. The result and the address signal are supplied to the Y-system predecoder. Here, the predecode signal is formed. The predecode signal is supplied to each Y decoder via the Y address driver provided corresponding to each of the four memory arrays. On the other hand, when the CAS control circuit 14 receives the RAS signal and the WEB signal as described above and determines the test mode based on the determination of the input order, the adjacent test circuit 15 is activated.

【００４０】上記チップの縦方向の中央部のうち、上側
の部分にはこのエリアの中心軸に対して左右対称的に合
計１６個のメモリマットと８個のセンスアンプがそれぞ
れ配置される。そのうち、左右４組ずつのメモリマット
とセンスアンプに対応して４個からなるメインアンプ７
が設けられる。この他、この縦中央上部には、内部降圧
電圧を受けてワード線選択用等の昇圧電圧発生回路２１
や、アドレス信号や制御信号等の入力信号に対応した入
力パッドエリア９Ｂ及び９Ｃが設けられる。上記左右４
組ずつに分割されてメモリブロックに対応して、センス
アンプ２の動作電圧を形成する内部降圧回路８がそれぞ
れに設けられる。A total of 16 memory mats and 8 sense amplifiers are arranged symmetrically with respect to the central axis of this area in the upper part of the vertical center of the chip. Of these, four main amplifiers consisting of four corresponding memory mats and four sense amplifiers on the left and right.
Is provided. In addition, the boosted voltage generating circuit 21 for word line selection or the like receives an internal step-down voltage at the upper part of the vertical center.
Input pad areas 9B and 9C corresponding to input signals such as address signals and control signals are provided. Left and right 4 above
An internal step-down circuit 8 that divides into sets and forms an operating voltage of sense amplifier 2 is provided for each memory block.

【００４１】この実施例では１つのブロックには８個の
メモリマット１と４個のセンスアンプ２が配置され、上
記縦軸を中心として左右対称的に合計１６個のメモリマ
ット１と８個のセンスアンプ２が割り当てられる。この
構成では、４個からなる少ないメインアンプ７を用いつ
つ、各センスアンプ２からの増幅信号を短い信号伝搬経
路によりメンアンプ７に伝えることができる。In this embodiment, eight memory mats 1 and four sense amplifiers 2 are arranged in one block, and a total of 16 memory mats 1 and 8 are arranged symmetrically with respect to the vertical axis. The sense amplifier 2 is assigned. With this configuration, the amplified signal from each sense amplifier 2 can be transmitted to the main amplifier 7 through a short signal propagation path while using a small number of four main amplifiers 7.

【００４２】上記チップの縦方向の中央部のうち、下側
の部分にもこのエリアの中心軸に対して左右対称的に合
計１６個のメモリマットと８個のセンスアンプがそれぞ
れ配置される。そのうち、左右４組ずつのメモリマット
とセンスアンプに対応して４個からなるメインアンプ７
が設けられる。A total of 16 memory mats and 8 sense amplifiers are arranged symmetrically with respect to the central axis of this area in the lower part of the vertical center of the chip. Of these, four main amplifiers consisting of four corresponding memory mats and four sense amplifiers on the left and right.
Is provided.

【００４３】この他、この縦中央下部には、内部降圧電
圧を受けて基板に供給すべき負のバイアス電圧を形成す
る基板電圧発生回路１８や、アドレス信号や制御信号等
の入力信号に対応した入力パッドエリア９Ａ及びデータ
出力バッファ回路１９及びデータ入力バッファ回路２０
が設けられる。In addition, the lower part of the vertical center corresponds to the substrate voltage generating circuit 18 which receives the internal step-down voltage and forms the negative bias voltage to be supplied to the substrate, and the input signals such as the address signal and the control signal. Input pad area 9A, data output buffer circuit 19, and data input buffer circuit 20
Is provided.

【００４４】上記同様に左右４組ずつに分割されてメモ
リブロックに対応して、センスアンプ２の動作電圧を形
成する内部降圧回路８がそれぞれに設けられる。これに
より、上記同様に４個のような少ない数からなるメイン
アンプ７を用いつつ、各センスアンプ２からの増幅信号
を短い信号伝搬経路によりメインアンプ７に伝えること
ができる。In the same manner as described above, an internal step-down circuit 8 for forming the operating voltage of the sense amplifier 2 is provided for each of the left and right groups corresponding to the memory blocks. As a result, the amplified signal from each sense amplifier 2 can be transmitted to the main amplifier 7 through a short signal propagation path while using a small number of main amplifiers 7 such as four as in the above.

【００４５】同図では省略されているが、上記縦中央部
の領域には上記のようなエリア９Ａ〜９Ｃの他にも、各
種のボンディングパッドが配置される。これらのボンデ
ィングパッドの例としては外部電源供給用のパッドあ
り、入力のレベルマージンを大きくするため、言い換え
るならば電源インピーダンスを低くするために回路の接
地電位を供給するパッドは、合計で十数個と比較的多く
ほぼ一直線上に並んで配置される。Although not shown in the figure, in addition to the areas 9A to 9C as described above, various bonding pads are arranged in the vertical central area. Examples of these bonding pads are pads for external power supply, and in order to increase the level margin of the input, in other words, to supply the ground potential of the circuit in order to lower the power supply impedance, there are a total of more than 10 pads. And relatively many are arranged side by side on a straight line.

【００４６】これらの接地電位用パッドは、公知のＬＯ
Ｃ技術を利用して形成される縦方向に延びる接地電位用
リードに接続される。これら接地用パッドのうち、ワー
ド線のクリア、ワードドライバの非選択ワード線のカッ
プリングによる浮き上がり防止用のために特に設けられ
るたものや、センスアンプのコモンソース用として設け
られもの等のように主として電源インピーダンスを下げ
る目的で設けられる。これにより、回路の接地電位は内
部回路の動作に対して電源インピーダンスが低くされ、
かつ上記のごとく複数種類に分けられた内部回路間の接
地配線が、ＬＯＣリードフレームとボンディングワイヤ
とからなるローパスフィルタで接続されることになるか
らノイズの発生を最小に抑えるとともに、内部回路間の
回路接地線ノイズの伝搬も最小に抑えることができる。These ground potential pads are well known LO
It is connected to a ground potential lead extending in the vertical direction, which is formed using the C technique. Of these ground pads, those provided especially for clearing the word line and preventing floating due to coupling of the non-selected word line of the word driver, those provided for the common source of the sense amplifier, etc. It is provided mainly for the purpose of lowering the power source impedance. As a result, the ground potential of the circuit has a low power supply impedance with respect to the operation of the internal circuit,
Moreover, since the ground wiring between the internal circuits divided into a plurality of types as described above is connected by the low-pass filter including the LOC lead frame and the bonding wire, the generation of noise is suppressed to the minimum and the internal circuits are connected. It is also possible to minimize the propagation of circuit ground line noise.

【００４７】この実施例では、約５Ｖのような外部電源
ＶＣＣに対応したパッドは、上記電圧変換動作を行う内
部降圧回路８及び１７に対応してそれぞれ設けられる。
これも上記同様に電源インピーダンスを低くするととも
に、内部回路間の電圧（ＶＣＣ、ＶＤＬ及びＶＣＣ間）
のノイズ伝播を低く抑えるためのものである。アドレス
入力用のパッドＡ０〜Ａ１１と、ＲＡＳＢ、ＣＡＳＢ、
ＷＥＢ及びＯＥＢのような制御信号用のバッドは上記エ
リア９Ａ〜９Ｃに配置される。In this embodiment, pads corresponding to the external power supply VCC of about 5V are provided corresponding to the internal voltage down converting circuits 8 and 17 for performing the voltage converting operation.
This also lowers the power supply impedance in the same way as above, and also the voltage between internal circuits (between VCC, VDL and VCC)
This is for suppressing the noise propagation of. Address input pads A0 to A11, RASB, CASB,
Pads for control signals such as WEB and OEB are arranged in the areas 9A to 9C.

【００４８】この他にデータ入力用やデータ出力用のバ
ッドやボンディングマスター用、モニタ用及びモニタ用
パッド制御のために以下のパッドも設けられる。ボンデ
ィングマスター用としてはスタティックカラムモードを
指定するためのもの、ニブルモード及び×４ビット構成
時のライトマスク機能を指定するためのものがある。モ
ニタ用としてはパッド各内部電圧ＶＣＬ、ＶＤＬ、Ｖ
Ｌ、ＶＢＢ、ＶＣＨ及びＶＰＬをモニタするためのもの
がある。In addition to the above, the following pads are provided for pad control for data input and data output, bonding master, monitor, and monitor pad control. For the bonding master, there are one for designating the static column mode and one for designating the nibble mode and the write mask function in the x4 bit configuration. Internal voltage VCL, VDL, V for each pad for monitoring
There is one for monitoring L, VBB, VCH and VPL.

【００４９】この内部電圧のうちＶＣＬは、約３．３Ｖ
の周辺回路用電源電圧であり、内部降圧回路１７により
共通に形成される。ＶＤＬは約３．３Ｖのメモリアレ
イ、すなわち、センスアンプ２に供給される電源電圧で
あり、この実施例では上記のような４つのメモリブロッ
クに対応して４個設けられる。ＶＣＨは上記内部電圧Ｖ
ＤＬを受けて約５．３Ｖに昇圧されたワード線の選択レ
ベル、シェアードスイッチＭＯＳＦＥＴを選択するブー
スト電源電圧である。ＶＢＢは−２Ｖのような基板バッ
クバイアス電圧、ＶＰＬはメモリセルのプレート電圧、
ＶＬは約３．３Ｖの内部降圧回路８及び１７に供給され
る定電圧である。Of this internal voltage, VCL is about 3.3V.
This is a power supply voltage for the peripheral circuits, and is commonly formed by the internal voltage down converter 17. VDL is a power supply voltage supplied to the memory array of about 3.3V, that is, the sense amplifier 2. In this embodiment, four VDLs are provided corresponding to the above four memory blocks. VCH is the internal voltage V
This is a boost power supply voltage for selecting the shared switch MOSFET and the selection level of the word line boosted to about 5.3V by receiving DL. VBB is the substrate back bias voltage such as -2V, VPL is the plate voltage of the memory cell,
VL is a constant voltage supplied to the internal step-down circuits 8 and 17 of about 3.3V.

【００５０】図１２には、上記のようなＤＲＡＭのうち
のデータ保持モードに関連する部分の一実施例のブロッ
ク図が示されている。データ保持モード判定回路は、例
えばＲＡＳＢとＷＥＢとを受けて、データ保持モードと
判定すると、基板バックバイアス電圧を形成するＶＢＢ
発生回路、ワードブースト用の昇圧電圧を発生させるＶ
ＣＨ発生回路、約３．３Ｖのような内部電圧を発生させ
る降圧回路、この降圧回路に基準電圧を供給するＶｒｅ
ｆ発生回路、マット選択信号発生回路、リフレッシュ周
期を延長させるｔｒｅｆ延長制御回路及びカラム系回路
の動作をデータ保持モード用の動作に切り替える。FIG. 12 is a block diagram showing an embodiment of a portion related to the data holding mode in the DRAM as described above. The data retention mode determination circuit receives, for example, RASB and WEB, and when it determines the data retention mode, VBB that forms the substrate back bias voltage.
Generation circuit, V for generating boosted voltage for word boost
CH generation circuit, step-down circuit that generates an internal voltage of about 3.3V, Vre that supplies a reference voltage to this step-down circuit
The operations of the f generation circuit, the mat selection signal generation circuit, the tref extension control circuit for extending the refresh cycle, and the column system circuit are switched to the operation for the data holding mode.

【００５１】図１３には、マット選択信号発生回路の一
実施例の制御例を説明するためのブロック図が示されて
いる。同図では、発明を理解を容易にするため、ＭＡＴ
０〜ＭＡＴ３からなる４マットの例が示されている。同
図において、マットの中央に設けられる斜線を付した部
分には、センスアンプが設けられる。また、図１４の
（Ａ）と（Ｂ）には、マット選択信号発生回路の一実施
例の論理図が示されている。FIG. 13 is a block diagram for explaining a control example of an embodiment of the mat selection signal generating circuit. In the same figure, in order to facilitate understanding of the invention, the MAT
An example of 4 mats consisting of 0 to MAT3 is shown. In the figure, a sense amplifier is provided in the shaded portion provided in the center of the mat. 14A and 14B are logic diagrams of an embodiment of the mat selection signal generation circuit.

【００５２】通常動作時には、４マットのうちアドレス
信号ＡｉとＡｊの２ビットで指定される１つのマットに
のみが活性化される。すなわち、図１４の（Ａ）及び
（Ｂ）に示されるように、アドレス信号ＡｉとＡｊの組
み合わせにより、ナンドゲート回路Ｇ２又はＧ４によっ
て１つのマット選択信号ＭＳｉ又はＭＳｊが発生され
る。これにより、消費電流を１つのマットに集中できる
から低消費電力化とセンスアンプの高速動作が可能にな
る。このようなマット選択動作はリフレッシュ動作にお
いても同様である。In the normal operation, only one mat designated by 2 bits of address signals Ai and Aj is activated among the four mats. That is, as shown in FIGS. 14A and 14B, one mat select signal MSi or MSj is generated by the NAND gate circuit G2 or G4 by the combination of the address signals Ai and Aj. As a result, the consumption current can be concentrated on one mat, so that the power consumption can be reduced and the sense amplifier can operate at high speed. Such a mat selection operation is the same in the refresh operation.

【００５３】また、ディスターブテストのときにも、選
択マット数を増加させることにより、テスト時間の短縮
化を図ることができる。このようなディスターブテスト
のときには、消費電流そのものを低減させる必要がない
から、後述するような低消費電力化のための内部回路の
動作制限は行われない。Also in the disturb test, the test time can be shortened by increasing the number of selected mats. In such a disturb test, since it is not necessary to reduce the current consumption itself, the operation limitation of the internal circuit for reducing the power consumption as described later is not performed.

【００５４】ＲＡＳＢ信号とＷＥＢ信号との組み合わせ
により、データ保持モードと判定されると、判定回路は
データ保持モードを指示する制御信号ＤＲＭを発生させ
る。この制御信号ＤＲＭにより、図１４（Ａ）の実施例
では、アドレス信号Ａｉが無効にされる。すなわち、ア
ドレス信号Ａｉと制御信号ＤＲＭはオアゲート回路Ｇ１
を介してナンドゲート回路Ｇ２に入力される。それ故、
制御信号ＤＲＭが論理１になると、アドレス信号Ａｉが
無効にされてアドレス信号Ａｊにより指定される２つの
メモリマットが同時に選択状態にされる。When the data retention mode is determined by the combination of the RASB signal and the WEB signal, the determination circuit generates the control signal DRM instructing the data retention mode. This control signal DRM invalidates the address signal Ai in the embodiment of FIG. That is, the address signal Ai and the control signal DRM are the OR gate circuit G1.
Is input to the NAND gate circuit G2 via. Therefore,
When the control signal DRM becomes logic 1, the address signal Ai is invalidated and two memory mats designated by the address signal Aj are simultaneously selected.

【００５５】図１４（Ｂ）の実施例では、制御信号ＤＲ
Ｍが論理０になると、インバータ回路によりノアゲート
回路Ｇ３の制御入力が論理１になって、アドレス信号Ａ
ｉを無効にする。これにより、他のアドレス信号Ａｊが
ナンドゲート回路Ｇ４を通して出力され、これにより指
定される２つのメモリマットが同時に選択状態にされ
る。In the embodiment of FIG. 14B, the control signal DR
When M becomes logical 0, the control input of the NOR gate circuit G3 becomes logical 1 by the inverter circuit, and the address signal A
invalidates i. As a result, another address signal Aj is output through the NAND gate circuit G4, and the two memory mats designated thereby are simultaneously brought into the selected state.

【００５６】この実施例のようにデータ保持モードにお
いてリフレッシュされるメモリマットの数を通常のリー
ド／ライト及びリフレッシュ動作に比べて多くすること
により、リフレッシュ動作のための周辺回路の動作回数
を減らして低消費電力化を図るものである。データ保持
モードでは、動作を速くする必要がないから、上記のよ
うにメモリマット数が増加する分、センスアンプでの動
作電流を減らしてセンスアンプ部分での消費電流の増加
を制限するものである。これより、総合的にみた場合、
データ保持モードにおけるリフレッシュ動作での電流消
費を大幅に低減させることができる。また、上記のよう
なディスターブテストにあっては、同時に動作させられ
るメモリマットの数に対応してテスト時間の短縮化を図
ることができる。By increasing the number of memory mats refreshed in the data holding mode as compared with the normal read / write and refresh operations as in this embodiment, the number of operations of peripheral circuits for the refresh operation is reduced. It is intended to reduce power consumption. In the data retention mode, it is not necessary to speed up the operation. Therefore, as the number of memory mats increases as described above, the operating current in the sense amplifier is reduced to limit the increase in current consumption in the sense amplifier part. .. From this, when viewed comprehensively,
It is possible to significantly reduce the current consumption in the refresh operation in the data retention mode. Further, in the disturb test as described above, the test time can be shortened in accordance with the number of memory mats that can be operated simultaneously.

【００５７】図１５には、リフレッシュ周期を延長させ
るｔｒｅｆ延長制御回路の一実施例のブロック図が示さ
れている。ＲＡＳＢ信号とＷＥＢ信号との組み合わせに
より、データ保持モードと判定されると、上記同様に判
定回路はデータ保持モードを指示する制御信号ＤＲＭを
発生させる。この制御信号ＤＲＭにより、発振回路ＯＳ
Ｃが活性化される。この発振回路の発振信号は分周回路
より分周され、オアゲート回路Ｇ５を通してリフレッシ
ュ周期を決めるパルスＲ０として出力される。すなわ
ち、この信号Ｒ０はリフレッシュアドレスカウンタに入
力され、この信号Ｒ０に同期してリフレッシュアドレス
の更新が行われる。オアゲート回路Ｇ５の他方の入力に
は、ＲＡＳＢ信号が入力される。これにより、通常のＣ
ＢＲリフレッシュモードでは、外部から入力されるＲＡ
ＳＢ信号に同期してリフレッシュ周期が決められる。こ
のようなリフレッシュ周期の延長により、データ保持モ
ードでのリフレッシュ動作による消費電流を低減させる
ものである。FIG. 15 is a block diagram showing an embodiment of the tref extension control circuit for extending the refresh cycle. When the data holding mode is determined by the combination of the RASB signal and the WEB signal, the determination circuit similarly generates the control signal DRM instructing the data holding mode. With this control signal DRM, the oscillation circuit OS
C is activated. The oscillating signal of this oscillating circuit is frequency-divided by the frequency dividing circuit and output as a pulse R0 which determines the refresh cycle through the OR gate circuit G5. That is, this signal R0 is input to the refresh address counter, and the refresh address is updated in synchronization with this signal R0. The RASB signal is input to the other input of the OR gate circuit G5. This makes the normal C
In BR refresh mode, RA input from outside
The refresh cycle is determined in synchronization with the SB signal. The extension of the refresh cycle reduces the current consumption due to the refresh operation in the data retention mode.

【００５８】図１６には、データ保持モードのときに動
作が制限される残りの他の回路の一実施例のブロック図
が示されている。この実施例では、降圧された内部電圧
により形成された読み出し信号を電源電圧に対応した高
電圧で出力させるための出力バッファ用内部昇圧回路、
ワード線の選択電圧を高くするメモリアレイ用の内部昇
圧回路、基板バイアス回路とハーフプリチャージ電圧発
生回路が示されている。FIG. 16 is a block diagram showing an embodiment of the remaining other circuit whose operation is restricted in the data holding mode. In this embodiment, an internal booster circuit for an output buffer for outputting a read signal formed by a reduced internal voltage at a high voltage corresponding to a power supply voltage,
An internal booster circuit for a memory array that raises the selection voltage of the word line, a substrate bias circuit, and a half precharge voltage generation circuit are shown.

【００５９】出力バッファ用内部昇圧回路は、次の回路
により構成される。発振回路ＯＳＣ１は、ＣＡＳＢ信号
を受ける入力バッファＣＣＢの出力信号、アドレスバッ
ファＡＢに含まれるアドレス変化検出パルス及び電圧検
出回路ＶＳ１の出力信号を受けて発振動作が制御される
アクティブ発振回路である。昇圧回路ＢＯＯＴ１は、こ
の発振出力とブートストラップ容量ＣＢ１を用いて昇圧
電圧を発生して出力バッファＯＢに伝える。電圧検出回
路ＶＳ１は、昇圧電圧を検出して昇圧電圧が所望の電圧
に達すると、発振回路ＯＳＣ１の動作を停止させて無駄
な電流消費を抑えている。The internal booster circuit for the output buffer is composed of the following circuits. The oscillation circuit OSC1 is an active oscillation circuit whose oscillation operation is controlled by receiving the output signal of the input buffer CCB that receives the CASB signal, the address change detection pulse included in the address buffer AB and the output signal of the voltage detection circuit VS1. The booster circuit BOOT1 uses this oscillation output and the bootstrap capacitance CB1 to generate a boosted voltage and transmits it to the output buffer OB. The voltage detection circuit VS1 detects the boosted voltage and, when the boosted voltage reaches a desired voltage, stops the operation of the oscillation circuit OSC1 to suppress unnecessary current consumption.

【００６０】発振回路ＯＳＣ２は、定常的に動作して発
振パルスを形成する。この発振パルスは、スイッチ回路
ＤＲＳを介して昇圧回路ＢＯＯＴ２に供給される。昇圧
回路ＢＯＯＴ２は、上記発振パルスを受けて定常的に昇
圧電圧を形成する。昇圧回路ＢＯＯＴ２は、出力バッフ
ァＯＢが非活性化状態のときに消費される電流を補うよ
うな小さな電流供給能力した持たない。これに対して、
上記の昇圧回路ＢＯＯＴ１は、出力バッファＯＢが活性
化されたときに消費される大きな電流を補うような大き
な電流供給能力を持つようにされる。このような２つの
昇圧回路ＢＯＯＴ１とＢＯＯＴ２の組み合わせにより、
出力バッファ用内部昇圧回路の消費電流を小さく抑える
ことができる。The oscillator circuit OSC2 operates steadily to form an oscillation pulse. This oscillation pulse is supplied to the booster circuit BOOT2 via the switch circuit DRS. The booster circuit BOOT2 receives the above-mentioned oscillation pulse and constantly forms a boosted voltage. The booster circuit BOOT2 does not have a small current supply capability to supplement the current consumed when the output buffer OB is in the inactive state. On the contrary,
The booster circuit BOOT1 described above has a large current supply capability to supplement a large current consumed when the output buffer OB is activated. By combining such two booster circuits BOOT1 and BOOT2,
It is possible to suppress the current consumption of the internal booster circuit for the output buffer to be small.

【００６１】この実施例では、データ保持モードでは、
出力バッファＯＢが活性化されることが無いことに着目
し、データ保持モード判定回路ＤＲＭにより形成された
制御信号によって、発振回路ＯＳＣ１及び電圧検出回路
ＶＳ１の動作が停止させられる。このように発振回路Ｏ
ＳＣ１や電圧検出回路ＶＳ１の動作も停止させるのは、
データ保持モードでのリフレッシュ動作のときに、これ
らの回路が活性化されてしまうのを防ぐためである。こ
れに対して発振回路ＯＳＣ２により形成された発振パル
スは、スイッチ回路ＤＲＳにより昇圧回路ＢＯＯＴ２へ
の直接の供給が遮断され、それに代わってカウンタ回路
ＣＯＵＮＴに入力され、ここで分周動作が行われる。In this embodiment, in the data holding mode,
Paying attention to the fact that the output buffer OB is not activated, the operation of the oscillation circuit OSC1 and the voltage detection circuit VS1 is stopped by the control signal formed by the data holding mode determination circuit DRM. In this way, the oscillator circuit O
Stopping the operation of SC1 and the voltage detection circuit VS1 is
This is to prevent these circuits from being activated during the refresh operation in the data retention mode. On the other hand, the oscillating pulse generated by the oscillating circuit OSC2 is cut off from the direct supply to the booster circuit BOOT2 by the switch circuit DRS, and instead is input to the counter circuit COUNT, where the frequency dividing operation is performed.

【００６２】このような分周により周期が長くされたパ
ルスにより昇圧回路ＢＯＯＴ２が動作を行って昇圧出力
電圧の維持を行う。これにより、昇圧回路での低消費電
力化を図ることができる。このように内部回路を非活性
化してしまうと、通常モードに切り替わったときに最初
のメモリサイクルが不安定になる。そこで、前記のよう
なダミーＣＢＲリフレッシュを実施することにより、上
記大きな電流供給能力を持つ昇圧回路ＢＯＯＴ１が活性
化されて、出力バッファＯＢの安定した動作に必要な昇
圧電圧を得ることができる。The boosting circuit BOOT2 operates by the pulse whose period is lengthened by such frequency division to maintain the boosted output voltage. As a result, the power consumption of the booster circuit can be reduced. If the internal circuit is deactivated in this way, the first memory cycle becomes unstable when switching to the normal mode. Therefore, by performing the dummy CBR refresh as described above, the booster circuit BOOT1 having the large current supply capability is activated, and the boosted voltage required for the stable operation of the output buffer OB can be obtained.

【００６３】アレイ用内部昇圧回路は、次の回路により
構成される。発振回路ＯＳＣ３は、ＲＡＳＢ信号を受け
る入力バッファＲＣＢの出力信号及び電圧検出回路ＶＳ
２の出力信号を受けて発振動作が制御されるアクティブ
発振回路である。昇圧回路ＢＯＯＴ４は、この発振出力
とブートストラップ容量ＣＢ２を用いて昇圧電圧を発生
してメモリアレイＭＡＲＹにワード線選択電圧として伝
える。電圧検出回路ＶＳ２は、昇圧電圧を検出して昇圧
電圧が所望の電圧に達すると、発振回路ＯＳＣ３の動作
を停止させて無駄な電流消費を抑えている。The array internal boosting circuit is composed of the following circuits. The oscillator circuit OSC3 outputs the output signal of the input buffer RCB for receiving the RASB signal and the voltage detection circuit VS.
2 is an active oscillation circuit in which the oscillation operation is controlled by receiving the output signal of 2. The booster circuit BOOT4 uses the oscillation output and the bootstrap capacitance CB2 to generate a boosted voltage and transmits it to the memory array MARY as a word line selection voltage. The voltage detection circuit VS2 detects the boosted voltage and, when the boosted voltage reaches a desired voltage, stops the operation of the oscillation circuit OSC3 to suppress unnecessary current consumption.

【００６４】昇圧回路ＢＯＯＴ３は、上記の発振回路Ｏ
ＳＣ２により形成される周期的なパルスをスイッチ回路
ＤＲＳを通して受けて定常的に昇圧電圧を形成する。昇
圧回路ＢＯＯＴ３は、メモリアレイＭＡＲＹのワード線
における定常的なレベル低下を補うような小さな電流供
給能力した持たない。これに対して、昇圧回路ＢＯＯＴ
４は、ワード線が選択状態に立ち上がるときに消費され
る大きな電流を補うような大きな電流供給能力を持つよ
うにされる。このような２つの昇圧回路ＢＯＯＴ３とＢ
ＯＯＴ４の組み合わせにより、アレイ用内部昇圧回路の
消費電流を小さく抑えることができる。The booster circuit BOOT3 is the oscillator circuit O described above.
Receiving the periodic pulse formed by SC2 through the switch circuit DRS, the boosted voltage is constantly formed. The booster circuit BOOT3 does not have a small current supply capability that compensates for a steady level drop in the word line of the memory array MARY. On the other hand, the booster circuit BOOT
4 is made to have a large current supply capability to supplement the large current consumed when the word line rises to the selected state. Such two boosting circuits BOOT3 and B
The combination of OOT4 can suppress the current consumption of the internal booster circuit for the array to a small value.

【００６５】この実施例では、データ保持モードでの昇
圧回路での電流消費を次のようにして抑えるようにする
ものである。すなわち、データ保持モード判定回路ＤＲ
Ｍにより形成された制御信号によって、発振回路ＯＳＣ
３及び電圧検出回路ＶＳ２の動作が停止させられる。こ
のように発振回路ＯＳＣ３や電圧検出回路ＶＳ２の動作
も停止させるのは、データ保持モードでのリフレッシュ
動作のときに、これらの回路が活性化されてしまうのを
防ぐためである。これに対して発振回路ＯＳＣ２により
形成された発振パルスは、上記同様にスイッチ回路ＤＲ
Ｓにより昇圧回路ＢＯＯＴ３への直接の供給が遮断さ
れ、それに代わってカウンタ回路ＣＯＵＮＴに入力さ
れ、ここで分周動作が行われる。このような分周により
周期が長くされたパルスにより昇圧回路ＢＯＯＴ３が動
作を行って昇圧出力電圧の維持を行う。これにより、昇
圧回路での低消費電力化を図ることができる。In this embodiment, the current consumption in the booster circuit in the data holding mode is suppressed as follows. That is, the data retention mode determination circuit DR
The oscillator circuit OSC is controlled by the control signal generated by M.
3 and the operation of the voltage detection circuit VS2 are stopped. The operation of the oscillation circuit OSC3 and the voltage detection circuit VS2 is also stopped in this manner in order to prevent these circuits from being activated during the refresh operation in the data holding mode. On the other hand, the oscillating pulse generated by the oscillating circuit OSC2 is similar to the above-mentioned switch circuit DR
The direct supply to the booster circuit BOOT3 is cut off by S, and instead, it is input to the counter circuit COUNT, where the frequency dividing operation is performed. The boosting circuit BOOT3 operates by the pulse whose cycle is lengthened by such frequency division to maintain the boosted output voltage. As a result, the power consumption of the booster circuit can be reduced.

【００６６】このように内部回路を非活性化してしまう
と、通常モードに切り替わったときに最初のメモリサイ
クルで十分な選択レベルが得られない等のように動作が
不安定になる。そこで、前記のようなダミーＣＢＲリフ
レッシュを実施することにより、上記大きな電流供給能
力を持つ昇圧回路ＢＯＯＴ４が活性化されて、メモリア
レイのワード線選択動作に必要な昇圧電圧を得ることが
できる。If the internal circuit is inactivated in this way, the operation becomes unstable such that a sufficient selection level cannot be obtained in the first memory cycle when switching to the normal mode. Therefore, by performing the dummy CBR refresh as described above, the booster circuit BOOT4 having the large current supply capability is activated, and the boosted voltage required for the word line selection operation of the memory array can be obtained.

【００６７】基板バイアス回路は、次の回路により構成
される。発振回路ＯＳＣ４は、ＲＡＳＢ信号を受ける入
力バッファＲＣＢの出力信号及び電圧検出回路ＶＳ３の
出力信号を受けて発振動作が制御されるアクティブ発振
回路である。チャージポンプ回路ＡＳＢＰは、この発振
出力を受けて負極性の基板バックバイアス電圧を形成し
て基板ＳＵＢに伝える。電圧検出回路ＶＳ３は、バアイ
ス電圧を検出してバイアス電圧が所望の電圧に達する
と、発振回路ＯＳＣ４の動作を停止させて無駄な電流消
費を抑えている。The substrate bias circuit is composed of the following circuits. The oscillation circuit OSC4 is an active oscillation circuit whose oscillation operation is controlled by receiving the output signal of the input buffer RCB that receives the RASB signal and the output signal of the voltage detection circuit VS3. The charge pump circuit ASBP receives this oscillation output, forms a negative substrate back bias voltage, and transmits it to the substrate SUB. The voltage detection circuit VS3 detects the Baice voltage and, when the bias voltage reaches a desired voltage, stops the operation of the oscillation circuit OSC4 to suppress unnecessary current consumption.

【００６８】チャージポンプ回路ＳＳＢＰは、上記の発
振回路ＯＳＣ２により形成されたパルスをスイッチ回路
ＤＲＳを通して受けて定常的にバイアス電圧を形成す
る。このチャージポンプ回路ＳＳＢＰは、基板に定常的
に発生するリーク電流を補うような小さな電流供給能力
した持たない。これに対して、チャージポンプ回路ＡＳ
ＢＰは、内部回路が動作したたときに消費される大きな
電流を補うような大きな電流供給能力を持つようにされ
る。このような２つのチャージポンプ回路ＡＳＢＰとＳ
ＳＢＰの組み合わせにより、基板バイアス回路での消費
電流を小さく抑えることができる。The charge pump circuit SSBP receives the pulse formed by the oscillation circuit OSC2 through the switch circuit DRS and constantly forms a bias voltage. This charge pump circuit SSBP does not have a small current supply capacity to compensate for a leak current that constantly occurs in the substrate. On the other hand, the charge pump circuit AS
The BP is made to have a large current supply capability to supplement the large current consumed when the internal circuit operates. Such two charge pump circuits ASBP and SBP
The combination of SBPs makes it possible to reduce the current consumption in the substrate bias circuit.

【００６９】この実施例では、データ保持モードにおけ
る基板バイアス回路の消費電流を次のようにして削減す
るものである。すなわち、データ保持モードでは、単に
メモリセルの情報記憶動作が確保されていればよく、基
板にバックバイアス電圧の変動は余り問題にならない。
そこで、データ保持モード判定回路ＤＲＭにより形成さ
れた制御信号によって、発振回路ＯＳＣ４及び電圧検出
回路ＶＳ３の動作が停止される。これに対して発振回路
ＯＳＣ２により形成された発振パルスは、上記同様にス
イッチ回路ＤＲＳによりチャージポンプ回路ＳＳＢＰへ
の直接の供給が遮断され、それに代わってカウンタ回路
ＣＯＵＮＴに入力され、ここで分周動作が行われる。In this embodiment, the current consumption of the substrate bias circuit in the data holding mode is reduced as follows. That is, in the data retention mode, it is sufficient that the information storage operation of the memory cell is simply ensured, and the fluctuation of the back bias voltage on the substrate does not pose a problem.
Therefore, the operation of the oscillation circuit OSC4 and the voltage detection circuit VS3 is stopped by the control signal generated by the data holding mode determination circuit DRM. On the other hand, the oscillating pulse generated by the oscillating circuit OSC2 is cut off from the direct supply to the charge pump circuit SSBP by the switch circuit DRS in the same manner as described above, and is instead input to the counter circuit COUNT, where the frequency dividing operation is performed. Is done.

【００７０】このような分周により周期が長くされたパ
ルスによりチャージポンプ回路ＳＳＢＰが動作を行って
基板バイアス電圧のを行う。これにより、基板バイアス
回路での低消費電力化を図ることができる。このように
内部回路を実質的に非活性化してしまうと、通常モード
に切り替わったときに最初のメモリサイクルでが不安定
になる。そこで、前記のようなダミーＣＢＲリフレッシ
ュを実施することにより、上記大きな電流供給能力を持
つチャージポンプ回路ＡＳＢＰが活性化されて、直ちに
必要な基板バイアス電圧を得ることができる。The charge pump circuit SSBP operates by the pulse whose period is lengthened by such frequency division to perform the substrate bias voltage. As a result, the power consumption of the substrate bias circuit can be reduced. If the internal circuit is substantially deactivated in this way, the first memory cycle becomes unstable when switching to the normal mode. Therefore, by performing the dummy CBR refresh as described above, the charge pump circuit ASBP having the large current supply capability is activated and the necessary substrate bias voltage can be immediately obtained.

【００７１】ハーププリチャージ電圧発生回路ＨＶＣＧ
は、非選択状態に置かれるデータ線対のハーフプリチャ
ージレベルがリーク電流によって低下するのを補うため
に設けられる。この電圧発生回路ＨＶＣＧは、データ保
持モードでは低消費電力化のために基準電圧を受ける増
幅ＭＯＳＦＥＴが発振回路ＯＳＣ２により形成された周
期的なパルスにより間欠的に動作させるものである。す
なわち、この電圧発生回路ＨＶＣＧも、データ保持モー
ドのときには、通常動作に比べて長い周期でリフレッシ
ュ動作が実行されること、及びリフレッシュ動作ではセ
ンスアンプが電流制限動作を受けながら比較的ゆっくり
と増幅動作を行うのそれに対応して増幅ＭＯＳＦＥＴの
動作も間欠的に行うようにするものである。Harp precharge voltage generation circuit HVCG
Is provided to compensate for the decrease in the half precharge level of the data line pair placed in the non-selected state due to the leak current. In the voltage generation circuit HVCG, in the data holding mode, the amplification MOSFET that receives the reference voltage for low power consumption is intermittently operated by the periodic pulse formed by the oscillation circuit OSC2. That is, also in the voltage generating circuit HVCG, in the data holding mode, the refresh operation is executed at a longer cycle than the normal operation, and in the refresh operation, the sense amplifier undergoes the current limiting operation and relatively slowly performs the amplifying operation. Corresponding to that, the operation of the amplification MOSFET is also intermittently performed.

【００７２】図１７には、データ保持モード判定回路に
含まれるリミッタ制御回路の一実施例の回路図が示され
ている。以下の説明において、各ゲート回路やＭＯＳＦ
ＥＴ等のような各素子に付された回路記号が、一部重複
するものがあるが、それぞれは各図毎に別個の回路機能
を持つものであると理解されたい。FIG. 17 is a circuit diagram of an embodiment of the limiter control circuit included in the data holding mode determination circuit. In the following description, each gate circuit and MOSF
Although some circuit symbols such as ET assigned to each element are partially duplicated, it should be understood that each has a different circuit function for each drawing.

【００７３】信号ＲＥＬとＨＬＥは、通常モードのとき
ライトパルスＷＹＰＢ、アドレス信号変化検出信号ＡＴ
ＤＢ又はＲＡＳＢ信号の変化時に遅延回路ＤＬＹとナン
ドゲート回路Ｇ２により、遅延回路の遅延時間に対応し
た１ショットパルスに対応して発生される。これによ
り、リミッタ出力バッファとして、動作時に動作させる
ものと待機時用として定常的に動作させるもの２つの回
路により構成し、動作時に動作させるものを上記信号Ｒ
ＥＬとＨＬＥにより間欠的に活性化する。The signals REL and HLE are the write pulse WYPB and the address signal change detection signal AT in the normal mode.
When the DB or RASB signal changes, the delay circuit DLY and the NAND gate circuit G2 generate one shot pulse corresponding to the delay time of the delay circuit. As a result, the limiter output buffer is composed of two circuits, one for operating during operation and one for stationary operation during standby, and the one for operating during operation is the signal R
It is activated intermittently by EL and HLE.

【００７４】このようなリミッタ制御回路に、データ保
持モードの制御信号ＤＲＴをインバータ回路Ｎ２により
反転した信号ＤＲＴＢにより制御されるナンドゲート回
路Ｇ４，Ｇ５を加えて、上記信号ＷＹＰＢ，ＡＴＤＢ又
はＲＡＳＢ信号の変化時に発生される１ショットパルス
に無関係に信号ＲＬＥとＨＬＥを強制的にロウレベルに
するものである。これにより、データ保持モードにおい
て、リフレッシュ動作等があってもリミッタ出力バッフ
ァの動作を強制的に停止させるものである。これらのリ
ミッタ出力バッファについては、後に詳細に説明する。To the limiter control circuit as described above, NAND gate circuits G4 and G5 controlled by a signal DRTB obtained by inverting the control signal DRT in the data holding mode by the inverter circuit N2 are added to change the signal WYPB, ATDB or RASB signal. The signals RLE and HLE are forcibly set to the low level regardless of the one-shot pulse that is sometimes generated. Thus, in the data holding mode, the operation of the limiter output buffer is forcibly stopped even if there is a refresh operation or the like. These limiter output buffers will be described in detail later.

【００７５】図１８には、メモリアレイ用のリミッタ出
力バッファの一実施例の回路図が示されている。このリ
ミッタ用出力バッファは、後述するリミッタ用基準電圧
発生回路により形成された約３．３Ｖのような基準電圧
ＶＬを受け、それを電力増幅する増幅回路から構成され
る。すなわち、Ｎチャンネル型の差動ＭＯＳＦＥＴＱ１
とＱ２と、ドレイン側に設けられる電流ミラー形態にさ
れたＰチャンネル型の負荷ＭＯＳＦＥＴＱ３，Ｑ４及び
差動ＭＯＳＦＥＴＱ１とＱ２の共通ソースに設けられる
動作電流源を構成するＮチャンネル型ＭＯＳＦＥＴＱ５
からなる差動回路と、この差動回路の出力信号を受ける
Ｐチャンネル型の出力ＭＯＳＦＥＴＱ６とにより増幅回
路を構成する。この増幅回路の出力を反転入力であるＭ
ＯＳＦＥＴＱ２のゲートに帰還させてボルテージフォロ
ワ回路を構成し、基準電圧ＶＬに対応した内部降圧電圧
ＶＣＬを出力させるものである。なお、抵抗Ｒとキャパ
シタＣは、安定用の平滑回路である。FIG. 18 shows a circuit diagram of an embodiment of the limiter output buffer for the memory array. The limiter output buffer is composed of an amplifier circuit which receives a reference voltage VL such as about 3.3V formed by a limiter reference voltage generation circuit described later and amplifies the reference voltage VL. That is, the N-channel type differential MOSFET Q1
And Q2, P-channel type load MOSFETs Q3 and Q4 in the current mirror form provided on the drain side, and N-channel type MOSFET Q5 forming an operating current source provided to the common source of the differential MOSFETs Q1 and Q2.
And a P-channel type output MOSFET Q6 for receiving the output signal of the differential circuit, which constitutes an amplifier circuit. The output of this amplifier circuit is the inverting input M
The voltage follower circuit is configured by feeding back to the gate of the OSFET Q2, and the internal step-down voltage VCL corresponding to the reference voltage VL is output. The resistor R and the capacitor C are a stabilizing smoothing circuit.

【００７６】上記増幅回路は、信号ＲＥＬによって間欠
的に動作させるようにするため、動作電流を形成するＭ
ＯＳＦＥＴＱ５のゲートには、信号ＲＬＥが供給され
る。また、出力ＭＯＳＦＥＴＱ６のゲートとソース（電
源電圧ＶＣＣ）との間には、Ｐチャンネル型のスイッチ
ＭＯＳＦＥＴＱ７が設けられ、上記制御信号ＲＬＥが供
給される。これにより、信号ＲＬＥがロウレベルにされ
ると、Ｎチャンネル型ＭＯＳＦＥＴＱ５がオフ状態にさ
れることにより、差動回路の増幅動作、言い換えるなら
ば、電流消費が停止させられる。信号ＲＬＥのロウレベ
ルに対応してＰチャンネル型ＭＯＳＦＥＴＱ７がオン状
態となって出力ＭＯＳＦＥＴＱ６をオフ状態にさせるも
のである。The amplifying circuit forms an operating current M in order to operate intermittently by the signal REL.
The signal RLE is supplied to the gate of the OSFET Q5. Further, a P-channel type switch MOSFET Q7 is provided between the gate and source (power supply voltage VCC) of the output MOSFET Q6, and the control signal RLE is supplied. As a result, when the signal RLE is set to low level, the N-channel MOSFET Q5 is turned off, so that the amplifying operation of the differential circuit, in other words, current consumption is stopped. In response to the low level of the signal RLE, the P-channel MOSFET Q7 is turned on and the output MOSFET Q6 is turned off.

【００７７】図１９には、リミッタ用基準電圧発生回路
の一実施例の回路図が示されている。この回路は、ＭＯ
ＳＦＥＴＱ１〜Ｑ３及びインバータ回路Ｎ１とＮ２から
なる起動回路と、ＭＯＳＦＥＴＱ４〜Ｑ７及び抵抗Ｒ
１，Ｒ２かならる定電流発生回路と、ＭＯＳＦＥＴＱ８
〜Ｑ１１と抵抗Ｒ３，Ｒ４からなるＶＣＣ検出回路と、
ＭＯＳＦＥＴＱ１２〜Ｑ１７からなる定電圧発生回路か
ら構成される。この実施例では、データ保持モードのと
きに、前記のように内部降圧回路（リミッタ回路）の動
作を停止させることに対応して、リミッタ用基準電圧発
生回路も動作停止させるものである。FIG. 19 shows a circuit diagram of an embodiment of the limiter reference voltage generating circuit. This circuit is MO
Start-up circuit composed of SFETs Q1 to Q3 and inverter circuits N1 and N2, MOSFETs Q4 to Q7 and resistor R
Constant current generating circuit consisting of 1, R2 and MOSFET Q8
A VCC detection circuit composed of Q11 and resistors R3 and R4;
It is composed of a constant voltage generating circuit including MOSFETs Q12 to Q17. In this embodiment, in the data holding mode, the limiter reference voltage generating circuit is also stopped in response to stopping the operation of the internal step-down circuit (limiter circuit) as described above.

【００７８】このため、これらの回路に供給される電源
供給線にＰチャンネル型ＭＯＳＦＥＴＱ１８からなるパ
ワースイッチを設け、それを制御信号ＤＲＴによりスイ
ッチ制御する。言いえるならば、データ保持モードに入
ると、信号ＤＲＴのハイレベルによってＰチャンネル型
ＭＯＳＦＥＴＱ１８をオフ状態にし、上記の各回路から
なるリミッタ用基準電圧発生回路に対する動作電圧ＶＣ
Ｃの供給を遮断させるものである。Therefore, a power switch composed of a P-channel MOSFET Q18 is provided on the power supply line supplied to these circuits, and the switch is controlled by the control signal DRT. In other words, when the data holding mode is entered, the P-channel type MOSFET Q18 is turned off by the high level of the signal DRT, and the operating voltage VC for the limiter reference voltage generating circuit composed of the above circuits is set.
The supply of C is cut off.

【００７９】図２０には、周辺回路用のリミッタ出力バ
ッファの一実施例の回路図が示されている。動作用のリ
ミッタ用バッファは、前記図１８と同様な回路から構成
される。ただし、リミッタ出力バッファの動作が停止さ
せられたとき、周辺回路の動作電圧を確保するために動
作電圧ＶＣＣをそのまま内部回路に伝えるＮチャンネル
型のスイッチＭＯＳＦＥＴＱ８が追加される。このスイ
ッチＭＯＳＦＥＴＱ８は、データ保持モードのときに発
生される制御信号ＤＲＴのハイレベルによってオン状態
となり、リミッタ出力バッファに代えて電源電圧ＶＣＣ
をそのまま伝える。実際には、信号ＤＲＴがＶＣＣのよ
うなハイレベルのときには、ＶＣＣ−Ｖthのような電圧
が周辺回路の動作電圧として供給される。ここで、Ｖth
はＭＯＳＦＥＴＱ８のしきい値電圧である。FIG. 20 shows a circuit diagram of an embodiment of the limiter output buffer for the peripheral circuit. The limiter buffer for operation is composed of a circuit similar to that shown in FIG. However, when the operation of the limiter output buffer is stopped, an N-channel type switch MOSFET Q8 that transmits the operating voltage VCC as it is to the internal circuit is added to secure the operating voltage of the peripheral circuits. The switch MOSFET Q8 is turned on by the high level of the control signal DRT generated in the data holding mode, and replaces the limiter output buffer with the power supply voltage VCC.
Tell as it is. Actually, when the signal DRT is at a high level such as VCC, a voltage such as VCC-Vth is supplied as the operating voltage of the peripheral circuit. Where Vth
Is the threshold voltage of MOSFET Q8.

【００８０】周辺回路用のリミッタ出力バッファは、信
号ＨＬＥによって動作が制御される。データ保持モード
では、前記のように信号ＨＬＥが強制的にロウレベルに
固定されるので、動作用のリミッタ出力バッファはデー
タ保持モードの期間は一切動作しないようにされる。ま
た、待機用のリミッタ出力バッファも、上記同様な差動
回路と出力ＭＯＳＦＥＴから構成される。この待機用の
リミッタ出力バッファも、データ保持モードのときには
動作を停止させるようにするため、データ保持モードの
ときにロウレベルにされる信号ＤＲＴＢを受けるＰチャ
ンネル型ＭＯＳＦＥＴが新たに追加され、これらのＭＯ
ＳＦＥＴのオン状態によって差動回路の出力は強制的に
電源電圧ＶＣＣのようなハイレベルにされる。これによ
り、待機用のリミッタ出力バッファも強制的に動作が停
止させられる。The operation of the limiter output buffer for the peripheral circuit is controlled by the signal HLE. In the data holding mode, since the signal HLE is forcibly fixed to the low level as described above, the operation limiter output buffer is prevented from operating during the data holding mode. Further, the standby limiter output buffer also includes a differential circuit and an output MOSFET similar to the above. This standby limiter output buffer is also added with a P-channel MOSFET for receiving the signal DRTB which is set to the low level in the data holding mode in order to stop the operation in the data holding mode.
The output of the differential circuit is forcibly set to a high level like the power supply voltage VCC by the ON state of the SFET. As a result, the standby limiter output buffer is also forced to stop operating.

【００８１】図２１には、周辺回路用のリミッタ出力バ
ッファの他の一実施例の回路図が示されている。この実
施例では、動作用のリミッタ出力バッファに、Ｐチャン
ネル型からなるスイッチＭＯＳＦＥＴＱ８を設け、反転
の制御信号ＤＲＴＢにより制御する。これにより、デー
タ保持モードのときには、上記信号ＤＲＴＢのロウレベ
ルに応じてＰチャンネル型ＭＯＳＦＥＴＱ８がオン状態
となり、電源電圧ＶＣＣがそのまま周辺回路に伝えられ
る。FIG. 21 shows a circuit diagram of another embodiment of the limiter output buffer for peripheral circuits. In this embodiment, the operation limiter output buffer is provided with a P-channel type switch MOSFET Q8, which is controlled by an inverted control signal DRTB. As a result, in the data holding mode, the P-channel MOSFET Q8 is turned on according to the low level of the signal DRTB, and the power supply voltage VCC is transmitted to the peripheral circuits as it is.

【００８２】図２２には、リミッタ制御方法を説明する
ための一実施例の動作タイミング図が示されている。周
辺回路の動作用リミッタ出力バッファは、通常動作モー
ドのときにはＲＡＳクロックのセット及びリセット、言
い換えるならば、ロウレベルへの立ち下がり時とハイレ
ベルへの立ち上がり時にそれぞれ１パルスが発生される
ので、センスアンプの動作タイミングに同期してその都
度活性化される。また、高速ページモードに対応するた
めアドレス信号の変化に対応したＡＴＤパルス及び書き
込み用のＷＹＰパルスにも同期して活性化される。FIG. 22 shows an operation timing chart of one embodiment for explaining the limiter control method. The limiter output buffer for operation of the peripheral circuit generates one pulse each at the time of setting and resetting the RAS clock in the normal operation mode, in other words, at the fall to the low level and the rise to the high level. Is activated each time in synchronization with the operation timing of. Further, in order to correspond to the high speed page mode, it is activated in synchronization with the ATD pulse corresponding to the change of the address signal and the WYP pulse for writing.

【００８３】これに対して、データ保持モードに入る
と、基準電圧発生回路及び周辺回路の待機用のリミッタ
出力バッファを含むすべてのリミッタ出力バッファが停
止させられる。このようなリミッタ出力バッファの停止
に代え、外部電圧ＶＣＣがＮチャンネル型ＭＯＳＦＥＴ
又はＰチャンネル型ＭＯＳＦＥＴのスイッチを介してそ
のまま供給される。この場合、内部電圧の供給源として
は非常に電源インピーダンスが高くなるため、電圧はあ
る程度不安定になるが、降圧回路での消費電流が零にな
るため、データ保持モードには向いている。このデータ
保持モードでは、チップ内部で発生させられる長い周期
でリフレッシュ動作のみを行うものであるため、上記の
ような電源インピーダンスが高くされることによる内部
電圧の変動がアクセス時間へ悪影響を与える等の心配は
ない。On the other hand, when the data holding mode is entered, all the limiter output buffers including the standby limiter output buffers of the reference voltage generating circuit and the peripheral circuits are stopped. Instead of stopping the limiter output buffer as described above, the external voltage VCC is an N-channel MOSFET.
Alternatively, it is directly supplied through the switch of the P-channel type MOSFET. In this case, since the power source impedance becomes extremely high as a supply source of the internal voltage, the voltage becomes unstable to some extent, but the current consumption in the step-down circuit becomes zero, which is suitable for the data retention mode. In this data retention mode, since only the refresh operation is performed with a long cycle generated inside the chip, there is a concern that the fluctuation of the internal voltage due to the increase of the power supply impedance as described above may adversely affect the access time. There is no.

【００８４】図２３には、前記図１６のスイッチ回路Ｄ
ＲＳの一実施例の回路図が示されている。発振回路の出
力（Ｓtandby ＯＳＣ）と制御信号（Ｄata Ｒetentio
n) はナンドゲート回路に入力される。このナンドゲー
ト回路の出力信号がカウンタ（Ｃounter）やハーフプリ
チャージ電圧発生回路（Ｈalf ＶＣＣ Ｇenerater) に
供給される。上記発振回路の出力（Ｓtandby ＯＳＣ）
と制御信号（Ｄata Ｒetention) はノアドゲート回路に
入力される。このノアゲート回路の出力信号は、制御信
号（Ｄata Ｒetention) によってスイッチ制御されるＣ
ＭＯＳスイッチ回路を通して待機用昇圧回路（Ｓtandby
Ｂooster) に供給される。FIG. 23 shows the switch circuit D of FIG.
A circuit diagram of one embodiment of RS is shown. Oscillator output (Standby OSC) and control signal (Data Retentio)
n) is input to the NAND gate circuit. The output signal of the NAND gate circuit is supplied to a counter (Counter) and a half precharge voltage generation circuit (Half VCC Generator). Output of the above oscillation circuit (Standby OSC)
And the control signal (Data Retention) are input to the NOR gate circuit. The output signal of this NOR gate circuit is switch-controlled by a control signal (Data Retention) C
Standby booster circuit (Standby
Booster).

【００８５】データ保持モードでは、制御信号（Ｄata
Ｒetention) はハイレベルにされる。これにより、ＣＭ
ＯＳスイッチ回路がオフ状態となり出力がハイインピー
ダンス状態にされる。そして、ナンドゲート回路がゲー
トを開いて発振パルスをカウンタ回路及びハーフプリチ
ャージ回路に伝える。これにより、前記のような待機用
の昇圧回路やチャージポンプ回路は、カウンタ回路によ
り分周されたパルスにより動作させられて低消費電力モ
ードに入る。これに対して、通常モードでは、制御信号
（Ｄata Ｒetention) のロウレベルに応じて、ノアゲー
ト回路を通して発振パルスが出力されるとともに、ＣＭ
ＯＳスイッチ回路がオン状態なって発振パルスが待機用
の昇圧回路等に入力される。このとき、ナンドゲート回
路の出力はハイレベルに固定され、カウンタ回路の動作
が停止させられるとともに、ハーフプリチャージ回路の
増幅回路が活性化される。In the data holding mode, the control signal (Data
Retention) is set to high level. As a result, CM
The OS switch circuit is turned off and the output is set to a high impedance state. Then, the NAND gate circuit opens the gate to transmit the oscillation pulse to the counter circuit and the half precharge circuit. As a result, the standby booster circuit and the charge pump circuit as described above are operated by the pulse divided by the counter circuit to enter the low power consumption mode. On the other hand, in the normal mode, the oscillation pulse is output through the NOR gate circuit according to the low level of the control signal (Data Retention), and the CM
The OS switch circuit is turned on, and the oscillation pulse is input to the standby booster circuit or the like. At this time, the output of the NAND gate circuit is fixed to the high level, the operation of the counter circuit is stopped, and the amplification circuit of the half precharge circuit is activated.

【００８６】図２４には、ハーフプリチャージ電圧発生
回路ＨＶＣＧの一実施例の回路図が示されている。この
回路は、キャパシタＣ１とＣ２からなる分圧回路によっ
て、ＶＣＬ／２のような基準電圧を発生させる。この電
圧を受けるＰチャンネル型ＭＯＳＦＥＴＱ１とＮチャン
ネル型ＭＯＳＦＥＴＱ２からなる増幅回路に供給して電
力増幅するものである。この増幅回路は、入力と出力が
共通接続されることによって負帰還が行われている。デ
ータ保持モードでは、発振パルスによりスイッチＭＯＳ
ＦＥＴＱ３とＱ４を設け、間欠的に動作させて直流電流
の低減させるものである。FIG. 24 shows a circuit diagram of an embodiment of the half precharge voltage generating circuit HVCG. This circuit generates a reference voltage such as VCL / 2 by a voltage dividing circuit composed of capacitors C1 and C2. This voltage is supplied to an amplifier circuit composed of a P-channel type MOSFET Q1 and an N-channel type MOSFET Q2 for power amplification. In this amplifier circuit, negative feedback is performed by connecting the input and output in common. In data retention mode, switch MOS is activated by oscillation pulse
The FETs Q3 and Q4 are provided and are operated intermittently to reduce the direct current.

【００８７】この実施例では、データ保持モードでは、
上記増幅回路の間欠的な動作を行うためにスイッチ回路
ＤＲＳ通して発振回路ＯＳＣの発振パルスがスイッチＭ
ＯＳＦＥＴＱ３とＱ４のゲートに供給される。上記スイ
ッチ回路ＤＲＳは、制御信号ＤＲＴによって制御され、
データ保持モードのときには、信号ＤＲＴのハイレベル
により、前記のように発振パルスを供給し、通常モード
ではハイレベルを出力させるものである。In this embodiment, in the data holding mode,
In order to perform the intermittent operation of the amplifier circuit, the oscillation pulse of the oscillation circuit OSC is transmitted through the switch circuit DRS to the switch M.
It is supplied to the gates of OSFETs Q3 and Q4. The switch circuit DRS is controlled by the control signal DRT,
In the data holding mode, the oscillation pulse is supplied as described above by the high level of the signal DRT, and the high level is output in the normal mode.

【００８８】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） メモリセルの情報保持動作が維持できる範囲で
降圧電圧や昇圧電圧及び基板電圧等の電圧発生回路の電
流供給機能を制限することにより低消費電力のデータ保
持モードを実現できるという効果が得られる。The operational effects obtained from the above embodiment are as follows. That is, (1) an effect that a low power consumption data retention mode can be realized by limiting the current supply function of the voltage generation circuit such as the step-down voltage, the step-up voltage, and the substrate voltage within the range where the information retention operation of the memory cell can be maintained. Is obtained.

【００８９】（２） 通常のリード／ライトモード及び
リフレッシュモードのときに選択されるメモリマット数
に対して選択マット数が多くしてリフレッシュ動作を行
うことによりリフレッシュ動作のために動作させられる
周辺回路の動作回数を減らすことができるから、低消費
電力のデータ保持モードを実現できるという効果が得ら
れる。(2) Peripheral circuit operated for refresh operation by performing the refresh operation with the number of selected mats larger than the number of memory mats selected in the normal read / write mode and refresh mode Since it is possible to reduce the number of times of operations, the effect of realizing a low power consumption data holding mode is obtained.

【００９０】（３） 上記（１）及び／又は（２）のよ
うにＤＲＡＭに設けられる特殊モードとしてデータ保持
動作に悪影響を及ぼさない内部回路の動作を停止させて
低消費電力とするデータ保持モードを付加することによ
り、スタティック型ＲＡＭのようなハッテリーバックア
ップによるメモリの不揮発化や電池駆動されるデータ処
理装置等のようにＤＲＡＭの用途の一層の拡大を図るこ
とができるという効果が得られる。(3) As a special mode provided in the DRAM as described in (1) and / or (2) above, a data retention mode in which the operation of the internal circuit that does not adversely affect the data retention operation is stopped to reduce the power consumption. By adding the above, there is an effect that the application of the DRAM can be further expanded such as non-volatile of the memory by the Hattery backup such as the static RAM and the data processing device driven by the battery.

【００９１】（４） 通常のリード／ライトモード及び
リフレッシュモードのときに選択されるメモリマット数
に対して選択マット数が多くしてディスターブテストを
行うことによりテスト時間の短縮化を図ることができる
という効果が得られる。(4) The test time can be shortened by performing the disturb test with the number of selected mats larger than the number of memory mats selected in the normal read / write mode and refresh mode. The effect is obtained.

【００９２】（５） 上記データ保持モード及びディス
ターブテストのような特殊モードの解除方法として、ダ
ミーのＣＢＲリフレッシュを用いることにより、記憶デ
ータを破壊する等の悪影響を考慮することなく内部回路
を通常状態に初期化することができるという効果が得ら
れる。(5) As a method of releasing the special mode such as the data holding mode and the disturb test, by using the dummy CBR refresh, the internal circuit is kept in the normal state without considering the adverse effects such as the destruction of the stored data. The effect that it can be initialized to is obtained.

【００９３】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、デー
タ保持モードにおける内部回路の非活性化は、ＤＲＡＭ
の内部構成に応じて種々の実施形態を採ることができる
ものである。また、特殊モードは、データ保持モードに
加えて複数種類とするものであってもよい。ＤＲＡＭ全
体のレイアウトは、前記図２５に示したような構成の
他、メモリのマット構成及びその周辺回路の配置は種々
の実施形態を採ることができる。この発明は、ダイナミ
ック型ＲＡＭに広く利用できるものである。Although the invention made by the present inventor has been specifically described based on the embodiments, the invention of the present application is not limited to the embodiments and various modifications can be made without departing from the scope of the invention. Needless to say. For example, deactivating the internal circuit in the data retention mode is
Various embodiments can be adopted according to the internal configuration of the. Further, the special mode may be a plurality of types in addition to the data holding mode. As for the layout of the entire DRAM, in addition to the structure shown in FIG. 25, various embodiments can be adopted for the mat structure of the memory and the arrangement of its peripheral circuits. The present invention can be widely used for dynamic RAM.

【００９４】[0094]

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、メモリセルの情報保持動作
が維持できる範囲で降圧電圧や昇圧電圧及び基板電圧等
の電圧発生回路の電流供給機能を制限すること及び／又
は通常のリード／ライトモード及びリフレッシュモード
のときに選択されるメモリマット数に対して選択マット
数が多くすることにより、周辺回路の消費電流そのもの
及び周辺回路の動作回数を実質的に減らせることから低
消費電力化を実現できる。The effects obtained by the typical ones of the inventions disclosed in the present application will be briefly described as follows. That is, the current supply function of the voltage generating circuit such as the step-down voltage, the step-up voltage and the substrate voltage is limited within the range where the information holding operation of the memory cell can be maintained, and / or the normal read / write mode and the refresh mode are selected. By increasing the number of selected mats with respect to the number of memory mats, the current consumption of the peripheral circuit itself and the number of times the peripheral circuit operates can be substantially reduced, so that low power consumption can be realized.

【図面の簡単な説明】[Brief description of drawings]

【図１】この発明に係るＤＲＡＭの一実施例を示す機能
ブロック図である。FIG. 1 is a functional block diagram showing an embodiment of a DRAM according to the present invention.

【図２】この発明に係るデータ保持モードを設定するた
めの一実施例を示す動作タイミング図である。FIG. 2 is an operation timing chart showing an embodiment for setting a data holding mode according to the present invention.

【図３】この発明に係るデータ保持モードを設定するた
めの他の一実施例を示す動作タイミング図である。FIG. 3 is an operation timing chart showing another embodiment for setting the data holding mode according to the present invention.

【図４】この発明に係るデータ保持モードを設定するた
めの他の一実施例を示す動作タイミング図である。FIG. 4 is an operation timing chart showing another embodiment for setting the data holding mode according to the present invention.

【図５】この発明に係るデータ保持モードを設定するた
めの他の一実施例を示す動作タイミング図である。FIG. 5 is an operation timing chart showing another embodiment for setting the data holding mode according to the present invention.

【図６】この発明に係るデータ保持モードを設定するた
めの他の一実施例を示す動作タイミング図である。FIG. 6 is an operation timing chart showing another embodiment for setting the data holding mode according to the present invention.

【図７】この発明に係るデータ保持モードを設定するた
めの他の一実施例を示す動作タイミング図である。FIG. 7 is an operation timing chart showing another embodiment for setting the data holding mode according to the present invention.

【図８】この発明に係るデータ保持モードを設定するた
めの他の一実施例を示す動作タイミング図である。FIG. 8 is an operation timing chart showing another embodiment for setting the data holding mode according to the present invention.

【図９】この発明に係るデータ保持モードを設定するた
めの他の一実施例を示す動作タイミング図である。FIG. 9 is an operation timing chart showing another embodiment for setting the data holding mode according to the present invention.

【図１０】この発明に係るデータ保持モードを設定する
ための他の一実施例を示す動作タイミング図である。FIG. 10 is an operation timing chart showing another embodiment for setting the data holding mode according to the present invention.

【図１１】この発明に係るデータ保持モードを設定する
ための更に他の一実施例を示す動作タイミング図であ
る。FIG. 11 is an operation timing chart showing still another embodiment for setting the data holding mode according to the present invention.

【図１２】この発明が適用されるＤＲＡＭのうちデータ
保持モードに関連する一実施例を示すブロック図であ
る。FIG. 12 is a block diagram showing an embodiment related to a data holding mode in a DRAM to which the present invention is applied.

【図１３】この発明が適用されるＤＲＡＭのうちマット
選択信号発生回路の一実施例の制御例を説明するための
ブロック図である。FIG. 13 is a block diagram for explaining a control example of an embodiment of a mat select signal generation circuit in a DRAM to which the present invention is applied.

【図１４】マット選択信号発生回路の一実施例を示す論
理図である。FIG. 14 is a logic diagram showing an embodiment of a mat selection signal generation circuit.

【図１５】この発明が適用されるＤＲＡＭのうちリフレ
ッシュ周期を延長させるｔｒｅｆ延長制御回路の一実施
例を示すブロック図である。FIG. 15 is a block diagram showing an embodiment of a tref extension control circuit for extending a refresh cycle in a DRAM to which the present invention is applied.

【図１６】この発明が適用されるＤＲＡＭのうちデータ
保持モードのときに動作が制限される残りの他の回路の
一実施例を示すブロック図である。FIG. 16 is a block diagram showing an embodiment of the remaining other circuit of which operation is restricted in the data holding mode in the DRAM to which the present invention is applied.

【図１７】データ保持モード判定回路に含まれるリミッ
タ制御回路の一実施例を示す回路図である。FIG. 17 is a circuit diagram showing an example of a limiter control circuit included in the data holding mode determination circuit.

【図１８】メモリアレイ用のリミッタ出力バッファの一
実施例を示す回路図である。FIG. 18 is a circuit diagram showing an embodiment of a limiter output buffer for a memory array.

【図１９】リミッタ用基準電圧発生回路の一実施例を示
す回路図である。FIG. 19 is a circuit diagram showing one embodiment of a limiter reference voltage generating circuit.

【図２０】周辺回路用のリミッタ出力バッファの一実施
例を示す回路図である。FIG. 20 is a circuit diagram showing an embodiment of a limiter output buffer for peripheral circuits.

【図２１】周辺回路用のリミッタ出力バッファの他の一
実施例を示す回路図である。FIG. 21 is a circuit diagram showing another embodiment of the limiter output buffer for peripheral circuits.

【図２２】リミッタ制御方法を説明するための一実施例
を示す動作タイミング図である。FIG. 22 is an operation timing chart showing an embodiment for explaining the limiter control method.

【図２３】図１６のスイッチ回路ＤＲＳの一実施例を示
す回路図である。23 is a circuit diagram showing an embodiment of the switch circuit DRS of FIG.

【図２４】図１６のハーフプリチャージ電圧発生回路Ｈ
ＶＣＧの一実施例を示す回路図である。FIG. 24 is a half precharge voltage generation circuit H of FIG.
It is a circuit diagram which shows one Example of VCG.

【図２５】この発明が適用されるダイナミック型ＲＡＭ
の一実施例を示すブロック図である。FIG. 25 is a dynamic RAM to which the present invention is applied.
It is a block diagram which shows one Example.

【符号の説明】[Explanation of symbols]

ＭＡＴ０〜ＭＡＴ３…メモリマット、ＯＳＣ，ＯＳＣ１
〜ＯＳＣ４…発振回路、ＲＣＢ，ＣＣＢ…入力バッフ
ァ、ＡＢ…アドレスバッファ、ＢＯＯＴ１〜ＢＯＯＴ４
…昇圧回路、ＣＢ１，ＣＢ２…ブートストラップ容量、
ＯＢ…出力バッファ、ＶＳ１〜ＶＳ３…電圧検出回路、
ＣＯＵＮＴ…カウンタ回路、ＤＲＳ…スイッチ回路、Ｈ
ＶＣＧ…ハーフプリチャージ電圧発生回路、ＭＡＲＹ…
メモリアレイ、ＡＳＢＰ，ＳＳＢＰ…チャージポンプ回
路、ＳＵＢ…基板、Ｇ１〜Ｇ５…ゲート回路、Ｎ１〜Ｎ
５…インバータ回路、ＤＬＹ…遅延回路、Ｑ１〜Ｑ１８
…ＭＯＳＦＥＴ、Ｒ，Ｒ１〜Ｒ４…抵抗、Ｃ，Ｃ１，Ｃ
２…キャパシタ、１…メモリマット、２…センスアン
プ、３…Ｘデコーダ、４…マット制御信号発生回路、５
…Ｙ選択回路、6 …ワードクリア回路、７…メインアン
プ、８…内部降圧回路（センスアンプ用）、９Ａ〜９Ｃ
…入力パッドエリア、１０…Ｘ系回路と、１１…ＲＡＳ
系制御信号回路、１２…ＷＥ系信号制御回路、１３…Ｙ
系回路、１４…ＣＡＳ系制御信号回路、１５…テスト回
路、１６…基準電圧発生回路、１７…内部降圧回路、１
８…基板電圧発生回路、１９…データ出力バッファ回
路、２０…データ入力バッファ回路、２１…昇圧電圧発
生回路。MAT0 to MAT3 ... Memory mat, OSC, OSC1
OSC4 ... Oscillation circuit, RCB, CCB ... Input buffer, AB ... Address buffer, BOOT1 to BOOT4
... Booster circuit, CB1, CB2 ... Bootstrap capacitance,
OB ... Output buffer, VS1 to VS3 ... Voltage detection circuit,
COUNT ... Counter circuit, DRS ... Switch circuit, H
VCG ... Half precharge voltage generation circuit, MARY ...
Memory array, ASBP, SSBP ... Charge pump circuit, SUB ... Substrate, G1 to G5 ... Gate circuit, N1 to N
5 ... Inverter circuit, DLY ... Delay circuit, Q1-Q18
... MOSFET, R, R1 to R4 ... Resistance, C, C1, C
2 ... Capacitor, 1 ... Memory mat, 2 ... Sense amplifier, 3 ... X decoder, 4 ... Mat control signal generation circuit, 5
... Y selection circuit, 6 ... Word clear circuit, 7 ... Main amplifier, 8 ... Internal step-down circuit (for sense amplifier), 9A to 9C
... input pad area, 10 ... X system circuit, 11 ... RAS
System control signal circuit, 12 ... WE system signal control circuit, 13 ... Y
System circuit, 14 ... CAS system control signal circuit, 15 ... Test circuit, 16 ... Reference voltage generation circuit, 17 ... Internal step-down circuit, 1
8 ... Substrate voltage generation circuit, 19 ... Data output buffer circuit, 20 ... Data input buffer circuit, 21 ... Boosted voltage generation circuit

フロントページの続き (72)発明者 迫村 茂俊 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 岩井 秀俊 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 作田 俊之 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 伊藤 豊 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 伊藤 和弥 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 石原 政道 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内Front page continued (72) Inventor Shigenori Sakomura 2326 Imai, Ome-shi, Tokyo, Hitachi Device Development Center (72) Inventor Hidetoshi Iwai 2326 Imai, Ome-shi, Tokyo Hitachi, Ltd. Device Development Center ( 72) Inventor Toshiyuki Sakuta 2326 Imai, Hitachi, Ltd. Device Development Center, Ome City, Tokyo (72) Inventor Yutaka Ito 2326 Imai, Ome City, Tokyo, Ltd. Device Development Center, Hitachi Ltd. (72) Inventor, Kazuya Ito 2326 Imai, Ome-shi, Tokyo Inside Hitachi, Ltd. Device Development Center (72) Inventor Masamichi Ishihara 2326, Imai, Ome-shi, Tokyo Inside Hitachi, Ltd. Device Development Center

Claims (9)

【特許請求の範囲】[Claims] 【請求項１】 外部から供給された電源電圧を受け内部
回路の動作電圧を形成する降圧回路の動作電流を遮断さ
せ、これに代えてスイッチ素子を通して外部から供給さ
れる電源電圧を内部回路に供給してなるデータ保持モー
ドを備えてなることを特徴とするダイナミック型ＲＡ
Ｍ。1. An operating current of a step-down circuit that receives an externally supplied power supply voltage and forms an operating voltage of an internal circuit is cut off, and instead, a power supply voltage externally supplied is supplied to an internal circuit through a switch element. The dynamic RA having a data holding mode
M. 【請求項２】 上記降圧回路は、基準電圧発生回路とそ
の基準電圧を受けて電力増幅を行うリミッタ出力バッフ
ァからなり、データ保持モードのときには上記基準電圧
発生回路及びリミッタ出力バッファの動作が停止させら
れるものであることを特徴とする請求項１のダイナミッ
ク型ＲＡＭ。2. The step-down circuit comprises a reference voltage generation circuit and a limiter output buffer that receives the reference voltage and amplifies power, and stops the operation of the reference voltage generation circuit and the limiter output buffer in the data holding mode. 2. The dynamic RAM according to claim 1, wherein the dynamic RAM is a memory. 【請求項３】 通常のリード／ライトモード及びリフレ
ッシュモードのときに選択されるメモリマット数に対し
て選択マット数が多くされてなるデータ保持モード及び
／又はディスターブテストモードを備えてなることを特
徴とするダイナミック型ＲＡＭ。3. A data holding mode and / or a disturb test mode in which the number of selected mats is larger than the number of memory mats selected in the normal read / write mode and refresh mode. Dynamic RAM. 【請求項４】 動作用と待機用のチャージポンプ回路を
備え、動作用のチャージポンプ回路の動作が停止させら
れるとともに待機用のチャージポンプ回路に入力される
入力パルスの周期が長くされてなるデータ保持モードを
備えてなることを特徴とするダイナミック型ＲＡＭ。4. Data comprising a charge pump circuit for operation and a charge pump circuit for standby, wherein operation of the charge pump circuit for operation is stopped and a cycle of an input pulse input to the charge pump circuit for standby is lengthened. A dynamic RAM having a holding mode. 【請求項５】 内部回路の動作電圧を受けてそれ以上に
高くされた昇圧電圧を発生させる動作用と待機用の昇圧
回路を備え、動作用の昇圧回路の動作が停止させられる
とともに待機用の昇圧回路に入力される入力パルスの周
期が長くされてなるデータ保持モードを備えてなること
を特徴とするダイナミック型ＲＡＭ。5. A step-up circuit for operation and a stand-by for generating a step-up voltage higher than the voltage for receiving the operation voltage of the internal circuit is provided, and the step-up circuit for operation is stopped and the step-up circuit for stand-by is provided. A dynamic RAM comprising a data holding mode in which a cycle of an input pulse input to a booster circuit is lengthened. 【請求項６】 上記動作用の昇圧回路は、メモリアクセ
スがあったとき又は昇圧電圧が所望の電圧以下に低下し
てときに動作させられる発振回路及び昇圧回路からなる
ものであることを特徴とする請求項５のダイナミック型
ＲＡＭ。6. The boosting circuit for operation comprises an oscillating circuit and a boosting circuit which are operated when there is a memory access or when the boosted voltage drops below a desired voltage. The dynamic RAM according to claim 5. 【請求項７】 内部回路により形成された周期的なパル
スに従いリフレッシュ周期が長くされてなるデータ保持
モードを備えてなることを特徴とするダイナミック型Ｒ
ＡＭ。7. A dynamic type R comprising a data holding mode in which a refresh cycle is lengthened in accordance with a periodic pulse formed by an internal circuit.
AM. 【請求項８】 上記請求項１、請求項３、請求項４、請
求項５及び請求項７のデータ保持モードのうち、いずれ
か複数が組み合わされてなるデータ保持モードを備えて
なることを特徴とするダイナミック型ＲＡＭ。8. A data holding mode comprising a combination of any one of the data holding modes of claim 1, claim 3, claim 4, claim 5, and claim 7. Dynamic RAM. 【請求項９】 上記データ保持モードの設定は、通常動
作及びリフレッシュモードの設定とは異なるアドレスス
トローブ信号と制御信号との組み合わせにより設定され
るものであり、その解除はロウアドレスストローブ信号
に先立ってカラムアドレスストローブ信号をアクティブ
レベルにすることにより行われるリフレッシュ動作を利
用するものであることを特徴とする請求項１、請求項
２、請求項３、請求項４、請求項５、請求項６、請求項
７又は請求項８のダイナミック型ＲＡＭ。9. The data retention mode setting is set by a combination of an address strobe signal and a control signal different from the normal operation and refresh mode settings, and the release thereof is preceded by the row address strobe signal. A refresh operation performed by setting a column address strobe signal to an active level is utilized, claim 1, claim 2, claim 3, claim 4, claim 5, claim 6, and claim 6. The dynamic RAM according to claim 7 or 8.