JPH05197550A - 超並列計算機のａｌｕ構成方式 - Google Patents
超並列計算機のａｌｕ構成方式Info
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- JPH05197550A JPH05197550A JP874792A JP874792A JPH05197550A JP H05197550 A JPH05197550 A JP H05197550A JP 874792 A JP874792 A JP 874792A JP 874792 A JP874792 A JP 874792A JP H05197550 A JPH05197550 A JP H05197550A
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Abstract
(57)【要約】
【目的】ＡＬＵの構成に簡単な機能を追加して処理速度
を向上することのできる超並列計算機のＡＬＵ構成方式
を提供する。 【構成】各種の演算を実行するための演算器３とデータ
を記憶するメモリ４とをそれぞれに有する複数のプロセ
ッサ２を備え、この各プロセッサ２を１つの制御プロセ
ッサ１で並列に動作させる。各演算器３において、アド
レス格納手段３１は、メモリ４をアクセスする際のアド
レスを格納するものであって、アドレス制御手段３２
は、アドレス格納手段３１に格納されるべきアドレスを
生成するとともに、このアドレス値に従ってメモリ４を
アクセスすることで、メモリ４の中の異なるメモリ領域
をアクセスするよう構成する。
を向上することのできる超並列計算機のＡＬＵ構成方式
を提供する。 【構成】各種の演算を実行するための演算器３とデータ
を記憶するメモリ４とをそれぞれに有する複数のプロセ
ッサ２を備え、この各プロセッサ２を１つの制御プロセ
ッサ１で並列に動作させる。各演算器３において、アド
レス格納手段３１は、メモリ４をアクセスする際のアド
レスを格納するものであって、アドレス制御手段３２
は、アドレス格納手段３１に格納されるべきアドレスを
生成するとともに、このアドレス値に従ってメモリ４を
アクセスすることで、メモリ４の中の異なるメモリ領域
をアクセスするよう構成する。
Description
【０００１】
【産業上の利用分野】本発明は、各種の演算を実行する
ための演算器とデータを記憶するメモリとをそれぞれに
有する複数のプロセッサを備え、この各プロセッサを１
つの制御プロセッサで並列に動作させる超並列計算機の
ＡＬＵ構成方式に関する。
ための演算器とデータを記憶するメモリとをそれぞれに
有する複数のプロセッサを備え、この各プロセッサを１
つの制御プロセッサで並列に動作させる超並列計算機の
ＡＬＵ構成方式に関する。
【０００２】
【従来の技術】近年のコンピュータシステムの高速・大
容量化の要求に伴い、プロセッサを多量に接続して処理
を分散させる技術が要求されている。このため、簡単な
構成からなるプロセッサエレメントを多数接続した超並
列計算機が提供されている。この場合、データは、各プ
ロセッサエレメントに割り振られているので、それぞれ
独立に計算を行なう必要があった。
容量化の要求に伴い、プロセッサを多量に接続して処理
を分散させる技術が要求されている。このため、簡単な
構成からなるプロセッサエレメントを多数接続した超並
列計算機が提供されている。この場合、データは、各プ
ロセッサエレメントに割り振られているので、それぞれ
独立に計算を行なう必要があった。
【０００３】このように従来の超並列計算機において
は、多数のプロセッサエレメントを実装するために、Ａ
ＬＵ（算術論理演算装置）を簡単に構成することで機能
を制限していた。このため、各プロセッサでは、独立の
メモリ領域に対してアクセスできなかった。例えば浮動
小数点数の演算やデータ検索などで多く用いられるテー
ブル参照などの処理に対しては、全て同時にプロセッサ
がデータを処理できず、全ての条件での処理を全てのプ
ロセッサが実行しなければならなかった。
は、多数のプロセッサエレメントを実装するために、Ａ
ＬＵ（算術論理演算装置）を簡単に構成することで機能
を制限していた。このため、各プロセッサでは、独立の
メモリ領域に対してアクセスできなかった。例えば浮動
小数点数の演算やデータ検索などで多く用いられるテー
ブル参照などの処理に対しては、全て同時にプロセッサ
がデータを処理できず、全ての条件での処理を全てのプ
ロセッサが実行しなければならなかった。
【０００４】よって、一部のプロセッサのための命令が
大半となってしまい、無駄が多くなっていた。また、各
プロセッサで処理できる能力を向上すべく、浮動小数点
数の演算のための機能やテーブル参照の機能などをＡＬ
Ｕに持たせると、そのためにＡＬＵの構成が複雑になっ
てしまう。このため、プロセッサのサイズが大きくなっ
て多数のプロセッサを並列計算機に実装できず、前述し
たような特殊な機能を用いない処理に対しては、処理能
力が低下したと等価となり、結果として全体の処理能力
を向上できなかった。
大半となってしまい、無駄が多くなっていた。また、各
プロセッサで処理できる能力を向上すべく、浮動小数点
数の演算のための機能やテーブル参照の機能などをＡＬ
Ｕに持たせると、そのためにＡＬＵの構成が複雑になっ
てしまう。このため、プロセッサのサイズが大きくなっ
て多数のプロセッサを並列計算機に実装できず、前述し
たような特殊な機能を用いない処理に対しては、処理能
力が低下したと等価となり、結果として全体の処理能力
を向上できなかった。
【０００５】
【発明が解決しようとする課題】このように、ＡＬＵの
構成を簡単にした場合には、浮動小数点数の演算やテー
ブル参照の処理のように、プロセッサがある程度の独立
性を持っていなければならないような処理に対しては、
処理速度を向上できないという問題があった。
構成を簡単にした場合には、浮動小数点数の演算やテー
ブル参照の処理のように、プロセッサがある程度の独立
性を持っていなければならないような処理に対しては、
処理速度を向上できないという問題があった。
【０００６】これに対し、ＡＬＵの構成を多機能にした
場合、追加した特殊な機能をあまり用いないようなアプ
リケーションの場合には、実際にあまり用いられない部
分のために多くの物量を使ってしまうといった問題があ
った。
場合、追加した特殊な機能をあまり用いないようなアプ
リケーションの場合には、実際にあまり用いられない部
分のために多くの物量を使ってしまうといった問題があ
った。
【０００７】本発明の目的は、ＡＬＵの構成に簡単な機
能を追加して処理速度を向上することのできる超並列計
算機のＡＬＵ構成方式を提供することにある。
能を追加して処理速度を向上することのできる超並列計
算機のＡＬＵ構成方式を提供することにある。
【０００８】
【課題を解決するための手段】本発明は、上記課題を解
決し目的を達成するために次のようした。図１は本発明
の原理図である。
決し目的を達成するために次のようした。図１は本発明
の原理図である。
【０００９】本発明は、各種の演算を実行するための演
算器３とデータを記憶するメモリ４とをそれぞれに有す
る複数のプロセッサ２を備え、この各プロセッサ２を１
つの制御プロセッサ１で並列に動作させる。各演算器３
において、アドレス格納手段３１は、メモリ４をアクセ
スする際のアドレスを格納するものであって、アドレス
制御手段３２は、アドレス格納手段３１に格納されるべ
きアドレスを生成するとともに、このアドレス値に従っ
てメモリ４をアクセスすることで、メモリ４の中の異な
るメモリ領域をアクセスするよう構成する。
算器３とデータを記憶するメモリ４とをそれぞれに有す
る複数のプロセッサ２を備え、この各プロセッサ２を１
つの制御プロセッサ１で並列に動作させる。各演算器３
において、アドレス格納手段３１は、メモリ４をアクセ
スする際のアドレスを格納するものであって、アドレス
制御手段３２は、アドレス格納手段３１に格納されるべ
きアドレスを生成するとともに、このアドレス値に従っ
てメモリ４をアクセスすることで、メモリ４の中の異な
るメモリ領域をアクセスするよう構成する。
【００１０】より好適には以下のようにするのが望まし
い。すなわち、アドレス制御手段３２は、外部から入力
するアドレスまたはアドレス格納手段３１から入力する
アドレスのいずれかを選択する選択手段４１を有し、こ
の選択手段４１の出力によりアドレスバスを駆動するよ
う構成する。
い。すなわち、アドレス制御手段３２は、外部から入力
するアドレスまたはアドレス格納手段３１から入力する
アドレスのいずれかを選択する選択手段４１を有し、こ
の選択手段４１の出力によりアドレスバスを駆動するよ
う構成する。
【００１１】また、アドレス制御手段３２は、外部から
のアドレスのアドレス格納手段３１への入力を許可する
許可手段４２を有し、アドレス格納手段３１の出力によ
りアドレスバスを駆動するよう構成する。
のアドレスのアドレス格納手段３１への入力を許可する
許可手段４２を有し、アドレス格納手段３１の出力によ
りアドレスバスを駆動するよう構成する。
【００１２】さらに、アドレス制御手段３２によりメモ
リ４の中の異なるメモリ領域をアクセスすることで、浮
動小数点数の演算を行なうことを特徴とする。さらに、
アドレス制御手段３２は、複数の検索キーとメモリ４内
の各データのための各アドレスとを対応付けて登録した
アドレステーブル５０を参照して、検索キーに対応する
データのアドレスをアドレス格納手段３１に格納し、ア
ドレス格納手段３１に格納されたアドレスに対応するメ
モリ４の中のメモリ領域をアクセスすることで、データ
を読み出すよう構成する。
リ４の中の異なるメモリ領域をアクセスすることで、浮
動小数点数の演算を行なうことを特徴とする。さらに、
アドレス制御手段３２は、複数の検索キーとメモリ４内
の各データのための各アドレスとを対応付けて登録した
アドレステーブル５０を参照して、検索キーに対応する
データのアドレスをアドレス格納手段３１に格納し、ア
ドレス格納手段３１に格納されたアドレスに対応するメ
モリ４の中のメモリ領域をアクセスすることで、データ
を読み出すよう構成する。
【００１３】
【作用】本発明によれば、アドレス制御手段により、ア
ドレスレジスタに格納すべきアドレスを生成し、メモリ
をアクセスする際にアドレスレジスタから読み出したア
ドレス値に従ってメモリ領域をアクセスするので、アド
レス値の設定値により異なるメモリ領域をアクセスでき
る。
ドレスレジスタに格納すべきアドレスを生成し、メモリ
をアクセスする際にアドレスレジスタから読み出したア
ドレス値に従ってメモリ領域をアクセスするので、アド
レス値の設定値により異なるメモリ領域をアクセスでき
る。
【００１４】従って、ＡＬＵに簡単な機能構成を追加す
るのみで、プロセッサ毎の独立性の高い処理に対しても
処理速度を向上でき、特に専用のハードウェアを設ける
必要がないので、プロセッサの設計が容易であり、１プ
ロセッサ当りのハードウェア量も比較的少なく、多数の
プロセッサを実装することができる。
るのみで、プロセッサ毎の独立性の高い処理に対しても
処理速度を向上でき、特に専用のハードウェアを設ける
必要がないので、プロセッサの設計が容易であり、１プ
ロセッサ当りのハードウェア量も比較的少なく、多数の
プロセッサを実装することができる。
【００１５】また、選択手段により外部から入力するア
ドレスまたはアドレス格納手段３１から入力するアドレ
スのいずれかを選択できるから、メモリのメモリ領域を
任意に変えることができる。
ドレスまたはアドレス格納手段３１から入力するアドレ
スのいずれかを選択できるから、メモリのメモリ領域を
任意に変えることができる。
【００１６】また、許可手段により外部からのアドレス
をアドレス格納手段に入力許可した場合には、アドレス
格納手段より外部からの入力アドレスが出力されるか
ら、外部からの入力アドレスによってメモリのメモリ領
域を任意に変えられる。
をアドレス格納手段に入力許可した場合には、アドレス
格納手段より外部からの入力アドレスが出力されるか
ら、外部からの入力アドレスによってメモリのメモリ領
域を任意に変えられる。
【００１７】さらに、浮動小数点数の演算を行なう場合
に、任意のメモリ領域をアクセスすることで、従来のＡ
ＬＵの機能よりも、プロセッサ毎のデータに応じて効率
的に行える。
に、任意のメモリ領域をアクセスすることで、従来のＡ
ＬＵの機能よりも、プロセッサ毎のデータに応じて効率
的に行える。
【００１８】また、アドレステーブルを参照し、アドレ
ス格納手段に格納されたアドレスに対応するメモリの中
のメモリ領域をアクセスすることで、データを読み出す
ので、処理速度を向上できる。
ス格納手段に格納されたアドレスに対応するメモリの中
のメモリ領域をアクセスすることで、データを読み出す
ので、処理速度を向上できる。
【００１９】
【実施例】以下、本発明の具体的な実施例を説明する。
図２は本発明の実施例の構成ブロック図、図３は各プロ
セッサ内のＡＬＵの構成ブロック図である。
図２は本発明の実施例の構成ブロック図、図３は各プロ
セッサ内のＡＬＵの構成ブロック図である。
【００２０】図２において、２次元に配列されたプロセ
ッサアレイＰＥ２（ＰＥ（０，０）〜ＰＥ（ｍ，ｎ））
は、並列に動作するものであって、後述するように各種
の演算を実行するためのＡＬＵ３（演算器）を備えてい
る。各プロセッサアレイＰＥ２は、データの授受を行う
ためのデータ放送収集回路１０を介して制御プロセッサ
１に接続され、この制御プロセッサ１の命令によって各
プロセッサアレイＰＥ２が並列に動作するようになって
いる。
ッサアレイＰＥ２（ＰＥ（０，０）〜ＰＥ（ｍ，ｎ））
は、並列に動作するものであって、後述するように各種
の演算を実行するためのＡＬＵ３（演算器）を備えてい
る。各プロセッサアレイＰＥ２は、データの授受を行う
ためのデータ放送収集回路１０を介して制御プロセッサ
１に接続され、この制御プロセッサ１の命令によって各
プロセッサアレイＰＥ２が並列に動作するようになって
いる。
【００２１】図３において、各プロセッサアレイＰＥ２
（ＰＥ（０，０）〜ＰＥ（ｍ，ｎ））は、データを記憶
するメモリ４と、このメモリ４に接続され各種の演算を
実行するためのＡＬＵ３（演算器）とを備えている。Ａ
ＬＵ３は、次のように構成される。
（ＰＥ（０，０）〜ＰＥ（ｍ，ｎ））は、データを記憶
するメモリ４と、このメモリ４に接続され各種の演算を
実行するためのＡＬＵ３（演算器）とを備えている。Ａ
ＬＵ３は、次のように構成される。
【００２２】入力制御回路３３は、各種の演算を行なう
ＡＬＵ本体３０の入力側とメモリ４とに接続され、出力
制御回路３９は、ＡＬＵ本体３０の出力側とメモリ４と
に接続されている。アドレスレジスタ３１は、ＡＬＵ本
体３０と入力制御回路３３との間に設けられ、アドレス
制御回路３２は、アドレスレジスタ３１に接続され且つ
入力制御回路３３と出力制御回路３９との間に設けられ
ている。
ＡＬＵ本体３０の入力側とメモリ４とに接続され、出力
制御回路３９は、ＡＬＵ本体３０の出力側とメモリ４と
に接続されている。アドレスレジスタ３１は、ＡＬＵ本
体３０と入力制御回路３３との間に設けられ、アドレス
制御回路３２は、アドレスレジスタ３１に接続され且つ
入力制御回路３３と出力制御回路３９との間に設けられ
ている。
【００２３】ＡＬＵ本体３０は、次のように構成され
る。命令制御回路３４は、制御フラグを発生する制御フ
ラグ発生器３８からのフラグ値によって、論理演算回路
３５、加減算回路３６、比較回路３７のいずれの演算を
実行するかを切り換え制御する。
る。命令制御回路３４は、制御フラグを発生する制御フ
ラグ発生器３８からのフラグ値によって、論理演算回路
３５、加減算回路３６、比較回路３７のいずれの演算を
実行するかを切り換え制御する。
【００２４】論理演算回路３５は、任意の論理演算を実
行してその演算出力を出力制御回路３９、アドレスレジ
スタ３１、制御フラグ発生器３８に出力する。加減算回
路３６は、データの加算または減算を行いその演算出力
を出力制御回路３９、アドレスレジスタ３１、制御フラ
グ発生器３８に出力する。
行してその演算出力を出力制御回路３９、アドレスレジ
スタ３１、制御フラグ発生器３８に出力する。加減算回
路３６は、データの加算または減算を行いその演算出力
を出力制御回路３９、アドレスレジスタ３１、制御フラ
グ発生器３８に出力する。
【００２５】比較回路３７は、データの比較を行ないそ
の比較結果を出力制御回路３９、アドレスレジスタ３
１、制御フラグ発生器３８に出力する。アドレスレジス
タ３１は、メモリアクセスのためのアドレス制御回路３
２に接続され、プロセッサアレイ毎のメモリ４をアクセ
スする際のアドレスを格納している。
の比較結果を出力制御回路３９、アドレスレジスタ３
１、制御フラグ発生器３８に出力する。アドレスレジス
タ３１は、メモリアクセスのためのアドレス制御回路３
２に接続され、プロセッサアレイ毎のメモリ４をアクセ
スする際のアドレスを格納している。
【００２６】アドレス制御回路３２は、アドレスレジス
タ３１に格納すべきアドレスを生成したり、生成された
アドレス値に従ったメモリ４におけるメモリ領域をアク
セスすべく、入力制御回路３３及び出力制御回路３９に
対して動作し、入力及び出力のメモリ４のアクセス領域
を変えることができる。
タ３１に格納すべきアドレスを生成したり、生成された
アドレス値に従ったメモリ４におけるメモリ領域をアク
セスすべく、入力制御回路３３及び出力制御回路３９に
対して動作し、入力及び出力のメモリ４のアクセス領域
を変えることができる。
【００２７】図４はアドレス制御回路の例１の構成を示
す図である。図４において、アドレス制御回路は、次の
ように構成される。入力アドレスレジスタ３１−１は、
ＡＬＵ本体３０の入出力に接続されアドレス生成回路３
２−１で生成された入力アドレスＩＡ１を格納する。セ
レクタ４１−１は、アドレス生成回路３２−１からの入
力アドレスＩＡ１と外部からの入力アドレスＥＡ１のい
ずれかを選択し、選択された入力アドレスで入力ポート
ＩＰ１のためのアドレスバスＡＢ１を駆動するようにな
っている。
す図である。図４において、アドレス制御回路は、次の
ように構成される。入力アドレスレジスタ３１−１は、
ＡＬＵ本体３０の入出力に接続されアドレス生成回路３
２−１で生成された入力アドレスＩＡ１を格納する。セ
レクタ４１−１は、アドレス生成回路３２−１からの入
力アドレスＩＡ１と外部からの入力アドレスＥＡ１のい
ずれかを選択し、選択された入力アドレスで入力ポート
ＩＰ１のためのアドレスバスＡＢ１を駆動するようにな
っている。
【００２８】入力アドレスレジスタ３１−２は、ＡＬＵ
本体３０の入出力に接続されアドレス生成回路３２−２
で生成された入力アドレスＩＡ２を格納する。セレクタ
４１−２は、アドレス生成回路３２−２からの入力アド
レスＩＡ２と外部からの入力アドレスＥＡ２のいずれか
を選択し選択された入力アドレスで入力ポートＩＰ２の
ためのアドレスバスＡＢ２を駆動するようになってい
る。
本体３０の入出力に接続されアドレス生成回路３２−２
で生成された入力アドレスＩＡ２を格納する。セレクタ
４１−２は、アドレス生成回路３２−２からの入力アド
レスＩＡ２と外部からの入力アドレスＥＡ２のいずれか
を選択し選択された入力アドレスで入力ポートＩＰ２の
ためのアドレスバスＡＢ２を駆動するようになってい
る。
【００２９】出力アドレスレジスタ３１−３は、ＡＬＵ
本体３０の入出力に接続されアドレス生成回路３２−３
で生成された出力アドレスＯＡを格納する。セレクタ４
１−３は、アドレス生成回路３２−３からの出力アドレ
スＯＡと外部からの出力アドレスＥＡ３のいずれかを選
択して出力ポートＯＰのためのアドレスバスＡＢ３を駆
動するようになっている。
本体３０の入出力に接続されアドレス生成回路３２−３
で生成された出力アドレスＯＡを格納する。セレクタ４
１−３は、アドレス生成回路３２−３からの出力アドレ
スＯＡと外部からの出力アドレスＥＡ３のいずれかを選
択して出力ポートＯＰのためのアドレスバスＡＢ３を駆
動するようになっている。
【００３０】このように構成された実施例におけるＡＬ
Ｕの構成方式において、アドレス生成回路３２−１〜３
２−３により、入力アドレスレジスタ３１−１〜３１−
２及び出力アドレスレジスタ３１−３に格納すべきアド
レスを生成し、アドレス生成回路３２−１〜３２−３か
らアドレスＩＡ１，ＩＡ２，ＯＡがセレクタ４１−１〜
４１−３に入力する。
Ｕの構成方式において、アドレス生成回路３２−１〜３
２−３により、入力アドレスレジスタ３１−１〜３１−
２及び出力アドレスレジスタ３１−３に格納すべきアド
レスを生成し、アドレス生成回路３２−１〜３２−３か
らアドレスＩＡ１，ＩＡ２，ＯＡがセレクタ４１−１〜
４１−３に入力する。
【００３１】また、外部からアドレスＥＡ１，ＥＡ２，
ＥＡ３がセレクタ４１−１〜４１−３に入力し、セレク
タ４１−１〜４１−３では、アドレスＩＡ１，ＩＡ２，
ＯＡまたはアドレスＥＡ１，ＥＡ２，ＥＡ３のいずれか
を選択する。
ＥＡ３がセレクタ４１−１〜４１−３に入力し、セレク
タ４１−１〜４１−３では、アドレスＩＡ１，ＩＡ２，
ＯＡまたはアドレスＥＡ１，ＥＡ２，ＥＡ３のいずれか
を選択する。
【００３２】よって、入力制御回路３３及び出力制御回
路３９を動作させることにより、セレクタ４１−１〜４
１−３によって選択されたアドレス値に従ったメモリ４
のメモリ領域をアクセスするので、アドレス値の設定値
により異なるメモリ領域をアクセスできる。すなわち、
メモリのメモリ領域を任意に変えることができる。
路３９を動作させることにより、セレクタ４１−１〜４
１−３によって選択されたアドレス値に従ったメモリ４
のメモリ領域をアクセスするので、アドレス値の設定値
により異なるメモリ領域をアクセスできる。すなわち、
メモリのメモリ領域を任意に変えることができる。
【００３３】従って、ＡＬＵに簡単なアドレスレジスタ
３１，アドレス制御回路３２を追加するのみで、プロセ
ッサ毎の独立性の高い処理に対しても処理速度を向上で
き、特に専用のハードウェアを設ける必要がないので、
プロセッサの設計が容易であり、１プロセッサ当りのハ
ードウェア量も比較的少なく、多数のプロセッサを実装
することができる。
３１，アドレス制御回路３２を追加するのみで、プロセ
ッサ毎の独立性の高い処理に対しても処理速度を向上で
き、特に専用のハードウェアを設ける必要がないので、
プロセッサの設計が容易であり、１プロセッサ当りのハ
ードウェア量も比較的少なく、多数のプロセッサを実装
することができる。
【００３４】図５はアドレス制御回路の例２の構成を示
す図である。図５に示すアドレス制御回路は、アドレス
レジスタの出力が直接にアドレスバスを駆動している例
である。
す図である。図５に示すアドレス制御回路は、アドレス
レジスタの出力が直接にアドレスバスを駆動している例
である。
【００３５】ゲート回路４２−１は、外部からのアドレ
スＥＡ１の入力アドレスレジスタ３１−１への入力を許
可し、入力アドレスレジスタ３１−１の出力により直接
にアドレスバスＡＢ１を駆動するよう構成する。ゲート
回路４２−２は、外部からのアドレスＥＡ２の入力アド
レスレジスタ３１−２への入力を許可し、入力アドレス
レジスタ３１−２の出力により直接にアドレスバスＡＢ
２を駆動するよう構成する。
スＥＡ１の入力アドレスレジスタ３１−１への入力を許
可し、入力アドレスレジスタ３１−１の出力により直接
にアドレスバスＡＢ１を駆動するよう構成する。ゲート
回路４２−２は、外部からのアドレスＥＡ２の入力アド
レスレジスタ３１−２への入力を許可し、入力アドレス
レジスタ３１−２の出力により直接にアドレスバスＡＢ
２を駆動するよう構成する。
【００３６】ゲート回路４２−３は、外部からのアドレ
スＥＡ３の出力アドレスレジスタ３１−３への入力を許
可し、出力アドレスレジスタ３１−３の出力により直接
にアドレスバスＡＢ３を駆動するよう構成する。
スＥＡ３の出力アドレスレジスタ３１−３への入力を許
可し、出力アドレスレジスタ３１−３の出力により直接
にアドレスバスＡＢ３を駆動するよう構成する。
【００３７】このようにゲート回路４２−１〜４２−３
により外部からのアドレスＥＡ１〜ＥＡ３を入力アドレ
スレジスタ及び出力アドレスレジスタに入力許可した場
合には、入力アドレスレジスタ及び出力アドレスレジス
タより外部からのアドレスが直接に出力されるから、外
部からのアドレスによってメモリのメモリ領域を任意に
変えられる。
により外部からのアドレスＥＡ１〜ＥＡ３を入力アドレ
スレジスタ及び出力アドレスレジスタに入力許可した場
合には、入力アドレスレジスタ及び出力アドレスレジス
タより外部からのアドレスが直接に出力されるから、外
部からのアドレスによってメモリのメモリ領域を任意に
変えられる。
【００３８】図６は浮動小数点数の表し方を示す図、図
７は実施例におけるＡＬＵ構成方式を適用した浮動小数
点数の加算処理のフロー図、図８は従来のＡＬＵ構成方
式を適用した浮動小数点数の加算処理のフロー図であ
る。
７は実施例におけるＡＬＵ構成方式を適用した浮動小数
点数の加算処理のフロー図、図８は従来のＡＬＵ構成方
式を適用した浮動小数点数の加算処理のフロー図であ
る。
【００３９】浮動小数点数は、一般にはＭ×ＢEの形で
表され、Ｍを仮数部と呼び、Ｅを指数部と呼び、Ｂを基
数と呼んでいる。例えば図６に示すように３２ビットで
浮動小数点数を表す例を示す。ここでは、仮数部２４ビ
ット、指数部７ビット、仮数の正負の符号として１ビッ
トからなる。
表され、Ｍを仮数部と呼び、Ｅを指数部と呼び、Ｂを基
数と呼んでいる。例えば図６に示すように３２ビットで
浮動小数点数を表す例を示す。ここでは、仮数部２４ビ
ット、指数部７ビット、仮数の正負の符号として１ビッ
トからなる。
【００４０】浮動小数点数は同じ数値でも指数部と仮数
部とを調整すれば、色々の表示を行うことができる。こ
れを指数部が最小となるように浮動小数点数を表すこと
を正規化と呼ぶ。
部とを調整すれば、色々の表示を行うことができる。こ
れを指数部が最小となるように浮動小数点数を表すこと
を正規化と呼ぶ。
【００４１】以下、本実施例のＡＬＵ構成方式と従来の
ＡＬＵ構成方式との比較を説明する。浮動小数点数の加
算演算では、まず正規化されている数値を桁合わせし、
加算すべき２数を加減算回路３６によって加算を実行
し、最後に結果を正規化しなければならない。
ＡＬＵ構成方式との比較を説明する。浮動小数点数の加
算演算では、まず正規化されている数値を桁合わせし、
加算すべき２数を加減算回路３６によって加算を実行
し、最後に結果を正規化しなければならない。
【００４２】まず、実施例の方式を図７に示すフロー図
に従って説明する。まず、加算すべき２数の仮数部の格
納アドレスのうち最下位ビットのアドレスをそれぞれア
ドレスレジスタ３１−１，３１−２に格納する（ステッ
プ１０１）。このステップ１０１で１０ｍｓの時間を要
する。
に従って説明する。まず、加算すべき２数の仮数部の格
納アドレスのうち最下位ビットのアドレスをそれぞれア
ドレスレジスタ３１−１，３１−２に格納する（ステッ
プ１０１）。このステップ１０１で１０ｍｓの時間を要
する。
【００４３】次に加算すべき２数の指数部を比較回路３
７によって比較し、大きい側の指数部の値を図示しない
レジスタＡの指数部に格納する（ステップ１０２）。こ
のステップ１０２で３０ｍｓの時間を要する。
７によって比較し、大きい側の指数部の値を図示しない
レジスタＡの指数部に格納する（ステップ１０２）。こ
のステップ１０２で３０ｍｓの時間を要する。
【００４４】さらに比較回路３７の比較結果により、加
算すべき２数の指数部の小さい側のアドレスレジスタに
格納された仮数を、２数の指数の差分だけ加減算回路３
６によって減算する（ステップ１０３）。これにより、
指数部の桁合わせが行われたことになる。このステップ
１０３で１０ｍｓの時間を要する。
算すべき２数の指数部の小さい側のアドレスレジスタに
格納された仮数を、２数の指数の差分だけ加減算回路３
６によって減算する（ステップ１０３）。これにより、
指数部の桁合わせが行われたことになる。このステップ
１０３で１０ｍｓの時間を要する。
【００４５】次に、それぞれのアドレスレジスタ３１−
１，３１−２に格納されたアドレスからのデータ、すな
わち２つの仮数の加算を加減算回路３６で行い、仮数の
加算結果をレジスタＡの仮数部に格納する（ステップ１
０４）。これにより、レジスタＡには、指数部に２数の
うちの大きい指数が格納され、仮数部に２つの仮数の和
が格納される。このステップ１０４で３０ｍｓの時間を
要する。
１，３１−２に格納されたアドレスからのデータ、すな
わち２つの仮数の加算を加減算回路３６で行い、仮数の
加算結果をレジスタＡの仮数部に格納する（ステップ１
０４）。これにより、レジスタＡには、指数部に２数の
うちの大きい指数が格納され、仮数部に２つの仮数の和
が格納される。このステップ１０４で３０ｍｓの時間を
要する。
【００４６】最後にレジスタＡに格納された値を前述し
た要領で正規化（標準化）する（ステップ１０５）。こ
のステップ１０５で１００ｍｓの時間を要する。なお、
各プロセッサ毎に独立にシフト幅を制御できるシフトレ
ジスタを持つ場合にはこれを用いるが、持たない場合に
でも本発明の機能を使うことで効率良く標準化の処理を
行なうことができる。
た要領で正規化（標準化）する（ステップ１０５）。こ
のステップ１０５で１００ｍｓの時間を要する。なお、
各プロセッサ毎に独立にシフト幅を制御できるシフトレ
ジスタを持つ場合にはこれを用いるが、持たない場合に
でも本発明の機能を使うことで効率良く標準化の処理を
行なうことができる。
【００４７】次に従来方式を図８に示すフロー図に従っ
て説明する。まず、加算する２数の指数部を比較回路３
７によって比較する（ステップ２０１）。このステップ
２０１で１０ｍｓの時間を要する。
て説明する。まず、加算する２数の指数部を比較回路３
７によって比較する（ステップ２０１）。このステップ
２０１で１０ｍｓの時間を要する。
【００４８】次に２数のうちの指数部の大きいものをレ
ジスタＡに格納し、指数部の小さいものをレジスタＢに
格納する（ステップ２０２）。このステップ２０２で３
０ｍｓの時間を要する。
ジスタＡに格納し、指数部の小さいものをレジスタＢに
格納する（ステップ２０２）。このステップ２０２で３
０ｍｓの時間を要する。
【００４９】さらにレジスタＡに格納された指数とレジ
スタＢに格納された指数との差を加減算回路３６によっ
て求め、指数の差分をレジスタＤに格納する（ステップ
２０３）。このステップ２０３で１０ｍｓの時間を要す
る。
スタＢに格納された指数との差を加減算回路３６によっ
て求め、指数の差分をレジスタＤに格納する（ステップ
２０３）。このステップ２０３で１０ｍｓの時間を要す
る。
【００５０】次にレジスタＤに格納された指数の差分だ
け、レジスタＢに格納された仮数を右にシフトする演算
を行なう（ステップ２０４）。このステップ２０４で１
０００ｍｓの時間を要する。なお、このステップの処理
は、実際にはいくつかの命令によって実現されるが、こ
こでは説明を簡単にするために１つにまとめている。
け、レジスタＢに格納された仮数を右にシフトする演算
を行なう（ステップ２０４）。このステップ２０４で１
０００ｍｓの時間を要する。なお、このステップの処理
は、実際にはいくつかの命令によって実現されるが、こ
こでは説明を簡単にするために１つにまとめている。
【００５１】さらにレジスタＡに格納された仮数とレジ
スタＢに格納された仮数とを加算し、加算結果をレジス
タＣの仮数部に格納し、レジスタＡに格納された指数を
レジスタＣの指数部に格納する（ステップ２０５）。こ
のステップ２０５で３０ｍｓの時間を要する。
スタＢに格納された仮数とを加算し、加算結果をレジス
タＣの仮数部に格納し、レジスタＡに格納された指数を
レジスタＣの指数部に格納する（ステップ２０５）。こ
のステップ２０５で３０ｍｓの時間を要する。
【００５２】なお、各プロセッサ毎に独立にシフト幅を
制御できるシフトレジスタを持つ場合には仮数部のビッ
ト長分の回数１ビットずつシフトする必要がある。最後
にレジスタＣの値を標準化する（ステップ２０６）。こ
のステップ２０６で１０００ｍｓの時間を要する。
制御できるシフトレジスタを持つ場合には仮数部のビッ
ト長分の回数１ビットずつシフトする必要がある。最後
にレジスタＣの値を標準化する（ステップ２０６）。こ
のステップ２０６で１０００ｍｓの時間を要する。
【００５３】以上説明したように従来の方式では、各プ
ロセッサが独立したメモリ領域のアクセスができないた
めに、桁合わせの際にシフト演算を行なう（ステップ２
０４）必要がある。
ロセッサが独立したメモリ領域のアクセスができないた
めに、桁合わせの際にシフト演算を行なう（ステップ２
０４）必要がある。
【００５４】一方、本実施例では、任意のメモリ領域を
アクセスすることで、シフト演算を行なうことなく、加
算処理を行なうことができるので、処理を高速化でき
る。例えば図７に示す浮動小数点数の加算では、従来の
方式に対して約２０倍の処理速度が得られる。
アクセスすることで、シフト演算を行なうことなく、加
算処理を行なうことができるので、処理を高速化でき
る。例えば図７に示す浮動小数点数の加算では、従来の
方式に対して約２０倍の処理速度が得られる。
【００５５】図９は実施例におけるＡＬＵ構成方式を適
用したテーブル参照の例を示す図、図１０はテーブル参
照の処理のフロー図である。アドレステーブル５０は、
複数の検索キー１〜Ｎとメモリ４内の各データ１〜Ｎの
ための各アドレスとを対応付けて登録したものである。
アドレス制御回路３２により、このアドレステーブル５
０を参照して、検索キーに対応するデータのアドレスを
アドレスレジスタ３１に格納し（ステップ３０１）、ア
ドレスレジスタ３１に格納されたアドレスに対応するメ
モリ４の中のメモリ領域をアクセスすることで、データ
を読み出す（ステップ３０２）。
用したテーブル参照の例を示す図、図１０はテーブル参
照の処理のフロー図である。アドレステーブル５０は、
複数の検索キー１〜Ｎとメモリ４内の各データ１〜Ｎの
ための各アドレスとを対応付けて登録したものである。
アドレス制御回路３２により、このアドレステーブル５
０を参照して、検索キーに対応するデータのアドレスを
アドレスレジスタ３１に格納し（ステップ３０１）、ア
ドレスレジスタ３１に格納されたアドレスに対応するメ
モリ４の中のメモリ領域をアクセスすることで、データ
を読み出す（ステップ３０２）。
【００５６】すなわち、従来の方式では、各プロセッサ
が独立したメモリ領域をアクセスできないために、テー
ブル参照を行えなかったが、本実施例によれば、図８に
示すようにアドレステーブル５０を参照し、アドレスレ
ジスタ３１に格納されたアドレスに対応するメモリの中
のメモリ領域をアクセスすることで、データを読み出す
ので、処理速度を向上できる。
が独立したメモリ領域をアクセスできないために、テー
ブル参照を行えなかったが、本実施例によれば、図８に
示すようにアドレステーブル５０を参照し、アドレスレ
ジスタ３１に格納されたアドレスに対応するメモリの中
のメモリ領域をアクセスすることで、データを読み出す
ので、処理速度を向上できる。
【００５７】
【発明の効果】本発明によれば、簡単な構成を追加する
のみで、プロセッサ毎の独立性の高い処理に対しても処
理速度を向上でき、特に専用のハードウェアを設ける必
要がないので、プロセッサの設計が容易であり、１プロ
セッサ当りのハードウェア量も比較的少なく、多数のプ
ロセッサを実装することができる。
のみで、プロセッサ毎の独立性の高い処理に対しても処
理速度を向上でき、特に専用のハードウェアを設ける必
要がないので、プロセッサの設計が容易であり、１プロ
セッサ当りのハードウェア量も比較的少なく、多数のプ
ロセッサを実装することができる。
【００５８】また、選択手段により外部から入力するア
ドレスまたはアドレス格納手段から入力するアドレスの
いずれかを選択できるから、メモリのメモリ領域を任意
に変えることができる。
ドレスまたはアドレス格納手段から入力するアドレスの
いずれかを選択できるから、メモリのメモリ領域を任意
に変えることができる。
【００５９】また、許可手段により外部からのアドレス
をアドレス格納手段に入力許可した場合には、アドレス
格納手段より外部からの入力アドレスが出力されるか
ら、外部からの入力アドレスによってメモリのメモリ領
域を任意に変えられる。
をアドレス格納手段に入力許可した場合には、アドレス
格納手段より外部からの入力アドレスが出力されるか
ら、外部からの入力アドレスによってメモリのメモリ領
域を任意に変えられる。
【００６０】さらに、浮動小数点数の演算を行なう場合
に、任意のメモリ領域をアクセスすることで、従来のＡ
ＬＵの機能よりも、プロセッサ毎のデータに応じて効率
的に行える。
に、任意のメモリ領域をアクセスすることで、従来のＡ
ＬＵの機能よりも、プロセッサ毎のデータに応じて効率
的に行える。
【００６１】また、アドレステーブルを参照し、アドレ
ス格納手段に格納されたアドレスに対応するメモリの中
のメモリ領域をアクセスすることで、データを読み出す
ので、処理速度を向上できる。
ス格納手段に格納されたアドレスに対応するメモリの中
のメモリ領域をアクセスすることで、データを読み出す
ので、処理速度を向上できる。
【図１】本発明の原理図である。
【図２】本発明の実施例の構成ブロック図である。
【図３】実施例の各プロセッサ内部のＡＬＵの構成を示
す図である。
す図である。
【図４】アドレス制御回路の例１の構成ブロック図であ
る。
る。
【図５】アドレス制御回路の例２の構成ブロック図であ
る。
る。
【図６】浮動小数点数の表し方を示す図である。
【図７】実施例におけるＡＬＵ構成方式を適用した浮動
小数点数の加算処理のフロー図である。
小数点数の加算処理のフロー図である。
【図８】従来のＡＬＵ構成方式を適用した浮動小数点数
の加算処理のフロー図である。
の加算処理のフロー図である。
【図９】実施例におけるＡＬＵ構成方式を適用したテー
ブル参照の例を示す図である。
ブル参照の例を示す図である。
【図１０】テーブル参照の処理のフロー図である。
１・・制御プロセッサ ２・・プロセッサアレイ ３・・ＡＬＵ ４・・メモリ １０・・データ放送収集回路 ３０・・ＡＬＵ本体 ３１・・アドレスレジスタ ３２・・アドレス制御回路 ３３・・入力制御回路 ３４・・命令制御回路 ３５・・論理演算回路 ３６・・加減算回路 ３７・・比較回路 ３８・・制御フラグ発生器 ３９・・出力制御回路 ４１・・セレクタ ４２・・ゲート回路 ５０・・アドレステーブル
Claims (5)
- 【請求項１】 各種の演算を実行するための演算器
（３）とデータを記憶するメモリ（４）とをそれぞれに
有する複数のプロセッサ（２）を備え、この各プロセッ
サ（２）を１つの制御プロセッサ（１）で並列に動作さ
せる超並列計算機において、 前記各演算器（３）は、前記メモリ（４）をアクセスす
る際のアドレスを格納するアドレス格納手段（３１）
と、 このアドレス格納手段（３１）に格納されるべきアドレ
スを生成するとともに、このアドレス値に従って前記メ
モリ（４）をアクセスするアドレス制御手段（３２）と
を有し、 前記アドレス制御手段（３２）は、前記メモリ（４）の
中の異なるメモリ領域をアクセスすることを特徴とする
超並列計算機のＡＬＵ構成方式。 - 【請求項２】 前記アドレス制御手段（３２）は、外部
から入力するアドレスまたは前記アドレス格納手段（３
１）から入力するアドレスのいずれかを選択する選択手
段（４１）を有し、この選択手段（４１）の出力により
アドレスバスを駆動することを特徴とする請求項１記載
の超並列計算機のＡＬＵ構成方式。 - 【請求項３】 前記アドレス制御手段（３２）は、外部
からのアドレスの前記アドレス格納手段（３１）への入
力を許可する許可手段（４２）を有し、前記アドレス格
納手段（３１）の出力によりアドレスバスを駆動するこ
とを特徴とする請求項１記載の超並列計算機のＡＬＵ構
成方式。 - 【請求項４】 前記アドレス制御手段（３２）により前
記メモリ（４）の中の異なるメモリ領域をアクセスする
ことで、浮動小数点数の演算を行なうことを特徴とする
請求項１記載の超並列計算機のＡＬＵ構成方式。 - 【請求項５】 前記アドレス制御手段（３２）は、複数
の検索キーと前記メモリ（４）内の各データのための各
アドレスとを対応付けて登録したアドレステーブル（５
０）を参照して、前記検索キーに対応する前記データの
アドレスを前記アドレス格納手段（３１）に格納し、ア
ドレス格納手段（３１）に格納されたアドレスに対応す
る前記メモリ（４）の中のメモリ領域をアクセスするこ
とで、データを読み出すことを特徴とする請求項１記載
の超並列計算機のＡＬＵ構成方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP874792A JPH05197550A (ja) | 1992-01-21 | 1992-01-21 | 超並列計算機のａｌｕ構成方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP874792A JPH05197550A (ja) | 1992-01-21 | 1992-01-21 | 超並列計算機のａｌｕ構成方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05197550A true JPH05197550A (ja) | 1993-08-06 |
Family
ID=11701530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP874792A Withdrawn JPH05197550A (ja) | 1992-01-21 | 1992-01-21 | 超並列計算機のａｌｕ構成方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05197550A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7562198B2 (en) | 2004-06-09 | 2009-07-14 | Renesas Technology Corp. | Semiconductor device and semiconductor signal processing apparatus |
-
1992
- 1992-01-21 JP JP874792A patent/JPH05197550A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7562198B2 (en) | 2004-06-09 | 2009-07-14 | Renesas Technology Corp. | Semiconductor device and semiconductor signal processing apparatus |
| US7791962B2 (en) | 2004-06-09 | 2010-09-07 | Renesas Technology Corp. | Semiconductor device and semiconductor signal processing apparatus |
| US8089819B2 (en) | 2004-06-09 | 2012-01-03 | Renesas Electronics Corporation | Semiconductor device and semiconductor signal processing apparatus |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |