JPH05196699A - Semiconductor integrated circuit - Google Patents
Semiconductor integrated circuitInfo
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- JPH05196699A JPH05196699A JP4008582A JP858292A JPH05196699A JP H05196699 A JPH05196699 A JP H05196699A JP 4008582 A JP4008582 A JP 4008582A JP 858292 A JP858292 A JP 858292A JP H05196699 A JPH05196699 A JP H05196699A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体集積回路に関し、
特に入力バッファ回路の性能試験を容易化する技術に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit,
In particular, it relates to a technique for facilitating a performance test of an input buffer circuit.
【０００２】[0002]
【従来の技術】従来の半導体集積回路としては、例えば
図２に示すようなものがある。図２において、入力端子
１００、入力バッファ１０４、組合せ回路１０８、順列
回路１１２、出力端子１１６は、一つの単位回路を構成
しており、このような単位回路が複数個集積されてい
る。なお、組合せ回路１０８とは、例えばＡＮＤ回路や
ＯＲ回路のように複数の信号の組合せに応じた信号を出
力する回路であり、また、順列回路１１２とは、例えば
カウント回路のように信号の入力に応じて内容が順次移
動する回路である。上記のような集積回路において、各
単位回路の入力バッファの検査を行なう場合には、入力
端子から入力トリガ電圧（ハイレベル電圧やロウレベル
電圧）を与え、出力端子の出力を観察する方法が考えら
れるが、出力端子には、組合せ回路や順列回路を通った
信号が出力されるので、入力バッファの出力とは必ずし
も一致せず、したがって正確な検査を行なうことが出来
ない場合がある。そのような場合には、入力電圧レベル
測定用組合せ検出回路２００を設けて、各入力バッファ
の出力点Ａ，Ｂ，Ｃに接続し、各入力端子１００〜１０
２から複数の複雑な組み合わせパターンの信号を印加
し、その入力に応じた入力電圧レベル測定用組合せ検出
回路２００の出力レベルを測定する方法が行なわれてい
る。2. Description of the Related Art As a conventional semiconductor integrated circuit, for example, there is one as shown in FIG. In FIG. 2, the input terminal 100, the input buffer 104, the combinational circuit 108, the permutation circuit 112, and the output terminal 116 constitute one unit circuit, and a plurality of such unit circuits are integrated. Note that the combination circuit 108 is a circuit that outputs a signal corresponding to a combination of a plurality of signals, such as an AND circuit or an OR circuit, and the permutation circuit 112 is a signal input such as a count circuit. It is a circuit whose contents are sequentially moved according to. In the integrated circuit as described above, when the input buffer of each unit circuit is inspected, a method of applying an input trigger voltage (high level voltage or low level voltage) from the input terminal and observing the output of the output terminal can be considered. However, since the signal that has passed through the combinational circuit and the permutation circuit is output to the output terminal, the output does not necessarily match the output of the input buffer, and therefore an accurate test may not be possible. In such a case, the input voltage level measuring combination detection circuit 200 is provided and connected to the output points A, B and C of the respective input buffers, and the respective input terminals 100 to 10 are connected.
A method of applying a plurality of complicated combination pattern signals from 2 and measuring the output level of the input voltage level measuring combination detection circuit 200 according to the input is performed.
【０００３】[0003]
【発明が解決しようとする課題】上記のように、従来の
検査方法においては、入力信号に複数の複雑な組み合わ
せパターンを印加し、各々の入力パターンでその入力電
圧レベルを変動させ、その入力に応じた出力レベルを測
定することによって検査を行なっているため、測定時間
が非常に長くなる。また、試験用入力信号に対応した出
力信号がでてくるまでに回路内部の入力バッファ、組み
合わせ回路、順列回路などを経るため、出力が安定する
まで非常に長い測定時間を必要とするという問題があっ
た。As described above, in the conventional inspection method, a plurality of complicated combination patterns are applied to the input signal, the input voltage level is changed in each input pattern, and the input voltage is changed. Since the inspection is performed by measuring the corresponding output level, the measurement time becomes very long. In addition, the output buffer corresponding to the test input signal goes through the internal input buffer, combinational circuit, permutation circuit, etc., so that it takes a very long measurement time to stabilize the output. there were.
【０００４】また、入力バッファの信号変化が外部出力
端子の信号変化として現われないような回路の場合に
は、入力電圧レベル測定用組み合わせ検出回路２００を
接続して測定しなければならず、そのための外部出力端
子２０１を必要とする、という問題もあった。特に、最
近の半導体集積回路においては、入力端子数、出力端子
数が５０〜１００にも達するものがあるので、それらを
一つづつ検査するためには時間と手間が非常に多くな
る。Further, in the case of a circuit in which the signal change of the input buffer does not appear as the signal change of the external output terminal, it is necessary to connect the input voltage level measuring combination detection circuit 200 for measurement, and therefore, There is also a problem that the external output terminal 201 is required. In particular, in recent semiconductor integrated circuits, there are some which have as many as 50 to 100 input terminals and output terminals. Therefore, it takes much time and labor to inspect them one by one.
【０００５】本発明は上記のごとき従来技術の問題を解
決するためになされたものであり、入出力端子数が多数
の場合でも短時間に、かつ容易に入力バッファを検査す
ることの出来る半導体集積回路を提供することを目的と
する。The present invention has been made in order to solve the problems of the prior art as described above, and a semiconductor integrated circuit which can easily inspect an input buffer in a short time even when the number of input / output terminals is large. The purpose is to provide a circuit.
【０００６】[0006]
【課題を解決するための手段】上記の目的を達成するた
め、本発明においては、特許請求の範囲に記載するよう
に構成している。すなわち、本発明においては、複数の
単位回路を２個づつの組に分け、各組ごとに一方の入力
端子からスイッチング回路を介して他方の入力バッファ
の出力端子へ接続し、また、他方の入力端子から第２の
スイッチング回路を介して一方の入力バッファの出力端
子へ接続し、さらに上記第１と第２のスイッチング回路
の両方をオフにする信号と、一方をオン、他方をオフに
する信号とを送出する手段を備え、通常動作時は上記第
１と第２のスイッチング回路を共にオフにし、入力バッ
ファの検査時には、上記第１と第２のスイッチング回路
を一方づつオンにし、一方の入力端子から入力バッファ
にトリガ信号を入力し、その入力バッファの出力をオン
状態のスイッチング回路を介して他方の入力端子で検出
するように構成している。In order to achieve the above object, the present invention is constructed as described in the claims. That is, in the present invention, the plurality of unit circuits are divided into two groups, and each group is connected from one input terminal to the output terminal of the other input buffer via the switching circuit, and the other input is connected. A signal that connects the terminal to the output terminal of one of the input buffers via the second switching circuit, and that turns off both the first and second switching circuits, and a signal that turns on one and turns off the other And a means for sending out the above, the first and second switching circuits are both turned off during normal operation, and the first and second switching circuits are turned on one by one when the input buffer is inspected. A trigger signal is input from the terminal to the input buffer, and the output of the input buffer is detected at the other input terminal via the switching circuit in the ON state.
【０００７】[0007]
【作用】第１のスイッチング回路をオンにし、第２のス
イッチング回路をオフにした状態で、一方の入力端子か
らトリガ信号を入力すると、それに応じて一方の入力バ
ッファの出力端子に出力が現われる。この入力バッファ
の出力端子はオンになっている第１のスイッチング回路
を介して他方の入力端子に接続されているので、入力バ
ッファの出力が他方の入力端子で測定することが出来
る。したがって一方の入力端子に与えるトリガ信号を変
化させ、それに応じた他方の入力端子の出力状態を測定
することにより、一方の入力バッファを検査することが
出来る。次に、第１のスイッチング回路をオフにし、第
２のスイッチング回路をオンにして上記と同様の測定を
行なうことにより、他方の入力バッファを検査すること
が出来る。上記の検査は、各組共通に行なうことが出来
るので、入出力端子数が幾つであっても２回の測定で全
体の入力バッファを全て検査することが出来る。検査終
了後は、第１、第２のスイッチング回路を共にオフにす
ることにより、通常の動作を行なうことが出来る。When a trigger signal is input from one of the input terminals with the first switching circuit turned on and the second switching circuit turned off, an output appears at the output terminal of the one input buffer accordingly. Since the output terminal of this input buffer is connected to the other input terminal via the first switching circuit that is turned on, the output of the input buffer can be measured at the other input terminal. Therefore, one input buffer can be inspected by changing the trigger signal applied to one input terminal and measuring the output state of the other input terminal according to the change. The other input buffer can then be tested by turning off the first switching circuit and turning on the second switching circuit and performing the same measurement as above. Since the above-mentioned inspection can be performed in common for each group, the entire input buffer can be inspected by two measurements regardless of the number of input / output terminals. After the inspection, normal operation can be performed by turning off both the first and second switching circuits.
【０００８】[0008]
【実施例】図１は、本発明の一実施例の回路図である。
図１において、ＳＷ１およびＳＷ２はそれぞれスイッチ
ング回路であり、ＳＷＰ１およびＳＷＰ２はスイッチン
グ回路ＳＷ１、ＳＷ２を制御する制御信号である。その
他、前記図２と同符号は同じものを示す。図１の回路に
おいては、複数個の単位回路を２個づつの組に分け、各
組ごとに一方の入力端子から第１のスイッチング回路を
介して他方の入力バッファの出力端子へ接続し、また、
他方の入力端子から第２のスイッチング回路を介して一
方の入力バッファの出力端子へ接続している。例えば、
入力端子１００に接続された単位回路と入力端子１０１
に接続された単位回路とを１組とし、同様に、入力端子
１０２の回路と入力端子１０３の回路とを１組としてい
る。そして入力端子１０１からスイッチング回路ＳＷ１
を介して入力バッファ１０４の出力端子に接続し、入力
端子１００からスイッチング回路ＳＷ２を介して入力バ
ッファ１０５の出力端子に接続している。他の組におい
ても同様である。1 is a circuit diagram of an embodiment of the present invention.
In FIG. 1, SW1 and SW2 are switching circuits, respectively, and SWP1 and SWP2 are control signals for controlling the switching circuits SW1 and SW2. In addition, the same reference numerals as those in FIG. 2 indicate the same components. In the circuit of FIG. 1, a plurality of unit circuits are divided into two sets, and each set is connected from one input terminal to the output terminal of the other input buffer via the first switching circuit, and ,
The other input terminal is connected to the output terminal of one input buffer via the second switching circuit. For example,
Unit circuit connected to input terminal 100 and input terminal 101
And a unit circuit connected to each other are set as one set, and similarly, a circuit of the input terminal 102 and a circuit of the input terminal 103 are set as one set. Then, from the input terminal 101 to the switching circuit SW1
Is connected to the output terminal of the input buffer 104 via, and the input terminal 100 is connected to the output terminal of the input buffer 105 via the switching circuit SW2. The same applies to the other groups.
【０００９】以下、入力端子１００と入力端子１０１と
の組について説明する。まず、ＳＷＰ１をＶdd電圧、Ｓ
ＷＰ２をＧＮＤ電圧にすると、スイッチング回路ＳＷ１
はオン、スイッチング回路ＳＷ２はオフになる。この状
態で入力端子１００からトリガ信号を入力バッファ１０
４に入力する。このとき入力バッファ１０４の出力端子
は、スイッチング回路ＳＷ１を介して入力端子１０１に
接続されているので、入力トリガ信号に対応した入力バ
ッファ１０４の出力が入力端子１０１に現われる。した
がって入力するトリガ信号を変化させてそのときの入力
端子１０１の電圧を検出すれば、入力バッファ１０４を
検査することが出来る。次に、ＳＷＰ１をＧＮＤ電圧、
ＳＷＰ２をＶdd電圧にすると、スイッチング回路ＳＷ１
はオフ、スイッチング回路ＳＷ２はオンになる。この状
態で入力端子１０１からトリガ信号を入力バッファ１０
５に入力する。このとき入力バッファ１０５の出力端子
は、スイッチング回路ＳＷ２を介して入力端子１００に
接続されているので、入力トリガ信号に対応した入力バ
ッファ１０５の出力が入力端子１００に現われる。した
がって入力するトリガ信号を変化させてそのときの入力
端子１００の電圧を検出すれば、入力バッファ１０５を
検査することが出来る。The combination of the input terminal 100 and the input terminal 101 will be described below. First, set SWP1 to Vdd voltage and S
When WP2 is set to GND voltage, switching circuit SW1
Is on and the switching circuit SW2 is off. In this state, the trigger signal is input from the input terminal 100 to the input buffer 10
Enter in 4. At this time, since the output terminal of the input buffer 104 is connected to the input terminal 101 via the switching circuit SW1, the output of the input buffer 104 corresponding to the input trigger signal appears at the input terminal 101. Therefore, the input buffer 104 can be inspected by changing the input trigger signal and detecting the voltage of the input terminal 101 at that time. Next, set SWP1 to GND voltage,
When SWP2 is set to Vdd voltage, switching circuit SW1
Is turned off and the switching circuit SW2 is turned on. In this state, the trigger signal is input from the input terminal 101 to the input buffer 10
Enter in 5. At this time, since the output terminal of the input buffer 105 is connected to the input terminal 100 via the switching circuit SW2, the output of the input buffer 105 corresponding to the input trigger signal appears at the input terminal 100. Therefore, the input buffer 105 can be inspected by changing the input trigger signal and detecting the voltage of the input terminal 100 at that time.
【００１０】上記のように、二つの単位回路を２回の測
定で検査することが出来る。そして制御信号ＳＷＰ１、
ＳＷＰ２は各組に共通に同時に与えることが出来るの
で、単位回路の組が何組あっても全体を２回の測定で検
査することが出来る。また、上記の検査が終了した後
は、制御信号ＳＷＰ１、ＳＷＰ２を共にＧＮＤ電圧にす
ることにより、検査用のスイッチング回路ＳＷ１、ＳＷ
２は切り離され、通常の動作を行なうことが出来る。な
お、本発明において設ける検査用のスイッチング回路Ｓ
Ｗ１、ＳＷ２は、前記図２に示した従来の検査用に設け
ている入力電圧レベル測定用組合せ検出回路２００より
も構成が簡略であり、したがって回路規模上も有利とな
る。As mentioned above, two unit circuits can be tested with two measurements. And the control signal SWP1,
Since the SWP2 can be commonly given to each group at the same time, the whole can be inspected by two measurements regardless of the number of groups of unit circuits. After the above inspection is completed, the control signals SWP1 and SWP2 are both set to the GND voltage, so that the inspection switching circuits SW1 and SWP are connected.
2 is disconnected and normal operation can be performed. The switching circuit S for inspection provided in the present invention
W1 and SW2 have a simpler configuration than the conventional input voltage level measuring combination detection circuit 200 shown in FIG. 2 and are advantageous in terms of circuit scale.
【００１１】[0011]
【発明の効果】以上説明したように、本発明において
は、複数の単位回路を２個づつの組に分け、各組ごとに
一方の入力端子と他方の入力バッファの出力端子を接続
するスイッチング回路を設けることにより、入力トリガ
電圧とそれに対応した入力バッファ回路の出力電圧を簡
単に測定することが可能となり、しかも多数の組がある
場合でも全体を２回の測定で検査することが出来る。そ
のため検査時間を従来より大幅に短縮することが出来
る、という優れた効果が得られる。特に入出力端子数の
多い場合に本発明の効果は大きい。As described above, according to the present invention, the plurality of unit circuits are divided into two groups, and each group is connected to one input terminal and the other input buffer output terminal. By providing the above, it becomes possible to easily measure the input trigger voltage and the output voltage of the input buffer circuit corresponding to the input trigger voltage, and moreover, even if there are many sets, the whole can be inspected by two measurements. Therefore, the excellent effect that the inspection time can be significantly shortened as compared with the conventional case is obtained. In particular, the effect of the present invention is great when the number of input / output terminals is large.
【図１】本発明の一実施例の回路図。FIG. 1 is a circuit diagram of an embodiment of the present invention.
【図２】従来の検査回路を備えた半導体集積回路の一例
の回路図。FIG. 2 is a circuit diagram of an example of a semiconductor integrated circuit including a conventional inspection circuit.
【図３】従来の入力電圧レベル測定用組み合わせ検出回
路の一例の回路図。FIG. 3 is a circuit diagram of an example of a conventional input voltage level measurement combination detection circuit.
１００〜１０３…入力端子１〜Ｎ １０４〜１０７…入力バッファ１〜Ｎ １０８〜１１１…組み合わせ回路１〜Ｎ １１２〜１１５…順列回路１〜Ｎ １１６〜１１９…出力端子１〜Ｎ １２０…クロック入力端子 ２００…入力電圧レベル測定用組み合わせ検出回路 ２０１…組み合わせ検出回路出力端子 ２０２…組み合わせ検出回路電源端子 ＳＷ１、ＳＷ２…スイッチング回路 ＳＷＰ１、ＳＷＰ２…制御信号 Ａ、Ｂ、Ｃ…各入力バッファの出力信号 100-103 ... Input terminals 1-N 104-107 ... Input buffers 1-N 108-111 ... Combination circuits 1-N 112-115 ... Permutation circuits 1-N 116-119 ... Output terminals 1-N 120 ... Clock input terminals 200 ... Input voltage level measurement combination detection circuit 201 ... Combination detection circuit output terminal 202 ... Combination detection circuit power supply terminal SW1, SW2 ... Switching circuit SWP1, SWP2 ... Control signal A, B, C ... Output signal of each input buffer
Claims (1)
端子の順に接続された単位回路を複数個備えた半導体集
積回路において、 上記複数の単位回路を２個づつの組に分け、各組ごとに
一方の入力端子から第１のスイッチング回路を介して他
方の入力バッファの出力端子へ接続し、また、他方の入
力端子から第２のスイッチング回路を介して一方の入力
バッファの出力端子へ接続し、 さらに上記第１と第２のスイッチング回路の両方をオフ
にする信号と、一方をオン、他方をオフにする信号とを
送出する手段を備え、 通常動作時は上記第１と第２のスイッチング回路を共に
オフにし、入力バッファの検査時には、上記第１と第２
のスイッチング回路を一方づつオンにし、一方の入力端
子から入力バッファにトリガ信号を入力し、その入力バ
ッファの出力をオン状態のスイッチング回路を介して他
方の入力端子で検出するように構成したことを特徴とす
る半導体集積回路。1. A semiconductor integrated circuit comprising a plurality of unit circuits in which an input terminal, an input buffer, various circuits, and an output terminal are connected in this order, and the plurality of unit circuits are divided into two groups, and each group is divided into two groups. From one input terminal to the output terminal of the other input buffer via the first switching circuit, and from the other input terminal to the output terminal of one input buffer via the second switching circuit. And a means for transmitting a signal for turning off both of the first and second switching circuits and a signal for turning on one of them and turning off the other of them, and in the normal operation, the first and second switching circuits are provided. Turn off both circuits and check the input buffer when checking the input buffer.
The switching circuits are turned on one by one, the trigger signal is input from one input terminal to the input buffer, and the output of the input buffer is detected by the other input terminal via the switching circuit in the on state. A characteristic semiconductor integrated circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4008582A JPH05196699A (en) | 1992-01-21 | 1992-01-21 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4008582A JPH05196699A (en) | 1992-01-21 | 1992-01-21 | Semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05196699A true JPH05196699A (en) | 1993-08-06 |
Family
ID=11697006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4008582A Pending JPH05196699A (en) | 1992-01-21 | 1992-01-21 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05196699A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06308200A (en) * | 1993-04-27 | 1994-11-04 | Kawasaki Steel Corp | Semiconductor integrated circuit device |
-
1992
- 1992-01-21 JP JP4008582A patent/JPH05196699A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06308200A (en) * | 1993-04-27 | 1994-11-04 | Kawasaki Steel Corp | Semiconductor integrated circuit device |
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