JPH05191729A - Ccd solid-state image pickup element and image pickup device - Google Patents
Ccd solid-state image pickup element and image pickup deviceInfo
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- JPH05191729A JPH05191729A JP4024703A JP2470392A JPH05191729A JP H05191729 A JPH05191729 A JP H05191729A JP 4024703 A JP4024703 A JP 4024703A JP 2470392 A JP2470392 A JP 2470392A JP H05191729 A JPH05191729 A JP H05191729A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】この発明は、CCD型固体撮像素
子と撮像装置に関し、例えば、ホトダイオードが二次元
配列されたものに利用して有効な技術に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a CCD type solid-state image pickup device and an image pickup device, and more particularly to a technique effective when used in a two-dimensional array of photodiodes.
【0002】[0002]
【従来の技術】二次元配列されたホトダイオードにより
形成された信号電荷を垂直CCDと水平CCDを通して
時系列的に読み出すCCD型固体撮像素子に関しては、
例えば昭和61年11月3日発行『CCDカメラ技術』
竹村裕夫著がある。2. Description of the Related Art A CCD type solid-state image pickup device for reading out signal charges formed by two-dimensionally arranged photodiodes through a vertical CCD and a horizontal CCD in a time series is described.
For example, issued on November 3, 1986, "CCD camera technology"
There is a work by Hiroo Takemura.
【0003】[0003]
【発明が解決しようとする課題】CCD型固体撮像素子
においては、基板内を信号電荷が転送されていくため、
その転送路に障害があると転送効率が悪化して転送不良
が生じる。垂直CCDの転送不良については、低照度時
に発生するものと高照度時に発生するものとがある。本
願発明者においては、高照度時に発生する転送不良が次
のことに起因することに気が付いた。垂直CCDにおい
ては、4相の駆動パルスV1〜V4が転送ゲートに印加
されることにより、V1からV4の方向に信号電荷が転
送される。この時、高照度時において大量の信号電荷を
転送するときチャージポンピングにより転送方向とは逆
に電荷が注入されるため転送不良が生じる。この現象
は、垂直CCDのチャンネル幅が狭くなるほど顕著に現
れる。すなわち、高解像度化のために多画素化を図るに
従い上記のような高照度時での転送不良が生じやすくな
る。In the CCD type solid-state image pickup device, signal charges are transferred in the substrate.
If there is a failure in the transfer path, the transfer efficiency deteriorates and a transfer failure occurs. Regarding the transfer failure of the vertical CCD, there are one that occurs when the illuminance is low and one that occurs when the illuminance is high. The inventor of the present application has noticed that the transfer failure that occurs at high illuminance is due to the following. In the vertical CCD, the signal charges are transferred in the direction from V1 to V4 by applying the four-phase driving pulses V1 to V4 to the transfer gate. At this time, when a large amount of signal charges are transferred under high illuminance, charges are injected by charge pumping in the opposite direction to the transfer direction, so that transfer failure occurs. This phenomenon becomes more prominent as the channel width of the vertical CCD becomes narrower. That is, as the number of pixels is increased in order to increase the resolution, the above-mentioned transfer failure at high illuminance is likely to occur.
【0004】この発明の目的は、簡単な構成により垂直
CCDでの転送効率の改善を図ったCCD固体撮像素子
と撮像装置を提供することにある。この発明の前記なら
びにそのほかの目的と新規な特徴は、本明細書の記述お
よび添付図面から明らかになるであろう。An object of the present invention is to provide a CCD solid-state image pickup device and an image pickup device which have a simple structure to improve the transfer efficiency in a vertical CCD. The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
【0005】[0005]
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、二次元配列されたホトダイ
オードを備えたCCD型固体撮像素子において、垂直C
CDを駆動する4相かならる駆動パルスのうち、1相目
と4相目との間及び2相目と3相目の間にそれぞれ駆動
パルスをカップリングさせるキャパシタを設ける。The outline of the representative one of the inventions disclosed in the present application will be briefly described as follows. That is, in the CCD type solid-state imaging device including the two-dimensionally arranged photodiodes, the vertical C
Capacitors for coupling the drive pulses are provided between the first phase and the fourth phase and between the second phase and the third phase among the drive pulses of four phases for driving the CD.
【0006】[0006]
【作用】上記した手段によれば、上記キャパシタによる
駆動パルスのカップリングによって、転送方向とは逆に
隣り合ったゲートがバリヤとして働き、チャージポンピ
ングによる転送方向とは逆に注入されるようとする信号
電荷を抑制する結果、垂直CCDでの転送効率の改善を
図ることができる。According to the above-mentioned means, by the coupling of the drive pulse by the above-mentioned capacitor, the gates adjacent to each other in the direction opposite to the transfer direction act as a barrier, and the injection is performed in the direction opposite to the transfer direction by the charge pumping. As a result of suppressing the signal charges, the transfer efficiency in the vertical CCD can be improved.
【0007】[0007]
【実施例】図1には、この発明に係るCCD型固体撮像
素子の一実施例の概略回路構成図が示されている。同図
において破線で囲まれた各回路ブロックは、公知の半導
体集積回路の製造技術により、単結晶シリコンのような
1個の半導体基板上において形成される。同図において
は、CCD型固体撮像素子そのもの理解を容易にするた
め2行2列の合計4個からなるホトダイオードD1〜D
4が代表として例示的に示されている。実際のCCD型
固体撮像素子では、複数行と複数列にホトダイオードを
マトリックス状に配置して、公知のように全体で約20
万から約40万のような多数のホトダイオードが設けら
れるものである。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 shows a schematic circuit configuration diagram of an embodiment of a CCD type solid-state image pickup device according to the present invention. Each circuit block surrounded by a broken line in the figure is formed on one semiconductor substrate such as single crystal silicon by a known semiconductor integrated circuit manufacturing technique. In the figure, in order to make it easy to understand the CCD type solid-state image pickup device itself, photodiodes D1 to D made up of a total of four in two rows and two columns.
4 is exemplarily shown as a representative. In an actual CCD type solid-state imaging device, photodiodes are arranged in a matrix in a plurality of rows and a plurality of columns, and as is well known, a total of about 20 photodiodes are provided.
A large number of photodiodes, such as about 10,000 to about 400,000, are provided.
【0008】ホトダイオードD1のアノード側は回路の
接地電位点に接続され、カソード側にホトゲート(以下
単にPGゲートという)が設けられて、光電変換された
信号電荷が垂直CCD(以下、VCCDと略す)の1相
目に対応したV1ゲートに転送される。同じ列の他のホ
トダイオードD2は、PGゲートを介してVCCDの3
相目に対応したV3ゲートに転送される。他の列のホト
ダイオードD3,D4も上記同様にPGゲートを介して
それに対応したVCCDの1相目V1と3相目V3ゲー
トに転送される。The anode side of the photodiode D1 is connected to the ground potential point of the circuit, and the cathode side is provided with a photogate (hereinafter simply referred to as PG gate) so that the photoelectrically converted signal charges are vertical CCD (hereinafter abbreviated as VCCD). Is transferred to the V1 gate corresponding to the first phase of the. The other photodiode D2 in the same row is connected to the VCCD 3 via the PG gate.
It is transferred to the V3 gate corresponding to the phase. The photodiodes D3 and D4 in the other columns are also transferred to the corresponding first-phase V1 and third-phase V3 gates of the VCCD via the PG gate in the same manner as described above.
【0009】VCCDの最終段の信号電荷は、水平CC
D(以下、HCCDと略す)に転送される。HCCD
は、VCCDから次の信号電荷が転送されるまでの間に
転送パルスH1,H2に同期して1H期間内に高速に電
荷転送動作を行い、信号電荷を電圧信号に変換する検出
用キャパシタCSに伝える。HCCDの出力部に設けら
れるOGは出力ゲートであり、回路の接地電位(0V)
のようなバイアス電圧が供給されて、HCCDの信号電
荷がスムーズに検出用キャパシタCSに転送させるよう
作用する。The signal charge at the final stage of the VCCD is a horizontal CC.
D (hereinafter abbreviated as HCCD). HCCD
Is a high-speed charge transfer operation within 1H period in synchronization with the transfer pulses H1 and H2 until the next signal charge is transferred from the VCCD to the detection capacitor CS which converts the signal charge into a voltage signal. Tell. OG provided in the output part of the HCCD is an output gate, and the ground potential (0V) of the circuit
A bias voltage such as the above is supplied, and the signal charge of the HCCD is smoothly transferred to the detection capacitor CS.
【0010】上記容量CSにより信号電荷が電圧信号に
変換される。この電圧信号は、FDA(Floating Diffu
sion Amplifier) と呼ばれるようなプリアンプPAによ
り増幅されて出力端子OUTから送出される。上記検出
用キャパシタCSに転送された信号電荷は、上記のよう
なプリアンプPAを通して電圧信号として出力される
と、MOSFET(絶縁ゲート型電界効果トランジス
タ)Q1の形態で示されたリセットゲートRG及びリセ
ットドレインRDによりにより1画素毎にリセット、言
い換えるならば掃き出される。上記リセットゲートRG
とリセットドレインは実質的にMOSFETと同じ構造
である。リセットゲートRGにはリセットタイミングパ
ルスが供給され、リセットドレインRDには動作電圧の
ような一定の電圧が供給される。Signal charges are converted into voltage signals by the capacitance CS. This voltage signal is FDA (Floating Diffu
The signal is amplified by a preamplifier PA called a sion amplifier) and transmitted from the output terminal OUT. When the signal charge transferred to the detection capacitor CS is output as a voltage signal through the preamplifier PA as described above, the reset gate RG and the reset drain shown in the form of a MOSFET (insulated gate field effect transistor) Q1. By RD, it is reset every one pixel, in other words, it is swept out. The reset gate RG
The reset drain has substantially the same structure as the MOSFET. A reset timing pulse is supplied to the reset gate RG, and a constant voltage such as an operating voltage is supplied to the reset drain RD.
【0011】このCCD固体撮像素子の信号電荷の読み
出し動作の概略を次に説明する。PGゲートに供給され
るタイミングパルスがハイレベルにされると、PGゲー
トと接続されるVCCDの1相目に対応したV1ゲート
と3相目に対応したV3ゲートがハイレベルにされる。
これにより、ホトダイオードD1,D2(D3,D4)
の光電変換電荷がVCCDの1相目と3相目にそれぞれ
対応したV1,V3ゲートに読み出される。An outline of the signal charge reading operation of the CCD solid-state image pickup device will be described below. When the timing pulse supplied to the PG gate is set to the high level, the V1 gate corresponding to the first phase and the V3 gate corresponding to the third phase of the VCCD connected to the PG gate are set to the high level.
As a result, the photodiodes D1, D2 (D3, D4)
Photoelectric conversion charges are read out to V1 and V3 gates respectively corresponding to the first and third phases of the VCCD.
【0012】例えば、奇数フィールドでは2相目に対応
したV2ゲートがハイレベルにされる。これにより、1
相目V1と3相目V3ゲート下の信号電荷が混合されて
2相目V2ゲート下に一旦集められる。以下、次のタイ
ミングでは3相目に対応したV3ゲートがハイレベル
に、更に次のタイミングでは4相目に対応したV4ゲー
トがハイレベルにされて上記信号電荷が下方向に転送さ
れる。以下、V1〜V4の順序で各ゲートがハイレベル
にされて、それより上に配置されるホトダイオードによ
り変換された光電変換電荷を上記同様に転送するもので
ある。For example, in the odd field, the V2 gate corresponding to the second phase is set to the high level. This gives 1
The signal charges under the V1 and V3 gates of the third phase are mixed and once collected under the V2 gate of the second phase. Hereinafter, at the next timing, the V3 gate corresponding to the third phase is set to the high level, and at the next timing, the V4 gate corresponding to the fourth phase is set to the high level, and the signal charges are transferred downward. Hereinafter, the gates are set to a high level in the order of V1 to V4, and the photoelectric conversion charges converted by the photodiodes arranged above the gates are transferred in the same manner as above.
【0013】偶数フィールドでは、上記の2相目に対応
したV2ゲートに代わって4相目に対応したV4ゲート
がハイレベルにされる。これにより、1行ずれて3相目
と1相目に対応したV3ゲートとV1ゲート下の信号電
荷が混合されて4相目に対応したV4ゲート下に一旦集
められる。以下、次のタイミングでは1相目に対応した
V1ゲートがハイレベルに、更に次のタイミングでは2
相目に対応したV2ゲートがハイレベルにされて上記信
号電荷が下方向転送される。このように奇数フィールド
と偶数フィールドとで信号電荷の組み合わせを1行シフ
トすることより等価的にインタレースでの読み出しが行
われる。In the even field, the V4 gate corresponding to the fourth phase is set to the high level instead of the V2 gate corresponding to the second phase. As a result, the signal charges under the V3 gate and the V1 gate corresponding to the third phase and the first phase shifted by one row are mixed and temporarily collected under the V4 gate corresponding to the fourth phase. Below, at the next timing, the V1 gate corresponding to the first phase goes high, and at the next timing, 2
The V2 gate corresponding to the third phase is set to the high level and the signal charges are transferred downward. In this way, interlaced readout is equivalently performed by shifting the combination of signal charges in the odd field and the even field by one row.
【0014】このようにVCCDにより読み出された信
号電荷は、その転送動作によりHCCDにパラレルに転
送され、次の信号電荷が転送されるまでの1H期間内に
HCCDでは高速に電荷転送動作を行い、プリアンプP
Aを通して電圧信号として出力させる。The signal charges thus read out by the VCCD are transferred in parallel to the HCCD by the transfer operation, and the charge transfer operation is performed at high speed in the HCCD within a 1H period until the next signal charge is transferred. , Preamplifier P
A voltage signal is output through A.
【0015】上記のようなCCD型固体撮像素子の動作
のために、例示的に示されている外部端子からVCCD
やHCCD用の駆動パルスやホトゲートPG、出力ゲー
トOG及びリセットゲートRG等にもそれぞれタイミン
グパルスが供給され、特に制限されないが、リセットド
レインRDには所定の電圧が供給される。なお、内部回
路の動作のために、電源電圧や回路の接地電位を与える
端子が設けられるが、同図では省略されている。For the operation of the CCD type solid-state image pickup device as described above, the external terminals shown as an example are connected to the VCCD.
Timing pulses are also supplied to the drive pulse for the CCD, the HCCD, the photogate PG, the output gate OG, the reset gate RG, and the like, and although not particularly limited, a predetermined voltage is supplied to the reset drain RD. A terminal for supplying a power supply voltage or a ground potential of the circuit is provided for the operation of the internal circuit, but it is omitted in the figure.
【0016】この実施例では、上記のようなVCCDで
の高照度下での転送効率を改善するために、V1〜V4
に対応した4相からなる駆動パルスのうち、1相目V1
と4相目V4の駆動パルスを供給する外部端子との間に
キャパシタC2が設けられ、2相目V2と3相目V3の
駆動パルスを供給する外部端子との間にキャパシタC1
が設けられる。これらのキャパシタC1,C2の容量値
は、特に制限されないが、1000pF〜10000p
F程度に設定される。それ故、CCD型固体撮像素子に
内蔵させると、比較的大きな占有面積を必要とするの
で、上記のような外部部品で構成する。CCD型固体撮
像素子を構成する半導体チップに面積的に余裕があれ
ば、上記キャパシタC1とC2を内蔵させるものであっ
てもよい。In this embodiment, in order to improve the transfer efficiency under high illuminance in the VCCD as described above, V1 to V4 are used.
Of the drive pulses consisting of four phases corresponding to
And a capacitor C2 between the external terminal supplying the drive pulse of the fourth phase V4 and the external terminal supplying the drive pulse of the second phase V2 and the third phase V3.
Is provided. The capacitance values of these capacitors C1 and C2 are not particularly limited, but are 1000 pF to 10000 p.
It is set to about F. Therefore, when it is built in the CCD type solid-state image pickup device, a relatively large occupied area is required, and therefore it is constituted by the external parts as described above. If the semiconductor chip forming the CCD type solid-state image pickup device has a sufficient area, the capacitors C1 and C2 may be incorporated.
【0017】図2には、この発明に係るVCCDの転送
動作の一例を説明するための概略レイアウト図とそれに
対応したポテンシャル分布図が示されており、図3に
は、4相からなる駆動パルスV1〜V4の波形図が示さ
れている。図2のポテンシャル分布図は、図3のタイミ
ング図における時間T1〜T9に対応している。FIG. 2 shows a schematic layout diagram for explaining an example of the transfer operation of the VCCD according to the present invention and a potential distribution diagram corresponding thereto, and FIG. 3 shows a drive pulse composed of four phases. Waveform diagrams of V1 to V4 are shown. The potential distribution diagram of FIG. 2 corresponds to the times T1 to T9 in the timing diagram of FIG.
【0018】時間T1では、駆動パルスV1とV2がハ
イレベルに、駆動パルスV3とV4がロウレベルにされ
ている。これに応じて、V1ゲートとV2ゲートのポテ
ンシャルが深くされ、V3ゲートとV4ゲートのポテン
シャルが浅くされるのでV1ゲートとV2ゲート部分に
信号電荷が集められている。At time T1, the drive pulses V1 and V2 are at high level and the drive pulses V3 and V4 are at low level. In response to this, the potentials of the V1 gate and the V2 gate are deepened and the potentials of the V3 gate and the V4 gate are shallowed, so that signal charges are collected in the V1 gate and V2 gate portions.
【0019】時間T2では、駆動パルスV3がハイレベ
ルにされる。これにより、V3ゲートのポテンシャルが
深くされる。このとき、上記キャパシタC1のカップリ
ングによって駆動パルスV3のハイレベルへの変化によ
り、駆動パルスV2が持ち上げられるので同図に点線で
示すようにV2ゲートのポテンシャルが深くされる。At time T2, the drive pulse V3 is set to the high level. This deepens the potential of the V3 gate. At this time, the drive pulse V2 is raised by the change of the drive pulse V3 to the high level due to the coupling of the capacitor C1, so that the potential of the V2 gate is deepened as shown by the dotted line in FIG.
【0020】時間T3では、駆動パルスV1がハイレベ
ルからロウレベルにされる。これにより、V1ゲートの
ポテンシャルが浅く変化させられる。このとき、駆動パ
ルスV1のロウレベルへの変化により、キャパシタC2
のカップリングによりV4ゲートがロウレベル方向に変
化するので同図に点線で示すようにV4ゲートのポテン
シャルがV1ゲートに比べてより浅くされる。このV4
ゲートへのカップリングによりV1ゲートとV4ゲート
との間にポテンシャル障壁が形成され、V1ゲート側か
らV4ゲートに向かうようなチャージポンピングを防止
する。At time T3, the drive pulse V1 is changed from high level to low level. As a result, the potential of the V1 gate is shallowly changed. At this time, due to the change of the drive pulse V1 to the low level, the capacitor C2
Since the V4 gate changes to the low level direction due to the coupling, the potential of the V4 gate is made shallower than that of the V1 gate as shown by the dotted line in FIG. This V4
The coupling to the gate forms a potential barrier between the V1 gate and the V4 gate to prevent charge pumping from the V1 gate side toward the V4 gate.
【0021】時間T4では、駆動パルスV4がロウレベ
ルからハイレベルにされる。これにより、V4ゲートの
ポテンシャルが深く変化させられる。このとき、駆動パ
ルスV4のハイレベルへの変化により、キャパシタC2
のカップリングによりV1ゲートが持ち上げられるので
同図に点線で示すようにV1ゲートのポテンシャルがそ
の分深くされる。しかし、V2ゲート、V3ゲート及び
V4ゲートのポテンシャルより深くなることがなので信
号電荷の逆流はない。At time T4, the drive pulse V4 is changed from low level to high level. As a result, the potential of the V4 gate is deeply changed. At this time, the driving pulse V4 changes to the high level, so that the capacitor C2
Since the V1 gate is lifted by the coupling of, the potential of the V1 gate is deepened by that amount as shown by the dotted line in the figure. However, since the potential becomes deeper than the potentials of the V2 gate, V3 gate, and V4 gate, there is no backflow of signal charges.
【0022】時間T5では、駆動パルスV2がハイレベ
ルからロウレベルにされる。これにより、V2ゲートの
ポテンシャルが浅く変化させられる。このとき、駆動パ
ルスV2のロウレベルへの変化により、キャパシタC1
のカップリングによりV3ゲートがロウレベル方向に変
化するので同図に点線で示すようにV3ゲートのポテン
シャルが少し浅くされる。At time T5, the drive pulse V2 is changed from high level to low level. As a result, the potential of the V2 gate is changed shallowly. At this time, the driving pulse V2 changes to the low level, so that the capacitor C1
Since the V3 gate changes to the low level direction by the coupling of, the potential of the V3 gate is made slightly shallower as shown by the dotted line in the figure.
【0023】時間T6では、駆動パルスV1がハイレベ
ルにされる。これにより、V1ゲートのポテンシャルが
深くされる。このとき、上記キャパシタC2のカップリ
ングによって駆動パルスV4のハイレベルへの変化によ
り、駆動パルスV4が持ち上げられるので同図に点線で
示すようにV4ゲートのポテンシャルが深くされる。At time T6, the drive pulse V1 is set to the high level. This deepens the potential of the V1 gate. At this time, the drive pulse V4 is raised due to the change of the drive pulse V4 to the high level due to the coupling of the capacitor C2, so that the potential of the V4 gate is deepened as shown by the dotted line in FIG.
【0024】時間T7では、駆動パルスV3がハイレベ
ルからロウレベルにされる。これにより、V3ゲートの
ポテンシャルが浅く変化させられる。このとき、駆動パ
ルスV3のロウレベルへの変化により、キャパシタC1
のカップリングによりV2ゲートがロウレベル方向に変
化するのでV2ゲートのポテンシャルがV3ゲートに比
べてより浅くされる。このV2ゲートへのカップリング
によりV2ゲートとV3ゲートとの間にポテンシャル障
壁が形成され、V3ゲート側からV2ゲートに向かうよ
うなチャージポンピングを防止する。At time T7, the drive pulse V3 is changed from high level to low level. As a result, the potential of the V3 gate is changed shallowly. At this time, the driving pulse V3 changes to the low level, so that the capacitor C1
The V2 gate changes to the low level direction due to the coupling, so that the potential of the V2 gate is made shallower than that of the V3 gate. Due to this coupling to the V2 gate, a potential barrier is formed between the V2 gate and the V3 gate to prevent charge pumping from the V3 gate side toward the V2 gate.
【0025】時間T8では、駆動パルスV2がロウレベ
ルからハイレベルにされる。これにより、V2ゲートの
ポテンシャルが深く変化させられる。このとき、駆動パ
ルスV2のハイレベルへの変化により、キャパシタC1
のカップリングによりV3ゲートが持ち上げられるので
同図に点線で示すようにV3ゲートのポテンシャルがそ
の分深くされる。しかし、V4ゲート、V1ゲート及び
V2ゲートのポテンシャルより深くなることがなので信
号電荷の逆流はない。At time T8, the drive pulse V2 is changed from low level to high level. As a result, the potential of the V2 gate is deeply changed. At this time, the driving pulse V2 changes to the high level, so that the capacitor C1
Since the V3 gate is lifted by the coupling of, the potential of the V3 gate is deepened accordingly as indicated by the dotted line in the figure. However, since the potential becomes deeper than the potentials of the V4 gate, the V1 gate, and the V2 gate, there is no backflow of signal charges.
【0026】時間T9では、駆動パルスV4がハイレベ
ルからロウレベルにされる。これにより、V4ゲートの
ポテンシャルが浅く変化させられる。このとき、駆動パ
ルスV4のロウレベルへの変化により、キャパシタC2
のカップリングによりV1ゲートがロウレベル方向に変
化するので同図に点線で示すようにV1ゲートのポテン
シャルが少し浅くされる。これにより、時間T1と同様
なポテンシャルに戻り、1単位の転送動作が行われる。At time T9, the drive pulse V4 is changed from high level to low level. As a result, the potential of the V4 gate is shallowly changed. At this time, due to the change of the drive pulse V4 to the low level, the capacitor C2
Since the V1 gate changes to the low level direction by the coupling, the potential of the V1 gate is made slightly shallower as shown by the dotted line in the figure. As a result, the potential returns to the same potential as at time T1, and the transfer operation for one unit is performed.
【0027】なお、上記のようなキャパシタC1とC2
によるカップリングは、駆動パルスV1〜V4を形成す
る駆動回路の出力インピーダンスとの時定数により、時
間の経過とともに図2ではポテンシャルに戻り、図3で
はカップリングによる電位変化が省略されている。すな
わち、信号電荷のチャージポンピングによる逆流は、駆
動パルスがハイレベルからロウレベルに変化させられる
とき、そのゲート下にあった電荷の移動が遅れて逆流し
てしまうものである。それ故、駆動パルスが変化時のみ
に上記チャージポンピングによる逆流防止用のポテンシ
ャル障壁が形成されればよいのである。The capacitors C1 and C2 as described above are used.
2 returns to the potential in FIG. 2 over time due to the time constant with the output impedance of the drive circuit forming the drive pulses V1 to V4, and the potential change due to the coupling is omitted in FIG. That is, the backflow of the signal charges due to the charge pumping causes the backflow of the charges under the gate with a delay when the drive pulse is changed from the high level to the low level. Therefore, the potential barrier for preventing backflow due to the charge pumping may be formed only when the drive pulse changes.
【0028】図4には、この発明が適用される撮像装置
の一実施例のブロック図が示されている。標準信号発生
回路SSGは、基準となるクロックパルスを形成する。
タイミング発生回路TGは、この標準信号発生回路SS
Gにより形成された同期パルスを基にして、CCDの駆
動パルスを形成して固体撮像素子CCDに供給し、その
画信号の読み出しが行われる。すなわち、タイミング発
生回路TGは、上記のような4相からなる垂直CCD駆
動用の駆動パルスV1〜V4、2相からなる水平CCD
の駆動パルスH1,H2等やPGゲート、出力ゲートO
G及びリセットゲートRGに供給されるタイミングパル
スを形成する。それ故、上記のような垂直駆動パルスV
2とV3及びV1とV4との間にカップリングを生じし
めるキャパシタは、固体撮像素子CCD側の入力端子に
接続するものでもよいし、上記タイミング発生回路TG
の出力端子に接続するもの、あるいはその信号経路のい
ずれかに挿入されるものであればよい。FIG. 4 shows a block diagram of an embodiment of an image pickup apparatus to which the present invention is applied. The standard signal generation circuit SSG forms a reference clock pulse.
The timing generation circuit TG uses this standard signal generation circuit SS.
Based on the synchronizing pulse formed by G, a drive pulse for the CCD is formed and supplied to the solid-state image sensor CCD, and the image signal is read out. That is, the timing generation circuit TG includes the driving pulses V1 to V4 for driving the vertical CCD having the four phases as described above and the horizontal CCD having the two phases.
Drive pulses H1, H2, etc., PG gate, output gate O
The timing pulse supplied to G and the reset gate RG is formed. Therefore, the vertical drive pulse V as described above
Capacitors that cause coupling between 2 and V3 and between V1 and V4 may be connected to an input terminal on the CCD side of the solid-state image sensor, or the timing generation circuit TG.
It may be any one connected to the output terminal of or the one inserted into any of its signal paths.
【0029】相関二重サンプリング回路CDSは、固体
撮像素子CCDから読み出された画素信号を、タイミン
グ発生回路TGから供給されるサンプリングパルスに基
づいて信号処理して雑音成分の除去を行う。The correlated double sampling circuit CDS performs signal processing on the pixel signal read from the solid-state image pickup device CCD based on the sampling pulse supplied from the timing generation circuit TG to remove noise components.
【0030】信号処理回路は、相関二重サンプリング回
路CDSから出力された画素信号と標準信号発生回路S
SGやタイミング発生回路TGからのクロックパルスか
らテレビジョン用の標準映像信号VDOを形成して出力
する。The signal processing circuit includes a pixel signal output from the correlated double sampling circuit CDS and a standard signal generation circuit S.
The standard video signal VDO for television is formed and output from the clock pulse from the SG or the timing generation circuit TG.
【0031】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 (1) 二次元配列されたホトダイオードを備えたCC
D型固体撮像素子において、垂直CCDを駆動する4相
かならる駆動パルスのうち、1相目と4相目との間及び
2相目と3相目の間にそれぞれ駆動パルスをカップリン
グさせるキャパシタを設けることにより、転送方向とは
逆に隣り合ったゲートがバリヤとして働き、チャージポ
ンピングによる転送方向とは逆に注入されるようとする
信号電荷を抑制する結果垂直CCDでの転送効率の改善
を図ることができるという効果が得られる。The effects obtained from the above embodiment are as follows. (1) CC equipped with photodiodes arranged two-dimensionally
In the D-type solid-state image pickup device, among the drive pulses for driving the vertical CCD, which have four phases, the drive pulses are coupled between the first phase and the fourth phase and between the second phase and the third phase, respectively. By providing a capacitor, adjacent gates in the opposite direction to the transfer direction act as a barrier and suppress the signal charges that are injected in the direction opposite to the transfer direction due to charge pumping. As a result, the transfer efficiency in the vertical CCD is improved. The effect that can be achieved is obtained.
【0032】(2) CCD型固体撮像素子の入力端子
あるいは、それを駆動するタイミング発生回路の出力端
子との間の信号経路に2つのキャパシタを接続するとい
う簡単な構成により、垂直CCDでの転送効率を改善す
ることができるという効果が得られる。(2) Transfer in a vertical CCD by a simple structure in which two capacitors are connected to a signal path between the input terminal of the CCD type solid-state image pickup device or the output terminal of a timing generation circuit for driving the CCD solid-state image pickup element. The effect is that the efficiency can be improved.
【0033】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、集積
度を低下させない程度のキャパシタC1,C2をCCD
型固体撮像素子に内蔵しておいて、外部に設けられるキ
ャパシタと並列形態にされるようにしてもよい。あるい
は、上記内蔵のキャパシタと、タイミング発生回路TG
とCCD型固体撮像素子との間を接続する実装基板での
配線を薄い絶縁膜を介してV1とV4及びV2とV3に
対応した配線をそれぞれ重ね合わせて形成して、比較的
大きな寄生容量を形成してそれを用いるようにするもの
であってもよい。この構成では、実質的な外部部品点数
も減らせることができる。この発明は、CCD型固体撮
像素子とそれを用いた撮像装置に広く利用することがで
きる。Although the invention made by the present inventor has been specifically described based on the embodiments, the invention of the present application is not limited to the embodiments, and various modifications can be made without departing from the scope of the invention. Needless to say. For example, the capacitors C1 and C2 that do not reduce the degree of integration are replaced by CCDs.
It may be built in the solid-state image sensor and arranged in parallel with a capacitor provided outside. Alternatively, the built-in capacitor and the timing generation circuit TG
The wiring on the mounting substrate that connects between the CCD and the CCD type solid-state image sensor is formed by overlapping the wirings corresponding to V1 and V4 and V2 and V3 via a thin insulating film, respectively, and a relatively large parasitic capacitance is obtained. It may be formed and used. With this configuration, the number of external components can be substantially reduced. INDUSTRIAL APPLICABILITY The present invention can be widely used for a CCD type solid-state image pickup device and an image pickup apparatus using the same.
【0034】[0034]
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、二次元配列されたホトダイ
オードを備えたCCD型固体撮像素子において、垂直C
CDを駆動する4相かならる駆動パルスのうち、1相目
と4相目との間及び2相目と3相目の間にそれぞれ駆動
パルスをカップリングさせるキャパシタを設けることに
より、転送方向とは逆に隣り合ったゲートがバリヤとし
て働き、チャージポンピングによる転送方向とは逆に注
入されるようとする信号電荷を抑制する結果垂直CCD
での転送効率の改善を図ることができる。The effects obtained by the typical ones of the inventions disclosed in the present application will be briefly described as follows. That is, in the CCD type solid-state imaging device including the two-dimensionally arranged photodiodes, the vertical C
By providing capacitors for coupling the drive pulses between the first and fourth phases and between the second and third phases of the drive pulses of four phases for driving the CD, the transfer direction is improved. Contrary to the above, adjacent gates act as a barrier and suppress the signal charges that are to be injected in the opposite direction to the transfer direction due to charge pumping.
It is possible to improve the transfer efficiency.
【図1】この発明に係るCCD型固体撮像素子の一実施
例を示す概略回路図である。FIG. 1 is a schematic circuit diagram showing an embodiment of a CCD type solid-state image pickup device according to the present invention.
【図2】図1の垂直CCDの動作を説明するための概略
レイアウトとそれに対応したポテンシャル分布図であ
る。FIG. 2 is a schematic layout for explaining the operation of the vertical CCD of FIG. 1 and a potential distribution diagram corresponding thereto.
【図3】図1の垂直CCDの駆動パルスの一例を示す波
形図である。FIG. 3 is a waveform diagram showing an example of drive pulses of the vertical CCD of FIG.
【図4】この発明が適用される撮像装置の一実施例を示
すブロック図である。FIG. 4 is a block diagram showing an embodiment of an image pickup device to which the present invention is applied.
VCCD…垂直CCD、HCCD…水平CCD、PG…
ホトゲート、OG…出力ゲート、RG…リセットゲー
ト、RD…リセットドレイン、PA…プリアンプ(FD
A)、D1〜D4…ホトダイオード、CCD…固体撮像
素子、TG…タイミング発生回路、CDS…相関二重サ
ンプリング回路、SSG…標準信号発生回路。VCCD ... Vertical CCD, HCCD ... Horizontal CCD, PG ...
Photogate, OG ... Output gate, RG ... Reset gate, RD ... Reset drain, PA ... Preamplifier (FD)
A), D1 to D4 ... Photodiode, CCD ... Solid-state image sensor, TG ... Timing generation circuit, CDS ... Correlated double sampling circuit, SSG ... Standard signal generation circuit.
Claims (3)
ち、縦方向に配置されたホトダイードの信号電荷をそれ
ぞれ受け取る複数からなる垂直CCDと、上記複数の垂
直CCDから転送出力された信号電荷をパラレルに受け
てシリアルに出力させる水平CCDとを備え、上記垂直
CCDを駆動する4相かならる駆動パルスのうち、1相
目と4相目との間及び2相目と3相目の間にそれぞれキ
ャパシタを設けたことを特徴とするCCD型固体撮像素
子。1. A vertical CCD consisting of a plurality of photodiodes arranged in a vertical direction among two-dimensionally arranged photodiodes, and a plurality of vertical CCDs receiving in parallel the signal charges transferred and output from the vertical CCDs. And a horizontal CCD for serially outputting, and a capacitor between the first and fourth phases and between the second and third phases of the four-phase driving pulses for driving the vertical CCD. A CCD type solid-state image pickup device characterized by being provided with.
動パルスを供給する外部端子間に接続された外付部品に
より構成されるものであることを特徴とする請求項1の
CCD型固体撮像素子。2. The CCD type solid-state image pickup device according to claim 1, wherein the capacitor is composed of an external component connected between external terminals for supplying the drive pulses of the four phases. ..
ち、縦方向に配置されたホトダイードの信号電荷をそれ
ぞれ受け取る複数からなる垂直CCDと、上記複数の垂
直CCDから転送出力された信号電荷をパラレルに受け
てシリアルに出力させる水平CCDとを備えたCCD型
固体撮像素子を用い、上記垂直CCDを駆動する4相か
ならる駆動パルスを供給する信号経路のうち、1相目と
4相目の駆動パルスを供給する信号経路間及び2相目と
3相目の駆動パルスを供給する信号経路間にそれぞれキ
ャパシタを接続したことを特徴とする撮像装置。3. A vertical CCD consisting of a plurality of photodiodes arranged two-dimensionally, each of which receives a signal charge of a photodiode arranged in a vertical direction, and a signal charge transferred and output from the plurality of vertical CCDs in parallel. Using a CCD type solid-state image pickup device having a horizontal CCD for serially outputting the signals, and driving pulses for the first phase and the fourth phase of the signal path for supplying the driving pulses for driving the vertical CCD. An image pickup device, wherein capacitors are respectively connected between signal paths for supplying the drive pulses and between signal paths for supplying the drive pulses of the second and third phases.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4024703A JPH05191729A (en) | 1992-01-14 | 1992-01-14 | Ccd solid-state image pickup element and image pickup device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4024703A JPH05191729A (en) | 1992-01-14 | 1992-01-14 | Ccd solid-state image pickup element and image pickup device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05191729A true JPH05191729A (en) | 1993-07-30 |
Family
ID=12145545
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4024703A Pending JPH05191729A (en) | 1992-01-14 | 1992-01-14 | Ccd solid-state image pickup element and image pickup device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05191729A (en) |
-
1992
- 1992-01-14 JP JP4024703A patent/JPH05191729A/en active Pending
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