JPH05191729A - Ccd solid-state image pickup element and image pickup device - Google Patents

Abstract

PURPOSE:To improve the transfer efficiency of a vertical CCD by providing a capacitor between prescribed phases so as to couple a drive pulse thereby suppressing a signal charge in the opposite direction. CONSTITUTION:A capacitor C2 (C1) with a prescribed capacitance is provided between external terminals Vl and V4 (V2 and V3) a drive pulse among 4-phase drive pulses corresponding to the terminals V1-V4 in a CCD solid-state image pickup element provided with photodiodes D1-D4 in 2-dimension arrangement respectively. The drive pulses are coupled by the capacitors C2, C1, the adjacent gates act like a barrier opposite to the transfer direction to suppress the signal charge to be inverted opposite in the transfer direction by charge pumping. Thus, the transfer efficiency is improved by the vertical CCD.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】この発明は、ＣＣＤ型固体撮像素
子と撮像装置に関し、例えば、ホトダイオードが二次元
配列されたものに利用して有効な技術に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a CCD type solid-state image pickup device and an image pickup device, and more particularly to a technique effective when used in a two-dimensional array of photodiodes.

【０００２】[0002]

【従来の技術】二次元配列されたホトダイオードにより
形成された信号電荷を垂直ＣＣＤと水平ＣＣＤを通して
時系列的に読み出すＣＣＤ型固体撮像素子に関しては、
例えば昭和６１年１１月３日発行『ＣＣＤカメラ技術』
竹村裕夫著がある。2. Description of the Related Art A CCD type solid-state image pickup device for reading out signal charges formed by two-dimensionally arranged photodiodes through a vertical CCD and a horizontal CCD in a time series is described.
For example, issued on November 3, 1986, "CCD camera technology"
There is a work by Hiroo Takemura.

【０００３】[0003]

【発明が解決しようとする課題】ＣＣＤ型固体撮像素子
においては、基板内を信号電荷が転送されていくため、
その転送路に障害があると転送効率が悪化して転送不良
が生じる。垂直ＣＣＤの転送不良については、低照度時
に発生するものと高照度時に発生するものとがある。本
願発明者においては、高照度時に発生する転送不良が次
のことに起因することに気が付いた。垂直ＣＣＤにおい
ては、４相の駆動パルスＶ１〜Ｖ４が転送ゲートに印加
されることにより、Ｖ１からＶ４の方向に信号電荷が転
送される。この時、高照度時において大量の信号電荷を
転送するときチャージポンピングにより転送方向とは逆
に電荷が注入されるため転送不良が生じる。この現象
は、垂直ＣＣＤのチャンネル幅が狭くなるほど顕著に現
れる。すなわち、高解像度化のために多画素化を図るに
従い上記のような高照度時での転送不良が生じやすくな
る。In the CCD type solid-state image pickup device, signal charges are transferred in the substrate.
If there is a failure in the transfer path, the transfer efficiency deteriorates and a transfer failure occurs. Regarding the transfer failure of the vertical CCD, there are one that occurs when the illuminance is low and one that occurs when the illuminance is high. The inventor of the present application has noticed that the transfer failure that occurs at high illuminance is due to the following. In the vertical CCD, the signal charges are transferred in the direction from V1 to V4 by applying the four-phase driving pulses V1 to V4 to the transfer gate. At this time, when a large amount of signal charges are transferred under high illuminance, charges are injected by charge pumping in the opposite direction to the transfer direction, so that transfer failure occurs. This phenomenon becomes more prominent as the channel width of the vertical CCD becomes narrower. That is, as the number of pixels is increased in order to increase the resolution, the above-mentioned transfer failure at high illuminance is likely to occur.

【０００４】この発明の目的は、簡単な構成により垂直
ＣＣＤでの転送効率の改善を図ったＣＣＤ固体撮像素子
と撮像装置を提供することにある。この発明の前記なら
びにそのほかの目的と新規な特徴は、本明細書の記述お
よび添付図面から明らかになるであろう。An object of the present invention is to provide a CCD solid-state image pickup device and an image pickup device which have a simple structure to improve the transfer efficiency in a vertical CCD. The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

【０００５】[0005]

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、二次元配列されたホトダイ
オードを備えたＣＣＤ型固体撮像素子において、垂直Ｃ
ＣＤを駆動する４相かならる駆動パルスのうち、１相目
と４相目との間及び２相目と３相目の間にそれぞれ駆動
パルスをカップリングさせるキャパシタを設ける。The outline of the representative one of the inventions disclosed in the present application will be briefly described as follows. That is, in the CCD type solid-state imaging device including the two-dimensionally arranged photodiodes, the vertical C
Capacitors for coupling the drive pulses are provided between the first phase and the fourth phase and between the second phase and the third phase among the drive pulses of four phases for driving the CD.

【０００６】[0006]

【作用】上記した手段によれば、上記キャパシタによる
駆動パルスのカップリングによって、転送方向とは逆に
隣り合ったゲートがバリヤとして働き、チャージポンピ
ングによる転送方向とは逆に注入されるようとする信号
電荷を抑制する結果、垂直ＣＣＤでの転送効率の改善を
図ることができる。According to the above-mentioned means, by the coupling of the drive pulse by the above-mentioned capacitor, the gates adjacent to each other in the direction opposite to the transfer direction act as a barrier, and the injection is performed in the direction opposite to the transfer direction by the charge pumping. As a result of suppressing the signal charges, the transfer efficiency in the vertical CCD can be improved.

【０００７】[0007]

【実施例】図１には、この発明に係るＣＣＤ型固体撮像
素子の一実施例の概略回路構成図が示されている。同図
において破線で囲まれた各回路ブロックは、公知の半導
体集積回路の製造技術により、単結晶シリコンのような
１個の半導体基板上において形成される。同図において
は、ＣＣＤ型固体撮像素子そのもの理解を容易にするた
め２行２列の合計４個からなるホトダイオードＤ１〜Ｄ
４が代表として例示的に示されている。実際のＣＣＤ型
固体撮像素子では、複数行と複数列にホトダイオードを
マトリックス状に配置して、公知のように全体で約２０
万から約４０万のような多数のホトダイオードが設けら
れるものである。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 shows a schematic circuit configuration diagram of an embodiment of a CCD type solid-state image pickup device according to the present invention. Each circuit block surrounded by a broken line in the figure is formed on one semiconductor substrate such as single crystal silicon by a known semiconductor integrated circuit manufacturing technique. In the figure, in order to make it easy to understand the CCD type solid-state image pickup device itself, photodiodes D1 to D made up of a total of four in two rows and two columns.
4 is exemplarily shown as a representative. In an actual CCD type solid-state imaging device, photodiodes are arranged in a matrix in a plurality of rows and a plurality of columns, and as is well known, a total of about 20 photodiodes are provided.
A large number of photodiodes, such as about 10,000 to about 400,000, are provided.

【０００８】ホトダイオードＤ１のアノード側は回路の
接地電位点に接続され、カソード側にホトゲート（以下
単にＰＧゲートという）が設けられて、光電変換された
信号電荷が垂直ＣＣＤ（以下、ＶＣＣＤと略す）の１相
目に対応したＶ１ゲートに転送される。同じ列の他のホ
トダイオードＤ２は、ＰＧゲートを介してＶＣＣＤの３
相目に対応したＶ３ゲートに転送される。他の列のホト
ダイオードＤ３，Ｄ４も上記同様にＰＧゲートを介して
それに対応したＶＣＣＤの１相目Ｖ１と３相目Ｖ３ゲー
トに転送される。The anode side of the photodiode D1 is connected to the ground potential point of the circuit, and the cathode side is provided with a photogate (hereinafter simply referred to as PG gate) so that the photoelectrically converted signal charges are vertical CCD (hereinafter abbreviated as VCCD). Is transferred to the V1 gate corresponding to the first phase of the. The other photodiode D2 in the same row is connected to the VCCD 3 via the PG gate.
It is transferred to the V3 gate corresponding to the phase. The photodiodes D3 and D4 in the other columns are also transferred to the corresponding first-phase V1 and third-phase V3 gates of the VCCD via the PG gate in the same manner as described above.

【０００９】ＶＣＣＤの最終段の信号電荷は、水平ＣＣ
Ｄ（以下、ＨＣＣＤと略す）に転送される。ＨＣＣＤ
は、ＶＣＣＤから次の信号電荷が転送されるまでの間に
転送パルスＨ１，Ｈ２に同期して１Ｈ期間内に高速に電
荷転送動作を行い、信号電荷を電圧信号に変換する検出
用キャパシタＣＳに伝える。ＨＣＣＤの出力部に設けら
れるＯＧは出力ゲートであり、回路の接地電位（０Ｖ）
のようなバイアス電圧が供給されて、ＨＣＣＤの信号電
荷がスムーズに検出用キャパシタＣＳに転送させるよう
作用する。The signal charge at the final stage of the VCCD is a horizontal CC.
D (hereinafter abbreviated as HCCD). HCCD
Is a high-speed charge transfer operation within 1H period in synchronization with the transfer pulses H1 and H2 until the next signal charge is transferred from the VCCD to the detection capacitor CS which converts the signal charge into a voltage signal. Tell. OG provided in the output part of the HCCD is an output gate, and the ground potential (0V) of the circuit
A bias voltage such as the above is supplied, and the signal charge of the HCCD is smoothly transferred to the detection capacitor CS.

【００１０】上記容量ＣＳにより信号電荷が電圧信号に
変換される。この電圧信号は、ＦＤＡ（Floating Diffu
sion Amplifier) と呼ばれるようなプリアンプＰＡによ
り増幅されて出力端子ＯＵＴから送出される。上記検出
用キャパシタＣＳに転送された信号電荷は、上記のよう
なプリアンプＰＡを通して電圧信号として出力される
と、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジス
タ）Ｑ１の形態で示されたリセットゲートＲＧ及びリセ
ットドレインＲＤによりにより１画素毎にリセット、言
い換えるならば掃き出される。上記リセットゲートＲＧ
とリセットドレインは実質的にＭＯＳＦＥＴと同じ構造
である。リセットゲートＲＧにはリセットタイミングパ
ルスが供給され、リセットドレインＲＤには動作電圧の
ような一定の電圧が供給される。Signal charges are converted into voltage signals by the capacitance CS. This voltage signal is FDA (Floating Diffu
The signal is amplified by a preamplifier PA called a sion amplifier) and transmitted from the output terminal OUT. When the signal charge transferred to the detection capacitor CS is output as a voltage signal through the preamplifier PA as described above, the reset gate RG and the reset drain shown in the form of a MOSFET (insulated gate field effect transistor) Q1. By RD, it is reset every one pixel, in other words, it is swept out. The reset gate RG
The reset drain has substantially the same structure as the MOSFET. A reset timing pulse is supplied to the reset gate RG, and a constant voltage such as an operating voltage is supplied to the reset drain RD.

【００１１】このＣＣＤ固体撮像素子の信号電荷の読み
出し動作の概略を次に説明する。ＰＧゲートに供給され
るタイミングパルスがハイレベルにされると、ＰＧゲー
トと接続されるＶＣＣＤの１相目に対応したＶ１ゲート
と３相目に対応したＶ３ゲートがハイレベルにされる。
これにより、ホトダイオードＤ１，Ｄ２（Ｄ３，Ｄ４）
の光電変換電荷がＶＣＣＤの１相目と３相目にそれぞれ
対応したＶ１，Ｖ３ゲートに読み出される。An outline of the signal charge reading operation of the CCD solid-state image pickup device will be described below. When the timing pulse supplied to the PG gate is set to the high level, the V1 gate corresponding to the first phase and the V3 gate corresponding to the third phase of the VCCD connected to the PG gate are set to the high level.
As a result, the photodiodes D1, D2 (D3, D4)
Photoelectric conversion charges are read out to V1 and V3 gates respectively corresponding to the first and third phases of the VCCD.

【００１２】例えば、奇数フィールドでは２相目に対応
したＶ２ゲートがハイレベルにされる。これにより、１
相目Ｖ１と３相目Ｖ３ゲート下の信号電荷が混合されて
２相目Ｖ２ゲート下に一旦集められる。以下、次のタイ
ミングでは３相目に対応したＶ３ゲートがハイレベル
に、更に次のタイミングでは４相目に対応したＶ４ゲー
トがハイレベルにされて上記信号電荷が下方向に転送さ
れる。以下、Ｖ１〜Ｖ４の順序で各ゲートがハイレベル
にされて、それより上に配置されるホトダイオードによ
り変換された光電変換電荷を上記同様に転送するもので
ある。For example, in the odd field, the V2 gate corresponding to the second phase is set to the high level. This gives 1
The signal charges under the V1 and V3 gates of the third phase are mixed and once collected under the V2 gate of the second phase. Hereinafter, at the next timing, the V3 gate corresponding to the third phase is set to the high level, and at the next timing, the V4 gate corresponding to the fourth phase is set to the high level, and the signal charges are transferred downward. Hereinafter, the gates are set to a high level in the order of V1 to V4, and the photoelectric conversion charges converted by the photodiodes arranged above the gates are transferred in the same manner as above.

【００１３】偶数フィールドでは、上記の２相目に対応
したＶ２ゲートに代わって４相目に対応したＶ４ゲート
がハイレベルにされる。これにより、１行ずれて３相目
と１相目に対応したＶ３ゲートとＶ１ゲート下の信号電
荷が混合されて４相目に対応したＶ４ゲート下に一旦集
められる。以下、次のタイミングでは１相目に対応した
Ｖ１ゲートがハイレベルに、更に次のタイミングでは２
相目に対応したＶ２ゲートがハイレベルにされて上記信
号電荷が下方向転送される。このように奇数フィールド
と偶数フィールドとで信号電荷の組み合わせを１行シフ
トすることより等価的にインタレースでの読み出しが行
われる。In the even field, the V4 gate corresponding to the fourth phase is set to the high level instead of the V2 gate corresponding to the second phase. As a result, the signal charges under the V3 gate and the V1 gate corresponding to the third phase and the first phase shifted by one row are mixed and temporarily collected under the V4 gate corresponding to the fourth phase. Below, at the next timing, the V1 gate corresponding to the first phase goes high, and at the next timing, 2
The V2 gate corresponding to the third phase is set to the high level and the signal charges are transferred downward. In this way, interlaced readout is equivalently performed by shifting the combination of signal charges in the odd field and the even field by one row.

【００１４】このようにＶＣＣＤにより読み出された信
号電荷は、その転送動作によりＨＣＣＤにパラレルに転
送され、次の信号電荷が転送されるまでの１Ｈ期間内に
ＨＣＣＤでは高速に電荷転送動作を行い、プリアンプＰ
Ａを通して電圧信号として出力させる。The signal charges thus read out by the VCCD are transferred in parallel to the HCCD by the transfer operation, and the charge transfer operation is performed at high speed in the HCCD within a 1H period until the next signal charge is transferred. , Preamplifier P
A voltage signal is output through A.

【００１５】上記のようなＣＣＤ型固体撮像素子の動作
のために、例示的に示されている外部端子からＶＣＣＤ
やＨＣＣＤ用の駆動パルスやホトゲートＰＧ、出力ゲー
トＯＧ及びリセットゲートＲＧ等にもそれぞれタイミン
グパルスが供給され、特に制限されないが、リセットド
レインＲＤには所定の電圧が供給される。なお、内部回
路の動作のために、電源電圧や回路の接地電位を与える
端子が設けられるが、同図では省略されている。For the operation of the CCD type solid-state image pickup device as described above, the external terminals shown as an example are connected to the VCCD.
Timing pulses are also supplied to the drive pulse for the CCD, the HCCD, the photogate PG, the output gate OG, the reset gate RG, and the like, and although not particularly limited, a predetermined voltage is supplied to the reset drain RD. A terminal for supplying a power supply voltage or a ground potential of the circuit is provided for the operation of the internal circuit, but it is omitted in the figure.

【００１６】この実施例では、上記のようなＶＣＣＤで
の高照度下での転送効率を改善するために、Ｖ１〜Ｖ４
に対応した４相からなる駆動パルスのうち、１相目Ｖ１
と４相目Ｖ４の駆動パルスを供給する外部端子との間に
キャパシタＣ２が設けられ、２相目Ｖ２と３相目Ｖ３の
駆動パルスを供給する外部端子との間にキャパシタＣ１
が設けられる。これらのキャパシタＣ１，Ｃ２の容量値
は、特に制限されないが、１０００ｐＦ〜１００００ｐ
Ｆ程度に設定される。それ故、ＣＣＤ型固体撮像素子に
内蔵させると、比較的大きな占有面積を必要とするの
で、上記のような外部部品で構成する。ＣＣＤ型固体撮
像素子を構成する半導体チップに面積的に余裕があれ
ば、上記キャパシタＣ１とＣ２を内蔵させるものであっ
てもよい。In this embodiment, in order to improve the transfer efficiency under high illuminance in the VCCD as described above, V1 to V4 are used.
Of the drive pulses consisting of four phases corresponding to
And a capacitor C2 between the external terminal supplying the drive pulse of the fourth phase V4 and the external terminal supplying the drive pulse of the second phase V2 and the third phase V3.
Is provided. The capacitance values of these capacitors C1 and C2 are not particularly limited, but are 1000 pF to 10000 p.
It is set to about F. Therefore, when it is built in the CCD type solid-state image pickup device, a relatively large occupied area is required, and therefore it is constituted by the external parts as described above. If the semiconductor chip forming the CCD type solid-state image pickup device has a sufficient area, the capacitors C1 and C2 may be incorporated.

【００１７】図２には、この発明に係るＶＣＣＤの転送
動作の一例を説明するための概略レイアウト図とそれに
対応したポテンシャル分布図が示されており、図３に
は、４相からなる駆動パルスＶ１〜Ｖ４の波形図が示さ
れている。図２のポテンシャル分布図は、図３のタイミ
ング図における時間Ｔ１〜Ｔ９に対応している。FIG. 2 shows a schematic layout diagram for explaining an example of the transfer operation of the VCCD according to the present invention and a potential distribution diagram corresponding thereto, and FIG. 3 shows a drive pulse composed of four phases. Waveform diagrams of V1 to V4 are shown. The potential distribution diagram of FIG. 2 corresponds to the times T1 to T9 in the timing diagram of FIG.

【００１８】時間Ｔ１では、駆動パルスＶ１とＶ２がハ
イレベルに、駆動パルスＶ３とＶ４がロウレベルにされ
ている。これに応じて、Ｖ１ゲートとＶ２ゲートのポテ
ンシャルが深くされ、Ｖ３ゲートとＶ４ゲートのポテン
シャルが浅くされるのでＶ１ゲートとＶ２ゲート部分に
信号電荷が集められている。At time T1, the drive pulses V1 and V2 are at high level and the drive pulses V3 and V4 are at low level. In response to this, the potentials of the V1 gate and the V2 gate are deepened and the potentials of the V3 gate and the V4 gate are shallowed, so that signal charges are collected in the V1 gate and V2 gate portions.

【００１９】時間Ｔ２では、駆動パルスＶ３がハイレベ
ルにされる。これにより、Ｖ３ゲートのポテンシャルが
深くされる。このとき、上記キャパシタＣ１のカップリ
ングによって駆動パルスＶ３のハイレベルへの変化によ
り、駆動パルスＶ２が持ち上げられるので同図に点線で
示すようにＶ２ゲートのポテンシャルが深くされる。At time T2, the drive pulse V3 is set to the high level. This deepens the potential of the V3 gate. At this time, the drive pulse V2 is raised by the change of the drive pulse V3 to the high level due to the coupling of the capacitor C1, so that the potential of the V2 gate is deepened as shown by the dotted line in FIG.

【００２０】時間Ｔ３では、駆動パルスＶ１がハイレベ
ルからロウレベルにされる。これにより、Ｖ１ゲートの
ポテンシャルが浅く変化させられる。このとき、駆動パ
ルスＶ１のロウレベルへの変化により、キャパシタＣ２
のカップリングによりＶ４ゲートがロウレベル方向に変
化するので同図に点線で示すようにＶ４ゲートのポテン
シャルがＶ１ゲートに比べてより浅くされる。このＶ４
ゲートへのカップリングによりＶ１ゲートとＶ４ゲート
との間にポテンシャル障壁が形成され、Ｖ１ゲート側か
らＶ４ゲートに向かうようなチャージポンピングを防止
する。At time T3, the drive pulse V1 is changed from high level to low level. As a result, the potential of the V1 gate is shallowly changed. At this time, due to the change of the drive pulse V1 to the low level, the capacitor C2
Since the V4 gate changes to the low level direction due to the coupling, the potential of the V4 gate is made shallower than that of the V1 gate as shown by the dotted line in FIG. This V4
The coupling to the gate forms a potential barrier between the V1 gate and the V4 gate to prevent charge pumping from the V1 gate side toward the V4 gate.

【００２１】時間Ｔ４では、駆動パルスＶ４がロウレベ
ルからハイレベルにされる。これにより、Ｖ４ゲートの
ポテンシャルが深く変化させられる。このとき、駆動パ
ルスＶ４のハイレベルへの変化により、キャパシタＣ２
のカップリングによりＶ１ゲートが持ち上げられるので
同図に点線で示すようにＶ１ゲートのポテンシャルがそ
の分深くされる。しかし、Ｖ２ゲート、Ｖ３ゲート及び
Ｖ４ゲートのポテンシャルより深くなることがなので信
号電荷の逆流はない。At time T4, the drive pulse V4 is changed from low level to high level. As a result, the potential of the V4 gate is deeply changed. At this time, the driving pulse V4 changes to the high level, so that the capacitor C2
Since the V1 gate is lifted by the coupling of, the potential of the V1 gate is deepened by that amount as shown by the dotted line in the figure. However, since the potential becomes deeper than the potentials of the V2 gate, V3 gate, and V4 gate, there is no backflow of signal charges.

【００２２】時間Ｔ５では、駆動パルスＶ２がハイレベ
ルからロウレベルにされる。これにより、Ｖ２ゲートの
ポテンシャルが浅く変化させられる。このとき、駆動パ
ルスＶ２のロウレベルへの変化により、キャパシタＣ１
のカップリングによりＶ３ゲートがロウレベル方向に変
化するので同図に点線で示すようにＶ３ゲートのポテン
シャルが少し浅くされる。At time T5, the drive pulse V2 is changed from high level to low level. As a result, the potential of the V2 gate is changed shallowly. At this time, the driving pulse V2 changes to the low level, so that the capacitor C1
Since the V3 gate changes to the low level direction by the coupling of, the potential of the V3 gate is made slightly shallower as shown by the dotted line in the figure.

【００２３】時間Ｔ６では、駆動パルスＶ１がハイレベ
ルにされる。これにより、Ｖ１ゲートのポテンシャルが
深くされる。このとき、上記キャパシタＣ２のカップリ
ングによって駆動パルスＶ４のハイレベルへの変化によ
り、駆動パルスＶ４が持ち上げられるので同図に点線で
示すようにＶ４ゲートのポテンシャルが深くされる。At time T6, the drive pulse V1 is set to the high level. This deepens the potential of the V1 gate. At this time, the drive pulse V4 is raised due to the change of the drive pulse V4 to the high level due to the coupling of the capacitor C2, so that the potential of the V4 gate is deepened as shown by the dotted line in FIG.

【００２４】時間Ｔ７では、駆動パルスＶ３がハイレベ
ルからロウレベルにされる。これにより、Ｖ３ゲートの
ポテンシャルが浅く変化させられる。このとき、駆動パ
ルスＶ３のロウレベルへの変化により、キャパシタＣ１
のカップリングによりＶ２ゲートがロウレベル方向に変
化するのでＶ２ゲートのポテンシャルがＶ３ゲートに比
べてより浅くされる。このＶ２ゲートへのカップリング
によりＶ２ゲートとＶ３ゲートとの間にポテンシャル障
壁が形成され、Ｖ３ゲート側からＶ２ゲートに向かうよ
うなチャージポンピングを防止する。At time T7, the drive pulse V3 is changed from high level to low level. As a result, the potential of the V3 gate is changed shallowly. At this time, the driving pulse V3 changes to the low level, so that the capacitor C1
The V2 gate changes to the low level direction due to the coupling, so that the potential of the V2 gate is made shallower than that of the V3 gate. Due to this coupling to the V2 gate, a potential barrier is formed between the V2 gate and the V3 gate to prevent charge pumping from the V3 gate side toward the V2 gate.

【００２５】時間Ｔ８では、駆動パルスＶ２がロウレベ
ルからハイレベルにされる。これにより、Ｖ２ゲートの
ポテンシャルが深く変化させられる。このとき、駆動パ
ルスＶ２のハイレベルへの変化により、キャパシタＣ１
のカップリングによりＶ３ゲートが持ち上げられるので
同図に点線で示すようにＶ３ゲートのポテンシャルがそ
の分深くされる。しかし、Ｖ４ゲート、Ｖ１ゲート及び
Ｖ２ゲートのポテンシャルより深くなることがなので信
号電荷の逆流はない。At time T8, the drive pulse V2 is changed from low level to high level. As a result, the potential of the V2 gate is deeply changed. At this time, the driving pulse V2 changes to the high level, so that the capacitor C1
Since the V3 gate is lifted by the coupling of, the potential of the V3 gate is deepened accordingly as indicated by the dotted line in the figure. However, since the potential becomes deeper than the potentials of the V4 gate, the V1 gate, and the V2 gate, there is no backflow of signal charges.

【００２６】時間Ｔ９では、駆動パルスＶ４がハイレベ
ルからロウレベルにされる。これにより、Ｖ４ゲートの
ポテンシャルが浅く変化させられる。このとき、駆動パ
ルスＶ４のロウレベルへの変化により、キャパシタＣ２
のカップリングによりＶ１ゲートがロウレベル方向に変
化するので同図に点線で示すようにＶ１ゲートのポテン
シャルが少し浅くされる。これにより、時間Ｔ１と同様
なポテンシャルに戻り、１単位の転送動作が行われる。At time T9, the drive pulse V4 is changed from high level to low level. As a result, the potential of the V4 gate is shallowly changed. At this time, due to the change of the drive pulse V4 to the low level, the capacitor C2
Since the V1 gate changes to the low level direction by the coupling, the potential of the V1 gate is made slightly shallower as shown by the dotted line in the figure. As a result, the potential returns to the same potential as at time T1, and the transfer operation for one unit is performed.

【００２７】なお、上記のようなキャパシタＣ１とＣ２
によるカップリングは、駆動パルスＶ１〜Ｖ４を形成す
る駆動回路の出力インピーダンスとの時定数により、時
間の経過とともに図２ではポテンシャルに戻り、図３で
はカップリングによる電位変化が省略されている。すな
わち、信号電荷のチャージポンピングによる逆流は、駆
動パルスがハイレベルからロウレベルに変化させられる
とき、そのゲート下にあった電荷の移動が遅れて逆流し
てしまうものである。それ故、駆動パルスが変化時のみ
に上記チャージポンピングによる逆流防止用のポテンシ
ャル障壁が形成されればよいのである。The capacitors C1 and C2 as described above are used.
2 returns to the potential in FIG. 2 over time due to the time constant with the output impedance of the drive circuit forming the drive pulses V1 to V4, and the potential change due to the coupling is omitted in FIG. That is, the backflow of the signal charges due to the charge pumping causes the backflow of the charges under the gate with a delay when the drive pulse is changed from the high level to the low level. Therefore, the potential barrier for preventing backflow due to the charge pumping may be formed only when the drive pulse changes.

【００２８】図４には、この発明が適用される撮像装置
の一実施例のブロック図が示されている。標準信号発生
回路ＳＳＧは、基準となるクロックパルスを形成する。
タイミング発生回路ＴＧは、この標準信号発生回路ＳＳ
Ｇにより形成された同期パルスを基にして、ＣＣＤの駆
動パルスを形成して固体撮像素子ＣＣＤに供給し、その
画信号の読み出しが行われる。すなわち、タイミング発
生回路ＴＧは、上記のような４相からなる垂直ＣＣＤ駆
動用の駆動パルスＶ１〜Ｖ４、２相からなる水平ＣＣＤ
の駆動パルスＨ１，Ｈ２等やＰＧゲート、出力ゲートＯ
Ｇ及びリセットゲートＲＧに供給されるタイミングパル
スを形成する。それ故、上記のような垂直駆動パルスＶ
２とＶ３及びＶ１とＶ４との間にカップリングを生じし
めるキャパシタは、固体撮像素子ＣＣＤ側の入力端子に
接続するものでもよいし、上記タイミング発生回路ＴＧ
の出力端子に接続するもの、あるいはその信号経路のい
ずれかに挿入されるものであればよい。FIG. 4 shows a block diagram of an embodiment of an image pickup apparatus to which the present invention is applied. The standard signal generation circuit SSG forms a reference clock pulse.
The timing generation circuit TG uses this standard signal generation circuit SS.
Based on the synchronizing pulse formed by G, a drive pulse for the CCD is formed and supplied to the solid-state image sensor CCD, and the image signal is read out. That is, the timing generation circuit TG includes the driving pulses V1 to V4 for driving the vertical CCD having the four phases as described above and the horizontal CCD having the two phases.
Drive pulses H1, H2, etc., PG gate, output gate O
The timing pulse supplied to G and the reset gate RG is formed. Therefore, the vertical drive pulse V as described above
Capacitors that cause coupling between 2 and V3 and between V1 and V4 may be connected to an input terminal on the CCD side of the solid-state image sensor, or the timing generation circuit TG.
It may be any one connected to the output terminal of or the one inserted into any of its signal paths.

【００２９】相関二重サンプリング回路ＣＤＳは、固体
撮像素子ＣＣＤから読み出された画素信号を、タイミン
グ発生回路ＴＧから供給されるサンプリングパルスに基
づいて信号処理して雑音成分の除去を行う。The correlated double sampling circuit CDS performs signal processing on the pixel signal read from the solid-state image pickup device CCD based on the sampling pulse supplied from the timing generation circuit TG to remove noise components.

【００３０】信号処理回路は、相関二重サンプリング回
路ＣＤＳから出力された画素信号と標準信号発生回路Ｓ
ＳＧやタイミング発生回路ＴＧからのクロックパルスか
らテレビジョン用の標準映像信号ＶＤＯを形成して出力
する。The signal processing circuit includes a pixel signal output from the correlated double sampling circuit CDS and a standard signal generation circuit S.
The standard video signal VDO for television is formed and output from the clock pulse from the SG or the timing generation circuit TG.

【００３１】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 二次元配列されたホトダイオードを備えたＣＣ
Ｄ型固体撮像素子において、垂直ＣＣＤを駆動する４相
かならる駆動パルスのうち、１相目と４相目との間及び
２相目と３相目の間にそれぞれ駆動パルスをカップリン
グさせるキャパシタを設けることにより、転送方向とは
逆に隣り合ったゲートがバリヤとして働き、チャージポ
ンピングによる転送方向とは逆に注入されるようとする
信号電荷を抑制する結果垂直ＣＣＤでの転送効率の改善
を図ることができるという効果が得られる。The effects obtained from the above embodiment are as follows. (1) CC equipped with photodiodes arranged two-dimensionally
In the D-type solid-state image pickup device, among the drive pulses for driving the vertical CCD, which have four phases, the drive pulses are coupled between the first phase and the fourth phase and between the second phase and the third phase, respectively. By providing a capacitor, adjacent gates in the opposite direction to the transfer direction act as a barrier and suppress the signal charges that are injected in the direction opposite to the transfer direction due to charge pumping. As a result, the transfer efficiency in the vertical CCD is improved. The effect that can be achieved is obtained.

【００３２】（２） ＣＣＤ型固体撮像素子の入力端子
あるいは、それを駆動するタイミング発生回路の出力端
子との間の信号経路に２つのキャパシタを接続するとい
う簡単な構成により、垂直ＣＣＤでの転送効率を改善す
ることができるという効果が得られる。(2) Transfer in a vertical CCD by a simple structure in which two capacitors are connected to a signal path between the input terminal of the CCD type solid-state image pickup device or the output terminal of a timing generation circuit for driving the CCD solid-state image pickup element. The effect is that the efficiency can be improved.

【００３３】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、集積
度を低下させない程度のキャパシタＣ１，Ｃ２をＣＣＤ
型固体撮像素子に内蔵しておいて、外部に設けられるキ
ャパシタと並列形態にされるようにしてもよい。あるい
は、上記内蔵のキャパシタと、タイミング発生回路ＴＧ
とＣＣＤ型固体撮像素子との間を接続する実装基板での
配線を薄い絶縁膜を介してＶ１とＶ４及びＶ２とＶ３に
対応した配線をそれぞれ重ね合わせて形成して、比較的
大きな寄生容量を形成してそれを用いるようにするもの
であってもよい。この構成では、実質的な外部部品点数
も減らせることができる。この発明は、ＣＣＤ型固体撮
像素子とそれを用いた撮像装置に広く利用することがで
きる。Although the invention made by the present inventor has been specifically described based on the embodiments, the invention of the present application is not limited to the embodiments, and various modifications can be made without departing from the scope of the invention. Needless to say. For example, the capacitors C1 and C2 that do not reduce the degree of integration are replaced by CCDs.
It may be built in the solid-state image sensor and arranged in parallel with a capacitor provided outside. Alternatively, the built-in capacitor and the timing generation circuit TG
The wiring on the mounting substrate that connects between the CCD and the CCD type solid-state image sensor is formed by overlapping the wirings corresponding to V1 and V4 and V2 and V3 via a thin insulating film, respectively, and a relatively large parasitic capacitance is obtained. It may be formed and used. With this configuration, the number of external components can be substantially reduced. INDUSTRIAL APPLICABILITY The present invention can be widely used for a CCD type solid-state image pickup device and an image pickup apparatus using the same.

【００３４】[0034]

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、二次元配列されたホトダイ
オードを備えたＣＣＤ型固体撮像素子において、垂直Ｃ
ＣＤを駆動する４相かならる駆動パルスのうち、１相目
と４相目との間及び２相目と３相目の間にそれぞれ駆動
パルスをカップリングさせるキャパシタを設けることに
より、転送方向とは逆に隣り合ったゲートがバリヤとし
て働き、チャージポンピングによる転送方向とは逆に注
入されるようとする信号電荷を抑制する結果垂直ＣＣＤ
での転送効率の改善を図ることができる。The effects obtained by the typical ones of the inventions disclosed in the present application will be briefly described as follows. That is, in the CCD type solid-state imaging device including the two-dimensionally arranged photodiodes, the vertical C
By providing capacitors for coupling the drive pulses between the first and fourth phases and between the second and third phases of the drive pulses of four phases for driving the CD, the transfer direction is improved. Contrary to the above, adjacent gates act as a barrier and suppress the signal charges that are to be injected in the opposite direction to the transfer direction due to charge pumping.
It is possible to improve the transfer efficiency.

【図面の簡単な説明】[Brief description of drawings]

【図１】この発明に係るＣＣＤ型固体撮像素子の一実施
例を示す概略回路図である。FIG. 1 is a schematic circuit diagram showing an embodiment of a CCD type solid-state image pickup device according to the present invention.

【図２】図１の垂直ＣＣＤの動作を説明するための概略
レイアウトとそれに対応したポテンシャル分布図であ
る。FIG. 2 is a schematic layout for explaining the operation of the vertical CCD of FIG. 1 and a potential distribution diagram corresponding thereto.

【図３】図１の垂直ＣＣＤの駆動パルスの一例を示す波
形図である。FIG. 3 is a waveform diagram showing an example of drive pulses of the vertical CCD of FIG.

【図４】この発明が適用される撮像装置の一実施例を示
すブロック図である。FIG. 4 is a block diagram showing an embodiment of an image pickup device to which the present invention is applied.

【符号の説明】[Explanation of symbols]

ＶＣＣＤ…垂直ＣＣＤ、ＨＣＣＤ…水平ＣＣＤ、ＰＧ…
ホトゲート、ＯＧ…出力ゲート、ＲＧ…リセットゲー
ト、ＲＤ…リセットドレイン、ＰＡ…プリアンプ（ＦＤ
Ａ）、Ｄ１〜Ｄ４…ホトダイオード、ＣＣＤ…固体撮像
素子、ＴＧ…タイミング発生回路、ＣＤＳ…相関二重サ
ンプリング回路、ＳＳＧ…標準信号発生回路。VCCD ... Vertical CCD, HCCD ... Horizontal CCD, PG ...
Photogate, OG ... Output gate, RG ... Reset gate, RD ... Reset drain, PA ... Preamplifier (FD)
A), D1 to D4 ... Photodiode, CCD ... Solid-state image sensor, TG ... Timing generation circuit, CDS ... Correlated double sampling circuit, SSG ... Standard signal generation circuit.

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】 二次元配列されたホトダイオードのう
ち、縦方向に配置されたホトダイードの信号電荷をそれ
ぞれ受け取る複数からなる垂直ＣＣＤと、上記複数の垂
直ＣＣＤから転送出力された信号電荷をパラレルに受け
てシリアルに出力させる水平ＣＣＤとを備え、上記垂直
ＣＣＤを駆動する４相かならる駆動パルスのうち、１相
目と４相目との間及び２相目と３相目の間にそれぞれキ
ャパシタを設けたことを特徴とするＣＣＤ型固体撮像素
子。1. A vertical CCD consisting of a plurality of photodiodes arranged in a vertical direction among two-dimensionally arranged photodiodes, and a plurality of vertical CCDs receiving in parallel the signal charges transferred and output from the vertical CCDs. And a horizontal CCD for serially outputting, and a capacitor between the first and fourth phases and between the second and third phases of the four-phase driving pulses for driving the vertical CCD. A CCD type solid-state image pickup device characterized by being provided with. 【請求項２】 上記キャパシタは、上記４相からなる駆
動パルスを供給する外部端子間に接続された外付部品に
より構成されるものであることを特徴とする請求項１の
ＣＣＤ型固体撮像素子。2. The CCD type solid-state image pickup device according to claim 1, wherein the capacitor is composed of an external component connected between external terminals for supplying the drive pulses of the four phases. .. 【請求項３】 二次元配列されたホトダイオードのう
ち、縦方向に配置されたホトダイードの信号電荷をそれ
ぞれ受け取る複数からなる垂直ＣＣＤと、上記複数の垂
直ＣＣＤから転送出力された信号電荷をパラレルに受け
てシリアルに出力させる水平ＣＣＤとを備えたＣＣＤ型
固体撮像素子を用い、上記垂直ＣＣＤを駆動する４相か
ならる駆動パルスを供給する信号経路のうち、１相目と
４相目の駆動パルスを供給する信号経路間及び２相目と
３相目の駆動パルスを供給する信号経路間にそれぞれキ
ャパシタを接続したことを特徴とする撮像装置。3. A vertical CCD consisting of a plurality of photodiodes arranged two-dimensionally, each of which receives a signal charge of a photodiode arranged in a vertical direction, and a signal charge transferred and output from the plurality of vertical CCDs in parallel. Using a CCD type solid-state image pickup device having a horizontal CCD for serially outputting the signals, and driving pulses for the first phase and the fourth phase of the signal path for supplying the driving pulses for driving the vertical CCD. An image pickup device, wherein capacitors are respectively connected between signal paths for supplying the drive pulses and between signal paths for supplying the drive pulses of the second and third phases.