JPH05191167A - Reference voltage generating circuit - Google Patents
Reference voltage generating circuitInfo
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- JPH05191167A JPH05191167A JP4020481A JP2048192A JPH05191167A JP H05191167 A JPH05191167 A JP H05191167A JP 4020481 A JP4020481 A JP 4020481A JP 2048192 A JP2048192 A JP 2048192A JP H05191167 A JPH05191167 A JP H05191167A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、定電圧回路において基
準電圧の発生に用いられる基準電圧発生回路に係り、特
にＣＭＯＳ集積回路化に好適な基準電圧発生回路に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a reference voltage generating circuit used for generating a reference voltage in a constant voltage circuit, and more particularly to a reference voltage generating circuit suitable for a CMOS integrated circuit.
【０００２】[0002]
【従来の技術】周知のように、従来の基準電圧発生回路
は、バイポーラトランジスタで構成されるワイドラー・
バンドギャップリファレンス回路が一般的であり、ＦＥ
Ｔ（具体的にはＭＯＳトランジスタ）だけで構成した実
用的な基準電圧発生回路は知られていない。2. Description of the Related Art As is well known, a conventional reference voltage generating circuit is a wide-angle transistor composed of bipolar transistors.
A bandgap reference circuit is common, and FE
A practical reference voltage generating circuit composed of only T (specifically, a MOS transistor) is not known.
【０００３】[0003]
【発明が解決しようとする課題】しかし、ＭＯＳトラン
ジスタにも種々の利点があり、ＣＭＯＳ集積回路上に実
現できる基準電圧発生回路の開発が望まれている。その
際に注意すべきことは、温度特性が良好でなければなら
ないが、ＭＯＳトランジスタでは、製造偏差が大きく、
且つ、温度特性がバイポーラのように直線的ではなく曲
線的であるので、これらの特性をいかに制御するかが問
題となる。However, the MOS transistor has various advantages, and it is desired to develop a reference voltage generating circuit which can be realized on a CMOS integrated circuit. At that time, it should be noted that the temperature characteristic must be good, but in the MOS transistor, the manufacturing deviation is large,
Moreover, since the temperature characteristic is not linear like the bipolar one but curved, how to control these characteristics becomes a problem.
【０００４】本発明の目的は、ＣＭＯＳ集積回路化に好
適な構成の基準電圧発生回路を提供することにある。An object of the present invention is to provide a reference voltage generating circuit having a structure suitable for forming a CMOS integrated circuit.
【０００５】[0005]
【課題を解決するための手段】前記目的を達成するため
に、本発明の基準電圧発生回路は次の如き構成を有す
る。即ち、本発明の基準電圧発生回路は、電界効果トラ
ンジスタ（ＦＥＴ）で構成される基準電圧発生回路であ
って； この基準電圧発生回路は、定電流回路とこの定
電流回路で駆動されその接続端に電圧を出力する定電圧
発生回路とからなり； 前記定電圧発生回路は、ソース
が直接接地され、ゲートが第１の抵抗を介して前記定電
流回路の出力側に接続され、ドレインが直接又は第２の
抵抗を介して前記第１の抵抗に接続される第１のＦＥＴ
と； ソースが直接又は第３の抵抗を介して接地され、
ゲートが前記第１のＦＥＴのドレインに接続され、ドレ
インが第４の抵抗を介して前記定電流回路の出力側に接
続される第２のＦＥＴと； ソースが直接接地され、ゲ
ートが前記第２のＦＥＴのドレインに接続され、ドレイ
ンが前記定電流回路の出力側に接続される第３のＦＥＴ
と； を備え、前記定電流回路は、ソースが直接接地さ
れ、ゲートとドレインが直接又は第５の抵抗を介して接
続される第４のＦＥＴと； ソースが直接又は第６の抵
抗を介して接地され、ゲートが前記第４のＦＥＴのドレ
インに接続される第５のＦＥＴと； ＦＥＴで構成され
るカレントミラー回路であって前記第４及び第５のＦＥ
ＴをＫ：１の電流比で駆動すると共に、前記定電圧回路
に駆動電流を供給するカレントミラー回路と； を備え
ることを特徴とするものである。In order to achieve the above object, the reference voltage generating circuit of the present invention has the following configuration. That is, the reference voltage generating circuit of the present invention is a reference voltage generating circuit composed of field effect transistors (FETs); the reference voltage generating circuit is driven by the constant current circuit and its connection terminal. In the constant voltage generating circuit, the source is directly grounded, the gate is connected to the output side of the constant current circuit through the first resistor, and the drain is directly or A first FET connected to the first resistor via a second resistor
And; the source is grounded directly or via a third resistor,
A second FET whose gate is connected to the drain of the first FET and whose drain is connected to the output side of the constant current circuit via a fourth resistor; the source is directly grounded, and the gate is the second Third FET connected to the drain of the FET of which the drain is connected to the output side of the constant current circuit
And a fourth FET in which the source is directly grounded and the gate and the drain are connected directly or via a fifth resistor, and the source is directly or via a sixth resistor. A fifth mirror which is grounded and whose gate is connected to the drain of the fourth FET; and a current mirror circuit comprising the FETs, the fourth and fifth FEs
A current mirror circuit for driving T at a current ratio of K: 1 and supplying a drive current to the constant voltage circuit;
【０００６】[0006]
【作用】次に、前記の如く構成される本発明の基準電圧
発生回路の作用を説明する。本発明では、定電圧回路及
びこれを駆動する定電流回路をＦＥＴ（ＭＯＳトランジ
スタ）で構成すると共に、両回路のピーキング特性を温
度特性を相殺するように設定してあるので、出力電圧の
温度特性をほぼ０にできる。Next, the operation of the reference voltage generating circuit of the present invention constructed as described above will be described. In the present invention, the constant voltage circuit and the constant current circuit for driving the constant voltage circuit are formed of FETs (MOS transistors), and the peaking characteristics of both circuits are set so as to cancel the temperature characteristics. Can be almost zero.
【０００７】従って、本発明によれば、ＣＭ０Ｓ集積回
路化に好適な基準電圧発生回路を提供できる。Therefore, according to the present invention, it is possible to provide a reference voltage generating circuit suitable for a CM0S integrated circuit.
【０００８】[0008]
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は、本発明の一実施例に係る基準電圧発生回
路を示す。この基準電圧発生回路は、３個のｎチャネル
ＭＯＳトランジスタ（Ｍ１、Ｍ２、Ｍ３）を中心に構成
される定電圧回路１と、２個のｎチャネルＭＯＳトラン
ジスタ（Ｍ１１、Ｍ１２）と３個のｐチャネルＭＯＳト
ランジスタ（Ｍ１３、Ｍ１４、Ｍ１５）とで構成される
定電流回路２とからなり、両者の接続端に定電圧ＶOUT
を出力する。要するに、ＣＭＯＳの構成になっている。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 shows a reference voltage generating circuit according to an embodiment of the present invention. This reference voltage generating circuit includes a constant voltage circuit 1 mainly composed of three n-channel MOS transistors (M1, M2, M3), two n-channel MOS transistors (M11, M12) and three p-channel transistors. A constant current circuit 2 composed of channel MOS transistors (M13, M14, M15) and a constant voltage V OUT at both connection terminals.
Is output. In short, it has a CMOS configuration.
【０００９】定電圧回路１では、（第１の）トランジス
タＭ１は、ソースが直接接地され、ゲートが（第１の）
抵抗Ｒ１を介して定電流回路２の出力側（トランジスタ
Ｍ１５のソース）に接続され、ドレインが（第２の）抵
抗Ｒ３を介して抵抗Ｒ１に接続それる。つまり、本実施
例では、ドレインは直列接続した抵抗Ｒ３及び同Ｒ１介
して定電流回路２の出力側に接続されるが、抵抗Ｒ３を
省略してドレインとゲートとを直接接続しても良い。ド
レイン・ゲート間に存在する内部抵抗を利用するのであ
る。In the constant voltage circuit 1, the source of the (first) transistor M1 is directly grounded, and the gate thereof is (first).
The constant current circuit 2 is connected to the output side (source of the transistor M15) via the resistor R1, and the drain is connected to the resistor R1 via the (second) resistor R3. That is, in this embodiment, the drain is connected to the output side of the constant current circuit 2 via the resistors R3 and R1 connected in series, but the resistor R3 may be omitted and the drain and the gate may be directly connected. The internal resistance existing between the drain and the gate is used.
【００１０】また、（第２の）トランジスタＭ２は、ソ
ースが直接接地され、ゲートがトランジスタＭ１のドレ
インに接続され、ドレインが（第４の）抵抗Ｒ２を介し
て定電流回路２の出力側（トランジスタＭ１５のソー
ス）に接続される。なお、ソースは所定（第３の）抵抗
を介して接地しても良い。The source of the (second) transistor M2 is directly grounded, the gate is connected to the drain of the transistor M1, and the drain is connected to the output side of the constant current circuit 2 via the (fourth) resistor R2 ( The source of the transistor M15). The source may be grounded via a predetermined (third) resistor.
【００１１】また、（第３の）トランジスタＭ３は、ソ
ースが直接接地され、ゲートがトランジスタＭ２のドレ
インに接続され、ドレインが定電流回路２の出力側（ト
ランジスタＭ１５のソース）に接続される。The source of the (third) transistor M3 is directly grounded, the gate is connected to the drain of the transistor M2, and the drain is connected to the output side of the constant current circuit 2 (the source of the transistor M15).
【００１２】そして、トランジスタＭ１と同Ｍ２は、ピ
ーキングカレントミラー回路を構成するが、両者間の能
力比はＭ１：Ｍ２＝１：Ｋ1 となっている。The transistors M1 and M2 form a peaking current mirror circuit, and the capacity ratio between them is M1: M2 = 1: K 1 .
【００１３】定電流回路２では、（第４の）トランジス
タＭ１１は、ソースが直接接地され、ゲートとドレイン
が（第５の）抵抗Ｒ１１を介して接続される。なお、抵
抗Ｒ１１は省略しても良い。また、（第５の）トランジ
スタＭ１２は、ソースが直接接地され、ゲートがトラン
ジスタＭ１１のドレインに接続される。なおソースは所
定（第６の）抵抗を介して接地してもよい。両トランジ
スタは、ピーキングカレントミラー回路を構成し、能力
比はＭ１１：Ｍ１２＝１：Ｋ1 となっている。In the constant current circuit 2, the source of the (fourth) transistor M11 is directly grounded, and the gate and drain thereof are connected via the (fifth) resistor R11. The resistor R11 may be omitted. The source of the (fifth) transistor M12 is directly grounded, and the gate is connected to the drain of the transistor M11. The source may be grounded via a predetermined (sixth) resistor. Both transistors form a peaking current mirror circuit, and the capacity ratio is M11: M12 = 1: K 1 .
【００１４】また、トランジスタ（Ｍ１３、Ｍ１４）は
同（Ｍ１１、Ｍ１２）を駆動する（シンプル）カレント
ミラー回路であり、両者間の能力比は、Ｍ１４：Ｍ１３
＝１：Ｋ2 となっている。また、トランジスタ（Ｍ１
４、Ｍ１５）は定電圧回路１に駆動電流を供給する（シ
ンプル）カレントミラー回路であり、両者間の能力比
は、Ｍ１４：Ｍ１３＝１：Ｋ3 となっている。以下図１
の構成に基づき回路動作を説明する。The transistors (M13, M14) are (simple) current mirror circuits for driving the same (M11, M12), and the capability ratio between them is M14: M13.
= 1: K 2 . In addition, the transistor (M1
4, M15) is a (simple) current mirror circuit that supplies a drive current to the constant voltage circuit 1, and the capacity ratio between them is M14: M13 = 1: K 3 . Figure 1 below
The circuit operation will be described based on the configuration.
【００１５】まず、定電圧回路１では、各トランジスタ
の駆動電流（ドレイン電流）をＩi、ゲート・ソース間
電圧をＶGSi とおくと、ＶOUT ＝ＶGS1 ＋Ｒ１・Ｉ1 、
またＶGS1 −ＶGS2 ＝Ｒ３・Ｉ1 であるので、この両式
から出力電圧ＶOUT は数式１と求まる。一方、スレッシ
ョルド電圧をＶTH、コンダクタンスをβとすると、駆動
電流Ｉ1 は数式２、駆動電流Ｉ2 は数式３である。従っ
て、数式１に数式２と同３を代入すると、出力電圧Ｖ
OUT は数式４と求まる。First, in the constant voltage circuit 1, assuming that the driving current (drain current) of each transistor is I i and the gate-source voltage is V GSi , V OUT = V GS1 + R1 · I 1 ,
Further, since V GS1 −V GS2 = R3 · I 1 , the output voltage V OUT can be obtained from Equation 1 from these two equations. On the other hand, assuming that the threshold voltage is V TH and the conductance is β, the driving current I 1 is given by Equation 2 and the driving current I 2 is given by Equation 3. Therefore, by substituting Equation 2 and Equation 3 into Equation 1, the output voltage V
OUT can be obtained by Equation 4.
【００１６】[0016]
【数１】 [Equation 1]
【００１７】[0017]
【数２】 [Equation 2]
【００１８】[0018]
【数３】 [Equation 3]
【００１９】[0019]
【数４】 [Equation 4]
【００２０】数式４において、駆動電流Ｉ1 及び同Ｉ2
は、いずれもルート（√）圧縮されているので、駆動電
流Ｉ1 及び同Ｉ2 が変化してもその変化幅は圧縮され
る。また、定電流回路２の出力電流をＩ0 とすると、こ
れはトランジスタＭ１５のドレイン電流となり、数式５
となる。In equation 4, the drive currents I 1 and I 2
Is root (√) compressed, the width of change is compressed even if the drive currents I 1 and I 2 change. When the output current of the constant current circuit 2 is I 0 , this becomes the drain current of the transistor M15,
Becomes
【００２１】[0021]
【数５】 [Equation 5]
【００２２】つまり、出力電圧ＶOUT の上昇に対しトラ
ンジスタＭ３のゲート電圧が上昇しドレイン電流Ｉ3 が
増加すると、数式５から、Ｉ1 ＋Ｉ2 の値が減ることに
なり、出力電圧ＶOUT の変化を打ち消すように負帰還が
かかる。従って、数式４で表される出力電圧ＶOUT は、
電流Ｉ1 及び同Ｉ2 の変化に対してほぼ一定値を取り得
る。トランジスタＭ１、同Ｍ２、同Ｍ３は定電圧回路と
なっているのである。[0022] That is, with respect to increase of the output voltage V OUT when the drain current I 3 gate voltage increases of the transistor M3 is increased, from equation 5, it will be reducing the value of I 1 + I 2, the output voltage V OUT Negative feedback is applied so as to cancel the change. Therefore, the output voltage V OUT expressed by Equation 4 is
It can take a substantially constant value with respect to changes in the currents I 1 and I 2 . The transistors M1, M2, and M3 are constant voltage circuits.
【００２３】ここで、トランジスタＭ３のコンダクタン
スをβ3 とすると、駆動電流（コレクタ電流）Ｉ3 は数
式６と表されるので、トランジスタＭ１及び同Ｍ２のコ
ンダクタンスβとトランジスタＭ３のコンダクタンスβ
3 が数式７の関係にあれば、トランジスタＭ３はコンダ
クタンスが大きくなり、直流利得が大きくなって出力電
圧ＶOUT のレギュレーションが良くなる。Here, assuming that the conductance of the transistor M3 is β 3 , the drive current (collector current) I 3 is expressed by the equation 6, and therefore the conductance β of the transistors M1 and M2 and the conductance β of the transistor M3.
If 3 is in the relationship of Equation 7, the conductance of the transistor M3 is increased, the DC gain is increased, and the regulation of the output voltage V OUT is improved.
【００２４】[0024]
【数６】 [Equation 6]
【００２５】[0025]
【数７】 [Equation 7]
【００２６】今、数式７が成立すると、電流Ｉ1 と同Ｉ
2 の関係に所謂ピーキング特性が現れて、電流Ｉ1 の上
昇と共に電流Ｉ2 も上昇し、次第に変化が小さくなり、
更には減少する。Now, when the equation 7 is established, the current I 1 and the current I 1
The so-called peaking characteristic appears in the relationship of 2 , and the current I 2 rises as the current I 1 rises, and the change gradually decreases.
Furthermore, it decreases.
【００２７】次に、定電流回路２では、トランジスタの
コンダクタンスをβとすると、トランジスタＭ１１のコ
レクタ電流Ｉ11は数式８、トランジスタＭ１２のコレク
タ電流Ｉ12は数式９、両トランジスタのゲート・ソース
間電圧の差は数式１０、またＭ１３とＭ１４の電流比は
Ｋ2 ：１のカレントミラー回路であるので電流Ｉ11と同
Ｉ12の関係は数式１１となる。Next, in the constant current circuit 2, assuming that the conductance of the transistor is β, the collector current I 11 of the transistor M11 is Formula 8, the collector current I 12 of the transistor M12 is Formula 9, and the gate-source voltage of both transistors is Of the current mirror circuit in which the current ratio between M13 and M14 is K 2 : 1 and the relationship between the currents I 11 and I 12 is expressed by Equation 11.
【００２８】[0028]
【数８】 [Equation 8]
【００２９】[0029]
【数９】 [Equation 9]
【００３０】[0030]
【数１０】 [Equation 10]
【００３１】[0031]
【数１１】 [Equation 11]
【００３２】数式８〜同１１を解くと、数式１２が得ら
れ、結局数式１３となる。By solving the equations 8 to 11, the equation 12 is obtained, and the equation 13 is finally obtained.
【００３３】[0033]
【数１２】 [Equation 12]
【００３４】[0034]
【数１３】 [Equation 13]
【００３５】そして、Ｉ11＞０であるので、数式１４と
なり、従ってＩ11は数式１５、Ｉ12は数式１６と求ま
る。Since I 11 > 0, Equation 14 is obtained. Therefore, I 11 is obtained as Equation 15 and I 12 is obtained as Equation 16.
【００３６】[0036]
【数１４】 [Equation 14]
【００３７】[0037]
【数１５】 [Equation 15]
【００３８】[0038]
【数１６】 [Equation 16]
【００３９】従って、出力電流Ｉ0 はＩ12のＫ3 倍とな
り、数式１７と求まる。Therefore, the output current I 0 becomes K 3 times I 12 and can be obtained by the following equation (17).
【００４０】[0040]
【数１７】 [Equation 17]
【００４１】例えば、ａ、ｂを１以下の任意の定数とし
て、Ｉ1 とＩ0 の関係を定数ａを用いて数式１８、Ｉ2
とＩ0 の関係を定数ｂを用いて数式１９とおくと、数式
５から電流Ｉ3 は数式２０となるので、数式１８と同１
９を数式４に代入すると、出力電圧ＶOUT は数式２１と
なり、これに数式１７を代入すると数式２２となる。For example, assuming that a and b are arbitrary constants of 1 or less, the relationship between I 1 and I 0 can be calculated by using the constant a in Equations 18 and I 2.
If the relationship between I and I 0 is set to Equation 19 using the constant b, the current I 3 becomes Equation 20 from Equation 5, and therefore the same as Equation 18.
By substituting 9 into Equation 4, the output voltage V OUT becomes Equation 21, and by substituting Equation 17 into this, Equation 22 is obtained.
【００４２】[0042]
【数１８】 [Equation 18]
【００４３】[0043]
【数１９】 [Formula 19]
【００４４】[0044]
【数２０】 [Equation 20]
【００４５】[0045]
【数２１】 [Equation 21]
【００４６】[0046]
【数２２】 [Equation 22]
【００４７】ここで、数式７が成立し、ピーキング特性
が現れるように抵抗Ｒ３を設定すると、電流Ｉ1 と同Ｉ
2 と同Ｉ3 のそれぞれの比はほぼ一定となる。即ち、３
個のトランジスタ（Ｍ１、Ｍ２、Ｍ３）は定電流比分流
回路とみなせる。When the resistor R3 is set so that the expression 7 is satisfied and the peaking characteristic appears, the current I 1 is the same as the current I 1.
The respective ratios of 2 and I 3 are almost constant. That is, 3
The transistors (M1, M2, M3) can be regarded as a constant current ratio shunt circuit.
【００４８】このとき、数式２２において、スレッショ
ルド電圧ＶTHは、低ＶTHプロセスでは約−２．７ｍＶ／
deg 、即ち数式２３である（“文献「MOS Integrated C
irc-uits」W.M.Penney and L.Lau共著、VAN NOSTRAND C
OMPANY”による）。At this time, in the equation 22, the threshold voltage V TH is about -2.7 mV / V in the low V TH process.
deg, that is, Equation 23 (“Reference“ MOS Integrated C
irc-uits '' WMPenney and L. Lau, VAN NOSTRAND C
OMPANY ”).
【００４９】[0049]
【数２３】 [Equation 23]
【００５０】また、コンダクタンスβは、モビリティμ
n 、単位面積当たりのゲート酸化膜容量ＣOX、ゲート幅
Ｗ、ゲート長Ｌを用いて、数式２４と表されるが、μn
の温度特性の１次近似として数式２５と表されるので、
１／β は数式２６と表される。なお、β0 はβ（Ｔ
0 ）を表す。The conductance β is the mobility μ
n, the gate oxide film capacitance C OX per unit area, the gate width W, with a gate length L, is represented as Equation 24, mu n
Since it is expressed as Equation 25 as a first-order approximation of the temperature characteristic of,
1 / β is represented by Expression 26. Note that β 0 is β (T
0 ).
【００５１】[0051]
【数２４】 [Equation 24]
【００５２】[0052]
【数２５】 [Equation 25]
【００５３】[0053]
【数２６】 [Equation 26]
【００５４】従ってＴ0 ＝３００°Ｋとすると、数式２
６の温度微分値は数式２７となる。なお、数式２２にお
いて、抵抗の温度特性を│ｄβ／ｄＴ│》│ｄＲ11／ｄ
Ｔ│として無視した。Therefore, assuming that T 0 = 300 ° K, Equation 2
The temperature differential value of 6 is given by Expression 27. In Expression 22, the temperature characteristic of the resistance is represented by | dβ / dT | >> | dR 11 / d
I ignored it as T│.
【００５５】[0055]
【数２７】 [Equation 27]
【００５６】数値例として、ＶTH＝０．７Ｖ、ＶOUT ＝
１．２４Ｖとおくと、数式２８となるので、数式２３と
同２７から出力電圧ＶOUT の温度微分値は数式２９とな
り、出力電圧ＶOUT の温度特性は０となる。実際のデバ
イスパラメータを用いたＳＰＩＣＥシミュレーションに
おいても、ｄＶOUT ／ｄＴ≒０となるように、Ｒ１１、
Ｋ1 、Ｋ2 、Ｋ3 、Ｒ１、Ｒ２、Ｒ３を設定できる。As numerical examples, V TH = 0.7V, V OUT =
Putting a 1.24V, since the equation 28, the temperature differential value of the output voltage V OUT from the equation 23 the 27 becomes Equation 29, the temperature characteristic of the output voltage V OUT becomes 0. Even in the SPICE simulation using the actual device parameters, R11, so that dV OUT / dT≈0
It can be set K 1, K 2, K 3 , R1, R2, R3.
【００５７】[0057]
【数２８】 [Equation 28]
【００５８】[0058]
【数２９】 [Equation 29]
【００５９】図２にＳＰＩＣＥシミュレーションの結果
を示す。ＶDD＞２．５Ｖでは、出力電圧ＶOUT の温度特
性はほぼ０となっていることが解る。なお、抵抗の温度
特性を0.0006／deg、定電流回路のトランジスタ（Ｍ１
１、Ｍ１２）の（Ｗ／Ｌ）を（５０μ／５μ）、定電圧
回路のトランジスタ（Ｍ１、Ｍ２）の（Ｗ／Ｌ）を（５
０μ／１．５μ）、トランジスタＭ３（Ｗ／Ｌ）を（１
５０μ／１．５μ)、ＶTH＝０．７６Ｖ、Ｒ１１＝１．８
ＫΩ、Ｒ１＝Ｒ２＝３．０ＫΩ、Ｒ３＝９６０Ω、Ｋ1
＝２、Ｋ2 ＝４、Ｋ3 ＝２、ｔOX＝２８０オングストロ
ームとした。FIG. 2 shows the result of the SPICE simulation. It can be seen that the temperature characteristic of the output voltage V OUT is almost 0 when V DD > 2.5V. The temperature characteristic of the resistor is 0.0006 / deg, and the transistor (M1
(W / L) of (1, M12) is (50 μ / 5 μ), and (W / L) of the transistors (M1, M2) of the constant voltage circuit is (5
0μ / 1.5μ), transistor M3 (W / L) to (1
50 μ / 1.5 μ), V TH = 0.76 V, R11 = 1.8
KΩ, R1 = R2 = 3.0KΩ, R3 = 960Ω, K 1
= 2, K 2 = 4, K 3 = 2, and t ox = 280 Å.
【００６０】なお、回路解析は省略するが、定電圧回路
１では、抵抗Ｒ３をＭ１のドレイン側から外しそれをＭ
２のソースに移設し、また定電流回路２では、抵抗Ｒ１
１ををＭ１１のドレイン側から外しそれをＭ１２のソー
スに移設し、この双方または一方を備えたものでも同様
の特性が得られる。Although the circuit analysis is omitted, in the constant voltage circuit 1, the resistor R3 is removed from the drain side of M1 and is connected to M.
2 and the constant current circuit 2 has a resistor R1.
Similar characteristics can be obtained by removing 1 from the drain side of M11 and transferring it to the source of M12, and providing both or one of them.
【００６１】[0061]
【発明の効果】以上説明したように、本発明の基準電圧
発生回路によれば、ピーキング特性を持つ定電圧回路及
びこれを駆動する定電流回路をＦＥＴ（ＭＯＳトランジ
スタ）で構成し、両回路のピーキング特性を温度特性を
相殺するように設定できるので、温度特性をほぼ０にで
きる基準電圧発生回路をＣＭ０Ｓ集積回路で実現できる
効果がある。As described above, according to the reference voltage generating circuit of the present invention, the constant voltage circuit having the peaking characteristic and the constant current circuit for driving the constant voltage circuit are constituted by FETs (MOS transistors), and both circuits are formed. Since the peaking characteristic can be set so as to cancel the temperature characteristic, there is an effect that the reference voltage generating circuit that can make the temperature characteristic almost zero can be realized by the CM0S integrated circuit.
【図１】本発明の一実施例に係る基準電圧発生回路の回
路図である。FIG. 1 is a circuit diagram of a reference voltage generation circuit according to an embodiment of the present invention.
【図２】出力電圧の温度特性図（ＳＰＩＣＥシミュレー
ション図）である。FIG. 2 is a temperature characteristic diagram of output voltage (SPICE simulation diagram).
１ 定電圧回路 ２ 定電流回路 Ｍ１〜Ｍ３ ＭＯＳトランジスタ Ｍ１１〜Ｍ１５ ＭＯＳトランジスタ Ｋ1 能力比 Ｋ2 能力比 Ｋ3 能力比1 constant voltage circuit 2 constant current circuit M1 to M3 MOS transistor M11 to M15 MOS transistor K 1 capacity ratio K 2 capacity ratio K 3 capacity ratio
Claims (1)
される基準電圧発生回路であって； この基準電圧発生
回路は、定電流回路とこの定電流回路で駆動されその接
続端に電圧を出力する定電圧発生回路とからなり； 前
記定電圧発生回路は、ソースが直接接地され、ゲートが
第１の抵抗を介して前記定電流回路の出力側に接続さ
れ、ドレインが直接又は第２の抵抗を介して前記第１の
抵抗に接続される第１のＦＥＴと； ソースが直接又は
第３の抵抗を介して接地され、ゲートが前記第１のＦＥ
Ｔのドレインに接続され、ドレインが第４の抵抗を介し
て前記定電流回路の出力側に接続される第２のＦＥＴ
と； ソースが直接接地され、ゲートが前記第２のＦＥ
Ｔのドレインに接続され、ドレインが前記定電流回路の
出力側に接続される第３のＦＥＴと； を備え、前記定
電流回路は、ソースが直接接地され、ゲートとドレイン
が直接又は第５の抵抗を介して接続される第４のＦＥＴ
と； ソースが直接又は第６の抵抗を介して接地され、
ゲートが前記第４のＦＥＴのドレインに接続される第５
のＦＥＴと； ＦＥＴで構成されるカレントミラー回路
であって前記第４及び第５のＦＥＴをＫ：１の電流比で
駆動すると共に、前記定電圧回路に駆動電流を供給する
カレントミラー回路と； を備えることを特徴とする基
準電圧発生回路。1. A reference voltage generating circuit comprising a field effect transistor (FET); the reference voltage generating circuit is a constant current circuit and a constant voltage circuit which is driven by the constant current circuit and outputs a voltage to a connection end thereof. In the constant voltage generation circuit, the source is directly grounded, the gate is connected to the output side of the constant current circuit via a first resistor, and the drain is directly or via a second resistor. A first FET connected to the first resistor through a source; the source is grounded directly or through a third resistor; and the gate is the first FE.
A second FET connected to the drain of T, the drain of which is connected to the output side of the constant current circuit through a fourth resistor.
And the source is directly grounded and the gate is the second FE.
A third FET connected to the drain of T, the drain of which is connected to the output side of the constant current circuit; and the constant current circuit has a source directly grounded, and a gate and drain directly or fifthly. 4th FET connected through a resistor
And; the source is grounded directly or via a sixth resistor,
A fifth gate whose gate is connected to the drain of the fourth FET
A current mirror circuit composed of FETs, which drives the fourth and fifth FETs at a current ratio of K: 1 and supplies a drive current to the constant voltage circuit; A reference voltage generation circuit comprising:
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| JP04020481A JP3104365B2 (en) | 1992-01-09 | 1992-01-09 | Reference voltage generation circuit |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1992
- 1992-01-09 JP JP04020481A patent/JP3104365B2/en not_active Expired - Fee Related
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