JPH05190855A - Thin-film transistor and manufacture thereof - Google Patents
Thin-film transistor and manufacture thereofInfo
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- JPH05190855A JPH05190855A JP2445192A JP2445192A JPH05190855A JP H05190855 A JPH05190855 A JP H05190855A JP 2445192 A JP2445192 A JP 2445192A JP 2445192 A JP2445192 A JP 2445192A JP H05190855 A JPH05190855 A JP H05190855A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、薄膜トランジスタおよ
びその製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor and its manufacturing method.
【０００２】[0002]
【従来の技術】多結晶シリコン領域に活性層を設けた薄
膜トランジスタは、３次元集積回路を構成するうえで重
要な技術となっている。特にＳＲＡＭでは、完全ＣＭＯ
Ｓ化するうえで高抵抗部を薄膜トランジスタで形成する
ことにより、メモリセルの縮小化を図ることが可能にな
る。2. Description of the Related Art A thin film transistor having an active layer provided in a polycrystalline silicon region is an important technique for constructing a three-dimensional integrated circuit. Especially in SRAM, complete CMO
By forming the high resistance portion with a thin film transistor in order to realize S, it is possible to reduce the size of the memory cell.
【０００３】上記ＳＲＡＭの構造を図８の概略構成断面
図により説明する。図に示すように、半導体基板７１の
上層には、素子分離領域７２が形成されている。この素
子分離領域７２に分離された半導体基板７１の一部分に
は、ＳＲＡＭのドライバトランジスタ７３が形成されて
いる。上記ドライバトランジスタ７３を覆う状態に第１
の絶縁膜７４が形成されている。また上記ドライバトラ
ンジスタ７３のソース・ドレイン領域７５上における上
記第１の絶縁膜７４にはコンタクトホール７６が設けら
れている。The structure of the SRAM will be described with reference to the schematic sectional view of FIG. As shown in the figure, an element isolation region 72 is formed in the upper layer of the semiconductor substrate 71. An SRAM driver transistor 73 is formed on a part of the semiconductor substrate 71 separated into the element isolation regions 72. First to cover the driver transistor 73
The insulating film 74 is formed. A contact hole 76 is provided in the first insulating film 74 on the source / drain region 75 of the driver transistor 73.
【０００４】さらに上記第１の絶縁膜７４上には、上記
コンタクトホール７６を介して上記ソース・ドレイン領
域７５に接続する多結晶シリコン領域７７が形成されて
いる。上記多結晶シリコン領域７７には、薄膜トランジ
スタ７８が形成されている。すなわち、多結晶シリコン
領域７７に薄膜トランジスタ７８の活性層７９が形成さ
れ、この活性層７９の両側の当該多結晶シリコン領域７
７に、薄膜トランジスタ７８のソース・ドレイン領域８
０，８１が形成されている。さらに薄膜トランジスタ７
８を覆う状態に第２の絶縁膜（層間絶縁膜）８２が形成
されている。また上記ソース・ドレイン領域８１上の第
２の絶縁膜８２には、コンタクトホール８３が設けられ
ている。このコンタクトホール８３を介して、上記ソー
ス・ドレイン領域８１に接続する１層目の配線８４が上
記第２の絶縁膜８２上に形成されている。上記の如くし
てＳＲＡＭ７０が構成される。Further, a polycrystalline silicon region 77 connected to the source / drain region 75 via the contact hole 76 is formed on the first insulating film 74. A thin film transistor 78 is formed in the polycrystalline silicon region 77. That is, the active layer 79 of the thin film transistor 78 is formed in the polycrystalline silicon region 77, and the polycrystalline silicon region 7 on both sides of the active layer 79 is formed.
7, the source / drain region 8 of the thin film transistor 78
0, 81 are formed. Furthermore, the thin film transistor 7
A second insulating film (interlayer insulating film) 82 is formed so as to cover the insulating film 8. A contact hole 83 is provided in the second insulating film 82 on the source / drain region 81. A wiring 84 of the first layer, which is connected to the source / drain region 81 through the contact hole 83, is formed on the second insulating film 82. The SRAM 70 is configured as described above.
【０００５】上記構成のＳＲＡＭ７０の製造方法を図９
と図１０とにより簡単に説明する。図９の（１）に示す
ように、例えばＬＯＣＯＳ酸化法によって、半導体基板
（例えば単結晶シリコン基板）７１の上層に、素子分離
領域７２を形成する。次いで熱酸化法によって酸化シリ
コン膜（８５）を形成した後、化学的気相成長法によっ
て多結晶シリコン膜（８６）を成膜する。続いてホトリ
ソグラフィーとエッチングとによって、上記多結晶シリ
コン膜（８６）でドライバトランジスタのゲート８７を
形成する。さらに、上記酸化シリコン膜（８５）でドラ
イバトランジスタのゲート絶縁膜８８を形成する。次い
でイオン注入法によって、上記ゲート８７の両側の上記
半導体基板７１の上層に、低濃度拡散層８９，９０を形
成する。FIG. 9 shows a method of manufacturing the SRAM 70 having the above structure.
Will be briefly described with reference to FIG. As shown in FIG. 9A, the element isolation region 72 is formed in the upper layer of the semiconductor substrate (for example, a single crystal silicon substrate) 71 by, for example, the LOCOS oxidation method. Then, a silicon oxide film (85) is formed by a thermal oxidation method, and then a polycrystalline silicon film (86) is formed by a chemical vapor deposition method. Subsequently, the gate 87 of the driver transistor is formed of the polycrystalline silicon film (86) by photolithography and etching. Further, the gate insulating film 88 of the driver transistor is formed of the silicon oxide film (85). Next, low concentration diffusion layers 89 and 90 are formed on the semiconductor substrate 71 on both sides of the gate 87 by ion implantation.
【０００６】その後図９の（２）に示す如く、化学的気
相成長法によって酸化シリコン膜（図示せず）を形成し
た後、この酸化シリコン膜をエッチバックして、ゲート
８７の側壁に酸化シリコン膜のゲートサイドウォール絶
縁膜９１を形成する。次いで、ゲートサイドウォール絶
縁膜９１とゲート８７とをイオン注入マスクにして、上
記低濃度拡散層８９，９０よりも深い状態に高濃度拡散
層９２，９３を形成する。このようにして上記低濃度拡
散層８９と高濃度拡散層９２とによって、ドライバトラ
ンジスタのソース・ドレイン領域９４が形成される。ま
た低濃度拡散層９０と高濃度拡散層９３とによって、ソ
ース・ドレイン領域７５が形成される。上記の如くし
て、ドライバトランジスタ７３が形成される。After that, as shown in FIG. 9B, a silicon oxide film (not shown) is formed by a chemical vapor deposition method, and the silicon oxide film is etched back to oxidize the side wall of the gate 87. A gate sidewall insulating film 91 of a silicon film is formed. Then, using the gate sidewall insulating film 91 and the gate 87 as ion implantation masks, the high concentration diffusion layers 92 and 93 are formed in a state deeper than the low concentration diffusion layers 89 and 90. Thus, the low-concentration diffusion layer 89 and the high-concentration diffusion layer 92 form the source / drain regions 94 of the driver transistor. Further, the low-concentration diffusion layer 90 and the high-concentration diffusion layer 93 form a source / drain region 75. The driver transistor 73 is formed as described above.
【０００７】続いて図９の（３）に示すように、化学的
気相成長法によって、上記ドライバトランジスタ７３を
覆う状態に、酸化シリコン膜よりなる第１の絶縁膜７４
を形成する。その後ホトリソグラフィーとエッチングと
によって、上記ソース・ドレイン領域７５上の第１に絶
縁膜７４にコンタクトホール７６を形成する。さらに化
学的気相成長法によって、上記コンタクトホール７６の
内部と上記第１の絶縁膜７４との上面とに多結晶シリコ
ン膜（９５）を成膜した後、ホトリソグラフィーとエッ
チングとによって、当該多結晶シリコン膜（９５）で多
結晶シリコン領域７７を形成する。Subsequently, as shown in FIG. 9C, a first insulating film 74 made of a silicon oxide film is formed by chemical vapor deposition so as to cover the driver transistor 73.
To form. After that, a contact hole 76 is formed in the first insulating film 74 on the source / drain region 75 by photolithography and etching. Further, a polycrystalline silicon film (95) is formed on the inside of the contact hole 76 and on the upper surface of the first insulating film 74 by a chemical vapor deposition method, and then the polycrystalline silicon film (95) is formed by photolithography and etching. A polycrystalline silicon region 77 is formed from the crystalline silicon film (95).
【０００８】次いで図１０の（４）に示す如く、化学的
気相成長法によって、上記多結晶シリコン領域７７の上
面に酸化シリコン膜（９６）と多結晶シリコン膜（９
７）とを成膜する。その後ホトリソグラフィーとエッチ
ングとによって、多結晶シリコン膜（９７）で薄膜トラ
ンジスタのゲート９８を形成するとともに酸化シリコン
膜（９６）で薄膜トランジスタのゲート絶縁膜９９を形
成する。Then, as shown in (4) of FIG. 10, a silicon oxide film (96) and a polycrystalline silicon film (9) are formed on the upper surface of the polycrystalline silicon region 77 by a chemical vapor deposition method.
7) and are formed into a film. Then, by photolithography and etching, the gate 98 of the thin film transistor is formed of the polycrystalline silicon film (97) and the gate insulating film 99 of the thin film transistor is formed of the silicon oxide film (96).
【０００９】次いで図１０の（５）に示すように、上記
ゲート９８と第１の絶縁膜７４とをイオン注入マスクに
して、ゲート９８の両側の多結晶シリコン領域７７にソ
ース・ドレイン領域８０，８１を形成する。このように
して、薄膜トランジスタ７８が形成される。その後、化
学的気相成長法によって、上記薄膜トランジスタ７８を
覆う状態に、酸化シリコン膜よりなる第２の絶縁膜（層
間絶縁膜）８２を形成する。続いてホトリソグラフィー
とエッチングとによって、上記ソース・ドレイン領域８
１に通じるコンタクトホール８３を形成する。Then, as shown in FIG. 10 (5), the gate 98 and the first insulating film 74 are used as ion implantation masks to form the source / drain regions 80, in the polycrystalline silicon regions 77 on both sides of the gate 98. 81 is formed. In this way, the thin film transistor 78 is formed. After that, a second insulating film (interlayer insulating film) 82 made of a silicon oxide film is formed by chemical vapor deposition so as to cover the thin film transistor 78. Subsequently, the source / drain regions 8 are formed by photolithography and etching.
A contact hole 83 leading to 1 is formed.
【００１０】続いて図１０の（６）に示す如く、スパッ
タ法によって配線層（１００）を形成した後、ホトリソ
グラフィーとエッチングとによって、上記配線層（１０
０）で１層目の配線８４を形成する。上記配線層（１０
０）は、例えば窒化酸化チタン膜とチタン膜と１％のシ
リコンを含むアルミニウム膜とよりなる。Subsequently, as shown in FIG. 10 (6), after forming a wiring layer (100) by a sputtering method, the wiring layer (10) is formed by photolithography and etching.
In 0), the wiring 84 of the first layer is formed. The wiring layer (10
0) consists of, for example, a titanium oxynitride film, a titanium film, and an aluminum film containing 1% of silicon.
【００１１】[0011]
【発明が解決しようとする課題】しかしながら、上記説
明した薄膜トランジスタの活性層を形成する多結晶シリ
コン領域には、粒界または結晶内にシリコンのダンブリ
ングボンドが多数存在する。このため、キャリア移動度
が非常に低下するので、薄膜トランジスタの電気的特性
は低い。However, in the polycrystalline silicon region forming the active layer of the above-mentioned thin film transistor, there are a large number of dumbling bonds of silicon at grain boundaries or in crystals. For this reason, the carrier mobility is significantly reduced, and thus the electrical characteristics of the thin film transistor are low.
【００１２】そこで、キャリア移動度を高める方法とし
て、多結晶シリコン領域中に水素を導入することによっ
て、多結晶シリコン中の結晶粒界を１価の水素で埋め込
む水素化処理が行われている。通常の水素化処理は、プ
ラズマ窒化シリコン膜をパッシベーションとして用い、
熱処理によって、プラズマ窒化シリコン膜中の水素を層
間絶縁膜を通して、多結晶シリコン領域の活性層に拡散
させる方法が行われている。その他の方法としては、実
験的に試みられている方法として、水素プラズマを励起
させて活性層を水素化する方法もある。また水素をイオ
ン注入する方法もある。Therefore, as a method for increasing the carrier mobility, hydrogenation treatment is performed in which hydrogen is introduced into the polycrystalline silicon region to fill the crystal grain boundaries in the polycrystalline silicon with monovalent hydrogen. The normal hydrogenation process uses a plasma silicon nitride film as passivation,
A method is employed in which hydrogen in the plasma silicon nitride film is diffused through the interlayer insulating film into the active layer in the polycrystalline silicon region by heat treatment. Another method that has been experimentally tried is to excite hydrogen plasma to hydrogenate the active layer. There is also a method of implanting hydrogen ions.
【００１３】しかし、上記プラズマ窒化シリコン膜より
水素を拡散して活性層を水素化する方法では、プラズマ
窒化シリコン膜の内部ストレスが大きく、しかも拡散時
の熱処理によってストレスが大きく変化する。このた
め、パッシベーションとして用いたプラズマ窒化シリコ
ン膜のストレス（およそ１１６ＧＰａ）が多結晶シリコ
ン領域のシリコン結晶に加わるので、シリコン結晶に結
晶欠陥が生じる。この結果、活性層の水素化処理を行っ
ても、活性層中に生じた結晶欠陥によって、薄膜トラン
ジスタの性能が大きく低下する。However, in the method of diffusing hydrogen from the plasma silicon nitride film to hydrogenate the active layer, the internal stress of the plasma silicon nitride film is large, and the stress is largely changed by the heat treatment during diffusion. Therefore, the stress of the plasma silicon nitride film used as the passivation (about 116 GPa) is applied to the silicon crystal in the polycrystalline silicon region, so that a crystal defect occurs in the silicon crystal. As a result, even if the active layer is hydrogenated, the performance of the thin film transistor is significantly deteriorated due to crystal defects generated in the active layer.
【００１４】本発明は、電気的特性として、特にキャリ
ア移動度特性に優れた薄膜トランジスタおよびその製造
方法を提供することを目的とする。An object of the present invention is to provide a thin film transistor excellent in electrical characteristics, particularly carrier mobility characteristics, and a method for manufacturing the same.
【００１５】[0015]
【課題を解決するための手段】本発明は、上記目的を達
成するためになされた薄膜トランジスタおよびその製造
方法である。すなわち、基板上に多結晶シリコン領域を
形成し、この多結晶シリコン領域に活性層を設けるとと
もに活性層の両側にソース・ドレイン領域を設け、活性
層上にゲート絶縁膜を介してゲートを設けたもので、活
性層を水素化処理してなる薄膜トランジスタであって、
ゲートの側壁に窒化シリコン膜よりなるサイドウォール
絶縁膜を形成するとともに、当該サイドウォール絶縁膜
で活性層を水素化処理したものである。あるいは、薄膜
トランジスタのゲートの側壁に窒化シリコン膜で形成し
たサイドウォール絶縁膜を設け、同薄膜トランジスタの
ゲート絶縁膜を窒化シリコン膜で形成するとともに、当
該サイドウォール絶縁膜とゲート絶縁膜とで同薄膜トラ
ンジスタの活性層を水素化処理したものである。または
薄膜トランジスタのゲートの側壁に酸化シリコン膜と窒
化シリコン膜とでサイドウォール絶縁膜を設け、当該サ
イドウォール絶縁膜で同薄膜トランジスタの活性層を水
素化処理したものである。SUMMARY OF THE INVENTION The present invention is a thin film transistor and a method for manufacturing the thin film transistor, which are made to achieve the above object. That is, a polycrystalline silicon region was formed on a substrate, an active layer was provided in the polycrystalline silicon region, source / drain regions were provided on both sides of the active layer, and a gate was provided on the active layer via a gate insulating film. A thin film transistor obtained by hydrogenating the active layer,
A sidewall insulating film made of a silicon nitride film is formed on the side wall of the gate, and the active layer is hydrogenated with the sidewall insulating film. Alternatively, a sidewall insulating film formed of a silicon nitride film is provided on the sidewall of the gate of the thin film transistor, the gate insulating film of the thin film transistor is formed of a silicon nitride film, and the sidewall insulating film and the gate insulating film form the thin film transistor of the thin film transistor. The active layer is hydrotreated. Alternatively, a sidewall insulating film including a silicon oxide film and a silicon nitride film is provided on a sidewall of a gate of the thin film transistor, and the active layer of the thin film transistor is hydrogenated by the sidewall insulating film.
【００１６】薄膜トランジスタの製造方法としては、基
板上に多結晶シリコン領域を形成し、次いで薄膜トラン
ジスタの多結晶シリコン領域上にゲート絶縁膜を介して
ゲートを形成した後、当該ゲートの周囲の少なくとも一
部分に窒化シリコン膜を形成し、次いでこの窒化シリコ
ン膜中に含まれる水素を放出することよって、多結晶シ
リコン領域中に形成する活性層を水素化処理する。As a method of manufacturing a thin film transistor, a polycrystalline silicon region is formed on a substrate, a gate is formed on the polycrystalline silicon region of the thin film transistor through a gate insulating film, and then at least a part of the periphery of the gate is formed. A silicon nitride film is formed, and then hydrogen contained in the silicon nitride film is released to hydrogenate the active layer formed in the polycrystalline silicon region.
【００１７】[0017]
【作用】上記構造の薄膜トランジスタでは、薄膜トラン
ジスタのゲートの側壁に形成されるサイドウォール絶縁
膜の全てまたはその一部分を窒化シリコン膜で形成する
ことにより、窒化シリコン膜で発生したストレスが薄膜
トランジスタにかかるのを軽減する。このため、薄膜ト
ランジスタの活性層には結晶欠陥が発生しない。さらに
酸化シリコン膜上に窒化シリコン膜を設けたので、酸化
シリコン膜が窒化シリコン膜で発生するストレスを緩和
する。また上記製造方法では、多結晶シリコン領域上に
薄膜トランジスタのゲート絶縁膜を介してゲートを形成
した後に、当該ゲートの周囲の一部分に少なくとも窒化
シリコン膜を形成したことにより、薄膜トランジスタの
活性層となる多結晶シリコン領域には、ほとんど窒化シ
リコン膜より発生するストレスが加わらない。In the thin film transistor having the above structure, the stress generated in the silicon nitride film is prevented from being applied to the thin film transistor by forming all or part of the sidewall insulating film formed on the side wall of the gate of the thin film transistor with the silicon nitride film. Reduce. Therefore, crystal defects do not occur in the active layer of the thin film transistor. Furthermore, since the silicon nitride film is provided on the silicon oxide film, the silicon oxide film alleviates the stress generated in the silicon nitride film. Further, in the above manufacturing method, after forming a gate on the polycrystalline silicon region via the gate insulating film of the thin film transistor, at least a silicon nitride film is formed on a part of the periphery of the gate, thereby forming an active layer of the thin film transistor. Almost no stress generated by the silicon nitride film is applied to the crystalline silicon region.
【００１８】[0018]
【実施例】本発明の第１の実施例を図１に示す概略構成
断面図により説明する。図では、高抵抗部を薄膜トラン
ジスタで形成したＳＲＡＭ１０を示す。図に示す如く、
基板（例えば半導体基板）１１（以下半導体基板１１と
記す）の上層には、素子分離領域１２が形成されてい
る。上記半導体基板１１は、例えば単結晶シリコン基板
で形成されている。この素子分離領域１２に仕切られた
半導体基板１１には、ＳＲＡＭのドライバトランジスタ
２１が形成されている。上記ドライバトランジスタ２１
を覆う状態に第１の絶縁膜１３が成膜されている。また
上記ドライバトランジスタ２１のソース・ドレイン領域
２２上の上記第１の絶縁膜１３にはコンタクトホール１
４が設けられている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A first embodiment of the present invention will be described with reference to the schematic sectional view of FIG. In the figure, the SRAM 10 in which the high resistance portion is formed of a thin film transistor is shown. As shown in the figure,
An element isolation region 12 is formed in an upper layer of a substrate (for example, a semiconductor substrate) 11 (hereinafter referred to as the semiconductor substrate 11). The semiconductor substrate 11 is formed of, for example, a single crystal silicon substrate. A driver transistor 21 of SRAM is formed on the semiconductor substrate 11 divided into the element isolation regions 12. The driver transistor 21
The first insulating film 13 is formed so as to cover the. In addition, the contact hole 1 is formed in the first insulating film 13 on the source / drain region 22 of the driver transistor 21.
4 are provided.
【００１９】さらに上記第１の絶縁膜１３上には、上記
コンタクトホール１４を介して上記ソース・ドレイン領
域２２に接続する多結晶シリコン領域４１が形成されて
いる。上記多結晶シリコン領域４１には、薄膜トランジ
スタ４２が形成されている。すなわち、多結晶シリコン
領域４１に薄膜トランジスタ４２の活性層４３が形成さ
れている。また活性層４３の両側の当該多結晶シリコン
領域４１には、薄膜トランジスタ４２のソース・ドレイ
ン領域４４，４５が形成されている。さらに上記活性層
４３上には、ゲート絶縁膜４６を介して薄膜トランジス
タ４２のゲート４７が形成されている。このゲート絶縁
膜４６は、例えば酸化シリコン膜よりなる。上記ゲート
４７の両側壁には、サイドウォール絶縁膜４８，４９が
形成されている。各サイドウォール絶縁膜４８，４９
は、窒化シリコン膜で形成されている。この窒化シリコ
ン膜は、例えばプラズマ化学的気相成長法によって成膜
されたプラズマ窒化シリコン膜（Ｐ−ＳｉＮ）よりな
る。Further, a polycrystalline silicon region 41 connected to the source / drain region 22 through the contact hole 14 is formed on the first insulating film 13. A thin film transistor 42 is formed in the polycrystalline silicon region 41. That is, the active layer 43 of the thin film transistor 42 is formed in the polycrystalline silicon region 41. Source / drain regions 44 and 45 of the thin film transistor 42 are formed in the polycrystalline silicon region 41 on both sides of the active layer 43. Further, a gate 47 of the thin film transistor 42 is formed on the active layer 43 via a gate insulating film 46. The gate insulating film 46 is made of, for example, a silicon oxide film. Sidewall insulating films 48 and 49 are formed on both side walls of the gate 47. Each sidewall insulating film 48, 49
Are formed of a silicon nitride film. This silicon nitride film is formed of, for example, a plasma silicon nitride film (P-SiN) formed by a plasma chemical vapor deposition method.
【００２０】さらにゲート４７の上層と多結晶シリコン
領域４１の上層とには、低抵抗層５０，５１，５２が形
成されている。各低抵抗層５０〜５２は、例えばチタン
シリサイド（ＴｉＳｉ2 ）よりなる。なお上記低抵抗層
５０〜５２は、必ずしも形成する必要はない。また、上
記活性層４３には、上記窒化シリコン膜中に含まれる水
素が拡散されていて、当該活性層４３のキャリア移動度
を高めている。上記の如くして、薄膜トランジスタ４２
が構成されている。Further, low resistance layers 50, 51 and 52 are formed on the upper layer of the gate 47 and the polycrystalline silicon region 41. Each of the low resistance layers 50 to 52 is made of, for example, titanium silicide (TiSi 2 ). The low resistance layers 50 to 52 do not necessarily have to be formed. Further, hydrogen contained in the silicon nitride film is diffused in the active layer 43 to enhance the carrier mobility of the active layer 43. As described above, the thin film transistor 42
Is configured.
【００２１】さらに、上記薄膜トランジスタ４２を覆う
状態に第２の絶縁膜（層間絶縁膜）１５が形成されてい
る。上記薄膜トランジスタのソース・ドレイン領域４５
上の第２の絶縁膜１５には、コンタクトホール１６が設
けられている。そしてコンタクトホール１６を介して、
上記薄膜トランジスタのソース・ドレイン領域４５上の
低抵抗層５２に接続する１層目の配線１７が形成されて
いる。この１層目の配線１７は、例えばバリヤメタル層
１８とシリコンを１％含んだアルミニウム層１９とで形
成されている。Further, a second insulating film (interlayer insulating film) 15 is formed so as to cover the thin film transistor 42. Source / drain regions 45 of the thin film transistor
A contact hole 16 is provided in the upper second insulating film 15. And through the contact hole 16,
A first-layer wiring 17 connected to the low resistance layer 52 on the source / drain region 45 of the thin film transistor is formed. The first-layer wiring 17 is formed of, for example, a barrier metal layer 18 and an aluminum layer 19 containing 1% of silicon.
【００２２】上記の如くに、サイドウォール絶縁膜４
８，４９を窒化シリコン膜で形成したことにより、ソー
ス・ドレイン領域４４，４５が形成される多結晶シリコ
ン領域４１にストレスをかけることなく、活性層４３が
水素化処理される。As described above, the sidewall insulating film 4
By forming the silicon nitride films 8 and 49, the active layer 43 is hydrogenated without stressing the polycrystalline silicon region 41 in which the source / drain regions 44 and 45 are formed.
【００２３】次に上記第１の実施例で説明したＳＲＡＭ
１０の製造方法を、図２〜図４の製造工程図（その１）
〜（その３）により説明する。図２の（１）に示す如
く、例えば通常のＬＯＣＯＳ酸化法によって、半導体基
板（例えば単結晶シリコン基板）１１の上層に、素子分
離領域１２を形成する。次いで通常の熱酸化法によっ
て、露出している半導体基板１１の表層に酸化シリコン
膜２３を、例えば１６ｎｍの厚さに形成する。このとき
の酸化条件としては、例えば温度雰囲気が８５０℃の過
酸化水素（Ｈ2 Ｏ2 ）雰囲気に放置する。Next, the SRAM described in the first embodiment
The manufacturing method of 10 is a manufacturing process drawing of FIG.
(Part 3) will be described. As shown in (1) of FIG. 2, an element isolation region 12 is formed in an upper layer of a semiconductor substrate (for example, a single crystal silicon substrate) 11 by, for example, a normal LOCOS oxidation method. Then, a silicon oxide film 23 is formed on the exposed surface layer of the semiconductor substrate 11 by a normal thermal oxidation method to have a thickness of 16 nm, for example. As an oxidizing condition at this time, for example, the temperature is kept in a hydrogen peroxide (H 2 O 2 ) atmosphere of 850 ° C.
【００２４】その後、例えば化学的気相成長法によっ
て、酸化シリコン膜２３側の全面に多結晶シリコン膜２
４を、例えば２００ｎｍの厚さに成膜する。このときの
成膜条件としては、例えば反応ガスに、流量が５００ｓ
ｃｃｍのシラン（ＳｉＨ4 ）と流量が０．３５ｓｃｃｍ
のホスフィン（ＰＨ3 ）と流量が５０ｓｃｃｍの水素
（Ｈ2 ）とよりなる混合ガスを用い、成膜温度を例えば
５８０℃、成膜雰囲気の圧力を７９．８Ｐａに設定す
る。After that, the polycrystalline silicon film 2 is formed on the entire surface on the silicon oxide film 23 side by, for example, a chemical vapor deposition method.
4 is deposited to a thickness of 200 nm, for example. The film forming conditions at this time are, for example, a reaction gas flow rate of 500 s.
ccm silane (SiH 4 ) and flow rate is 0.35 sccm
Of phosphine (PH 3 ) and hydrogen (H 2 ) having a flow rate of 50 sccm are used, the film forming temperature is set to 580 ° C., and the pressure of the film forming atmosphere is set to 79.8 Pa.
【００２５】さらに例えば化学的気相成長法によって、
上記多結晶シリコン膜２４の上面にタングステンシリサ
イド（ＷＳｉ2 ）膜２５を、例えば１００ｎｍの厚さに
成膜する。このときの成膜条件としては、例えば反応ガ
スに、流量が１０ｓｃｃｍの六フッ化タングステン（Ｗ
Ｆ6 ）と流量が１０００ｓｃｃｍのシラン（ＳｉＨ4 ）
と流量が３６０ｓｃｃｍのヘリウム（Ｈｅ）とよりなる
混合ガスを用い、成膜温度を例えば３６０℃、成膜雰囲
気の圧力を２６．６Ｐａに設定する。Further, for example, by chemical vapor deposition,
A tungsten silicide (WSi 2 ) film 25 is formed on the upper surface of the polycrystalline silicon film 24 to a thickness of 100 nm, for example. The film forming conditions at this time are, for example, a reaction gas containing tungsten hexafluoride (W with a flow rate of 10 sccm).
F 6 ) and silane (SiH 4 ) with a flow rate of 1000 sccm
And a flow rate of 360 sccm of helium (He) are used as a mixed gas, and the film forming temperature is set to 360 ° C. and the pressure of the film forming atmosphere is set to 26.6 Pa.
【００２６】続いて通常のホトリソグラフィーとエッチ
ングとによって、上記タングステンシリサイド膜２５の
破線で示す部分と多結晶シリコン膜２４の２点鎖線で示
す部分とを除去して、ドライバトランジスタ２１のゲー
ト２６を形成する。上記エッチングの条件としては、例
えば、エッチングガスに、流量が６０ｓｃｃｍの三塩化
ホウ素（ＢＣｌ3 ）と流量が９０ｓｃｃｍの塩素（Ｃｌ
2 ）とよりなる混合ガスを用い、マイクロ波パワーを１
ｋＷ、高周波パワーを５０Ｗに設定する。Then, the portion shown by the broken line of the tungsten silicide film 25 and the portion shown by the chain double-dashed line of the polycrystalline silicon film 24 are removed by usual photolithography and etching, and the gate 26 of the driver transistor 21 is formed. Form. The etching conditions include, for example, boron trichloride (BCl 3 ) having a flow rate of 60 sccm and chlorine (Cl) having a flow rate of 90 sccm in the etching gas.
2 ) with a mixed gas consisting of
kW and high frequency power are set to 50W.
【００２７】その後、ゲート２６をイオン注入マスクに
して、ゲート２６の両側の半導体基板１１の上層に、低
濃度拡散層２７，２８を形成する。上記イオン注入条件
として、ＮＭＯＳトランジスタを形成する場合には、イ
オン注入不純物に、例えばリン（Ｐ+ ）を用い、打ち込
みエネルギーを２０ｋｅＶ、ドーズ量を２×１０13個／
ｃｍ2 に設定する。またＰＭＯＳトランジスタを形成す
る場合には、イオン注入不純物に、例えばフッ化ホウ素
（ＢＦ+ ）を用い、打ち込みエネルギーを３０ｋｅＶ、
ドーズ量を３×１０13個／ｃｍ2 に設定する。Then, using the gate 26 as an ion implantation mask, the low-concentration diffusion layers 27 and 28 are formed on the semiconductor substrate 11 on both sides of the gate 26. As the ion implantation conditions, when an NMOS transistor is formed, for example, phosphorus (P + ) is used as an ion implantation impurity, the implantation energy is 20 keV, and the dose amount is 2 × 10 13 /
Set to cm 2 . When forming a PMOS transistor, boron fluoride (BF + ) is used as the ion-implanted impurity, and the implantation energy is 30 keV.
The dose amount is set to 3 × 10 13 pieces / cm 2 .
【００２８】その後図２の（２）に示すように、通常の
化学的気相成長法によって、上記ゲート２６側の全面に
酸化シリコン膜２９を、例えば２５０ｎｍに成膜する。
このときの成膜条件としては、流量が２５０ｓｃｃｍの
シラン（ＳｉＨ4 ）と流量が２５０ｓｃｃｍの酸素（Ｏ
2 ）と流量が１００ｓｃｃｍの窒素（Ｎ2 ）とよりなる
混合ガスを用い、成膜温度を例えば４２０℃、成膜雰囲
気の圧力を１３．３Ｐａに設定する。Then, as shown in FIG. 2B, a silicon oxide film 29 is formed to a thickness of 250 nm, for example, on the entire surface on the gate 26 side by a normal chemical vapor deposition method.
The film forming conditions at this time are silane (SiH 4 ) with a flow rate of 250 sccm and oxygen (O 2 ) with a flow rate of 250 sccm.
2) the flow rate with more becomes mixed gas 100sccm of nitrogen (N 2), a deposition temperature, for example 420 ° C., to set the pressure of the deposition atmosphere to 13.3 Pa.
【００２９】次いで通常のエッチバック処理によって、
上記酸化シリコン膜２９の２点鎖線で示す部分を除去す
る。そして、ゲート２６の側壁に酸化シリコン膜２９よ
りなるゲートサイドウォール絶縁膜３０，３１を形成す
る。このときのエッチバック条件としては、例えば、エ
ッチングガスに５０ｓｃｃｍの流量のオクタフルオロシ
クロブタン（Ｃ4 Ｆ8 ）を用い、高周波パワーを１．２
ｋＷ、エッチング雰囲気の圧力を２Ｐａに設定する。Then, by a normal etch back process,
The portion indicated by the chain double-dashed line of the silicon oxide film 29 is removed. Then, the gate sidewall insulating films 30 and 31 made of the silicon oxide film 29 are formed on the sidewalls of the gate 26. As the etch back conditions at this time, for example, octafluorocyclobutane (C 4 F 8 ) having a flow rate of 50 sccm is used as the etching gas, and the high frequency power is 1.2.
kW and the pressure of the etching atmosphere are set to 2 Pa.
【００３０】次いでゲートサイドウォール絶縁膜３０，
３１とゲート２６とをイオン注入マスクにした通常のイ
オン注入法によって、半導体基板１１の上層に不純物を
導入して、上記低濃度拡散層２７，２８よりも深い状態
に高濃度拡散層３２，３３を形成する。そして上記低濃
度拡散層２７と高濃度拡散層３２とによって、ソース・
ドレイン領域３４を形成する。また低濃度拡散層２８と
高濃度拡散層３３とによって、上記ソース・ドレイン領
域２２を形成する。このイオン注入法の注入条件とし
て、例えばＮＭＯＳトランジスタを形成する場合には、
イオン注入不純物に、例えばヒ素（Ａｓ+ ）を用い、打
ち込みエネルギーを５０ｋｅＶ、ドーズ量を３×１０15
個／ｃｍ2 に設定する。またＰＭＯＳトランジスタを形
成する場合には、イオン注入不純物に、例えばフッ化ホ
ウ素（ＢＦ+ ）を用い、打ち込みエネルギーを２０ｋｅ
Ｖ、ドーズ量を２×１０15個／ｃｍ2 に設定する。上記
の如くして、ドライバトランジスタ２１が形成される。Next, the gate sidewall insulating film 30,
An impurity is introduced into the upper layer of the semiconductor substrate 11 by a normal ion implantation method using the gate 31 and the gate 26 as an ion implantation mask, and the high concentration diffusion layers 32 and 33 are deeper than the low concentration diffusion layers 27 and 28. To form. The low-concentration diffusion layer 27 and the high-concentration diffusion layer 32 cause the source
The drain region 34 is formed. The source / drain regions 22 are formed by the low concentration diffusion layer 28 and the high concentration diffusion layer 33. As the implantation conditions of this ion implantation method, for example, when an NMOS transistor is formed,
Arsenic (As + ) is used as the ion-implanted impurity, the implantation energy is 50 keV, and the dose is 3 × 10 15.
Set to pieces / cm 2 . When forming a PMOS transistor, boron fluoride (BF + ) is used as the ion implantation impurity, and the implantation energy is 20 ke.
V and dose amount are set to 2 × 10 15 pieces / cm 2 . The driver transistor 21 is formed as described above.
【００３１】続いて図２の（３）に示す如く、例えば通
常の化学的気相成長法によって、上記ドライバトランジ
スタ２１を覆う状態に第１の絶縁膜１３を、例えば５０
０ｎｍの厚さに成膜する。このときの成膜条件として
は、例えば、上記図２の（３）で説明したと同様に、流
量が２５０ｓｃｃｍのシラン（ＳｉＨ4 ）と流量が２５
０ｓｃｃｍの酸素（Ｏ2 ）と流量が１００ｓｃｃｍの窒
素（Ｎ2 ）とよりなる混合ガスを用い、成膜温度を例え
ば４２０℃、成膜雰囲気の圧力を１３．３Ｐａに設定す
る。Then, as shown in FIG. 2C, the first insulating film 13 is formed in a state of covering the driver transistor 21 by, for example, a normal chemical vapor deposition method, for example, 50.
A film is formed to a thickness of 0 nm. The film forming conditions at this time are, for example, silane (SiH 4 ) having a flow rate of 250 sccm and a flow rate of 25 as in the case described in (3) of FIG.
Using a mixed gas of 0 sccm of oxygen (O 2 ) and a flow rate of 100 sccm of nitrogen (N 2 ), the film forming temperature is set to 420 ° C. and the pressure of the film forming atmosphere is set to 13.3 Pa.
【００３２】その後通常のホトリソグラフィーとエッチ
ングとによって、上記ソース・ドレイン領域２２上の第
１の絶縁膜１３にコンタクトホール１４を形成する。こ
のときのエッチング条件としては、上記図２の（３）で
説明したと同様に、例えばエッチングガスに５０ｓｃｃ
ｍの流量のオクタフルオロシクロブタン（Ｃ4 Ｆ8 ）を
用い、高周波パワーを１．２ｋＷ、エッチング雰囲気の
圧力を２Ｐａに設定する。After that, a contact hole 14 is formed in the first insulating film 13 on the source / drain region 22 by usual photolithography and etching. The etching conditions at this time are, for example, 50 sccc of etching gas, as described in (3) of FIG. 2 above.
Octafluorocyclobutane (C 4 F 8 ) having a flow rate of m is used to set the high frequency power to 1.2 kW and the etching atmosphere pressure to 2 Pa.
【００３３】次いで図２の（４）に示すように、通常の
化学的気相成長法によって、上記コンタクトホール１４
の内部と上記第１の絶縁膜１３との上面とに多結晶シリ
コン膜５３を、例えば２００ｎｍの厚さに成膜する。こ
のときの成膜条件としては、例えば、上記図２の（１）
で説明したと同様に、反応ガスに、流量が５００ｓｃｃ
ｍのシラン（ＳｉＨ4 ）と流量が０．３５ｓｃｃｍのホ
スフィン（ＰＨ3 ）と流量が５０ｓｃｃｍの水素
（Ｈ2 ）とよりなる混合ガスを用い、成膜温度を例えば
５８０℃、成膜雰囲気の圧力を７９．８Ｐａに設定す
る。Then, as shown in FIG. 2 (4), the contact hole 14 is formed by an ordinary chemical vapor deposition method.
A polycrystalline silicon film 53 is formed to a thickness of, for example, 200 nm inside the substrate and on the upper surface of the first insulating film 13. The film forming conditions at this time are, for example, (1) in FIG.
As described above, the reaction gas has a flow rate of 500 sccc.
m of silane (SiH 4 ), a flow rate of 0.35 sccm of phosphine (PH 3 ) and a flow rate of 50 sccm of hydrogen (H 2 ), a film forming temperature is set to, for example, 580 ° C., and a pressure of a film forming atmosphere is used. Is set to 79.8 Pa.
【００３４】続いて通常のホトリソグラフィーとエッチ
ングとによって、多結晶シリコン膜５３の２点鎖線で示
す部分を除去して、多結晶シリコン領域４１を形成す
る。このときのエッチング条件としては、例えば、エッ
チングガスに、流量が５０ｓｃｃｍの三塩化ホウ素（Ｂ
Ｃｌ3 ）と流量が２０ｓｃｃｍの塩化水素（ＨＣｌ）と
流量が１０ｓｃｃｍの塩素（Ｃｌ2 ）とよりなる混合ガ
スを用い、エッチング雰囲気の圧力を７．９８Ｐａ、エ
ッチングパワーを１．５ｋＷに設定する。Then, the portion indicated by the chain double-dashed line of the polycrystalline silicon film 53 is removed by ordinary photolithography and etching to form a polycrystalline silicon region 41. The etching conditions at this time are, for example, that the etching gas is boron trichloride (B
Cl 3 ), hydrogen chloride (HCl) having a flow rate of 20 sccm, and chlorine (Cl 2 ) having a flow rate of 10 sccm are used, and the pressure of the etching atmosphere is set to 7.98 Pa and the etching power is set to 1.5 kW.
【００３５】次いで図３の（５）に示す如く、例えば熱
酸化法によって、上記多結晶シリコン領域４１の表面
に、酸化シリコン膜５４を、例えば、１６ｎｍの厚さに
形成する。このときの熱酸化条件としては、例えば、酸
化雰囲気を、流量が６ｓｃｃｍの水素（Ｈ2 ）と流量が
６ｓｃｃｍの酸素（Ｏ2 ）とよりなる混合ガスにして、
温度雰囲気を８５０℃に設定する。Then, as shown in FIG. 3 (5), a silicon oxide film 54 is formed on the surface of the polycrystalline silicon region 41 by, eg, thermal oxidation to have a thickness of 16 nm, for example. As the thermal oxidation conditions at this time, for example, the oxidizing atmosphere is a mixed gas of hydrogen (H 2 ) having a flow rate of 6 sccm and oxygen (O 2 ) having a flow rate of 6 sccm,
The temperature atmosphere is set to 850 ° C.
【００３６】続いて、通常の化学的気相成長法によっ
て、上記酸化シリコン膜５４の表面に多結晶シリコン膜
５５を、例えば２００ｎｍの厚さに成膜する。このとき
の成膜条件としては、例えば、上記図２の（１）で説明
したと同様に、反応ガスに、流量が５００ｓｃｃｍのシ
ラン（ＳｉＨ4 ）と流量が０．３５ｓｃｃｍのホスフィ
ン（ＰＨ3 ）と流量が５０ｓｃｃｍの水素（Ｈ2 ）とよ
りなる混合ガスを用い、成膜温度を例えば５８０℃、成
膜雰囲気の圧力を７９．８Ｐａに設定する。Subsequently, a polycrystalline silicon film 55 is formed on the surface of the silicon oxide film 54 to a thickness of, for example, 200 nm by a normal chemical vapor deposition method. As the film forming conditions at this time, for example, as described in (1) of FIG. 2 above, silane (SiH 4 ) having a flow rate of 500 sccm and phosphine (PH 3 ) having a flow rate of 0.35 sccm are used as the reaction gas. And a flow rate of 50 sccm of hydrogen (H 2 ) are used as a mixed gas, and the film formation temperature is set to 580 ° C. and the pressure of the film formation atmosphere is set to 79.8 Pa.
【００３７】その後、通常のホトリソグラフィーとエッ
チングとによって、上記多結晶シリコン膜５５の２点鎖
線で示す部分を除去して、薄膜トランジスタのゲート４
７を形成する。さらにエッチングを行って、酸化シリコ
ン膜５４の１点鎖線で示す部分を除去して、当該酸化シ
リコン膜５４でゲート絶縁膜４６を形成する。このとき
の多結晶シリコン膜５５のエッチング条件としては、例
えば、エッチングガスに、流量が５０ｓｃｃｍの三塩化
ホウ素（ＢＣｌ3 ）と流量が２０ｓｃｃｍの塩化水素
（ＨＣｌ）と流量が１０ｓｃｃｍの塩素（Ｃｌ2 ）とよ
りなる混合ガスを用い、エッチング雰囲気の圧力を７．
９８Ｐａ、エッチングパワーを１．５ｋＷに設定する。
また上記酸化シリコン膜５４のエッチング条件として
は、例えば、エッチングガスに、流量が７５ｓｃｃｍの
トリフルオロメタン（ＣＨＦ3 ）と流量が２５ｓｃｃｍ
の酸素とよりなる混合ガスを用い、エッチング雰囲気の
圧力を５．３２Ｐａ、エッチングパワーを８００Ｗに設
定する。After that, the portion indicated by the chain double-dashed line of the polycrystalline silicon film 55 is removed by usual photolithography and etching, and the gate 4 of the thin film transistor is formed.
Form 7. Further, etching is performed to remove the portion indicated by the one-dot chain line of the silicon oxide film 54, and the gate insulating film 46 is formed from the silicon oxide film 54. The etching conditions of the polycrystalline silicon film 55 at this time are, for example, boron trichloride (BCl 3 ) with a flow rate of 50 sccm, hydrogen chloride (HCl) with a flow rate of 20 sccm, and chlorine (Cl 2 with a flow rate of 10 sccm) as etching gas. ) And a pressure of the etching atmosphere of 7.
98 Pa and etching power are set to 1.5 kW.
The etching conditions for the silicon oxide film 54 are, for example, an etching gas of trifluoromethane (CHF 3 ) with a flow rate of 75 sccm and a flow rate of 25 sccm.
Using a mixed gas of oxygen and oxygen, the etching atmosphere pressure is set to 5.32 Pa and the etching power is set to 800 W.
【００３８】次いで、通常のイオン注入法によって、上
記ゲート４７と第１の絶縁膜１３とをイオン注入マスク
にして、ゲート４７の両側の多結晶シリコン領域４１に
ソース・ドレイン領域４４，４５を形成する。このとき
のイオン注入条件としては、例えばＮＭＯＳトランジス
タの薄膜トランジスタの場合には、イオン注入不純物
に、例えばヒ素（Ａｓ+ ）を用い、打ち込みエネルギー
を５０ｋｅＶ、ドーズ量を３×１０15個／ｃｍ2 に設定
する。またはＰＭＯＳトランジスタを形成する場合に
は、イオン注入不純物に、例えばフッ化ホウ素（Ｂ
Ｆ+ ）を用い、打ち込みエネルギーを２０ｋｅＶ、ドー
ズ量を２×１０15個／ｃｍ2 に設定する。Then, the source / drain regions 44 and 45 are formed in the polycrystalline silicon region 41 on both sides of the gate 47 by the ordinary ion implantation method using the gate 47 and the first insulating film 13 as an ion implantation mask. To do. As the ion implantation conditions at this time, for example, in the case of a thin film transistor of an NMOS transistor, for example, arsenic (As + ) is used as an ion implantation impurity, the implantation energy is 50 keV, and the dose amount is 3 × 10 15 / cm 2 . Set. Alternatively, when forming a PMOS transistor, for example, boron fluoride (B
F + ) is used to set the implantation energy to 20 keV and the dose amount to 2 × 10 15 pieces / cm 2 .
【００３９】その後図３の（６）に示すように、通常の
プラズマを用いた化学的気相成長法（Ｐ−ＣＶＤ法）に
よって、上記ゲート４７側の全面を覆う状態に窒化シリ
コン（Ｐ−ＳｉＮ）膜５６を、例えば厚さが３００ｎｍ
に成膜する。このときの成膜条件としては、例えば、反
応ガスに、流量が１８０ｓｃｃｍのシラン（ＳｉＨ4 ）
と流量が５００ｓｃｃｍのアンモニア（ＮＨ3 ）と流量
が７２０ｓｃｃｍの窒素（Ｎ2 ）とよりなる混合ガスを
用い、成膜温度を２００℃、成膜雰囲気の圧力を３９．
９Ｐａに設定する。Thereafter, as shown in FIG. 3 (6), a silicon nitride (P-) is formed so as to cover the entire surface of the gate 47 side by a chemical vapor deposition method (P-CVD method) using ordinary plasma. The SiN) film 56 has a thickness of, for example, 300 nm.
To form a film. The film forming conditions at this time are, for example, silane (SiH 4 ) with a reaction gas flow rate of 180 sccm.
And a mixed gas of ammonia (NH 3 ) having a flow rate of 500 sccm and nitrogen (N 2 ) having a flow rate of 720 sccm, the film forming temperature is 200 ° C., and the pressure of the film forming atmosphere is 39.
Set to 9 Pa.
【００４０】続いて通常のエッチバック処理によって、
上記窒化シリコン膜５６の２点鎖線で示す部分を除去し
て、ゲート４７の側壁に当該窒化シリコン膜５６よりな
るサイドウォール絶縁膜４８，４９を形成する。上記エ
ッチバック処理の条件としては、例えば、エッチングガ
スに流量が７５ｓｃｃｍのトリフルオロメタン（ＣＨＦ
3 ）と流量が２５ｓｃｃｍの酸素とよりなる混合ガスを
用い、エッチング雰囲気の圧力を５．３２Ｐａ、エッチ
ングパワーを８００Ｗに設定する。通常、上記窒化シリ
コン膜５６中には、およそ２０ａｔ％の水素が含まれて
いる。Then, by a normal etch back process,
The portion of the silicon nitride film 56 indicated by the chain double-dashed line is removed, and sidewall insulating films 48 and 49 made of the silicon nitride film 56 are formed on the sidewalls of the gate 47. The conditions for the etch back process include, for example, trifluoromethane (CHF) with a flow rate of 75 sccm in the etching gas.
3 ) and oxygen at a flow rate of 25 sccm are used to set the pressure of the etching atmosphere to 5.32 Pa and the etching power to 800 W. Usually, the silicon nitride film 56 contains about 20 at% hydrogen.
【００４１】その後、熱処理を行って、上記窒化シリコ
ン膜５６中に含まれている水素を、ゲート４７の下方の
多結晶シリコン領域４１で形成される活性層４３に拡散
する。このときの熱処理は、例えば、１５０℃〜３８０
℃の温度雰囲気を有する不活性ガス雰囲気中で行う。上
記熱処理を行うことによって、窒化シリコン膜５６中の
水素が放出されて、多結晶シリコン領域４１中に拡散さ
れる。そして活性層４３中に生じている結晶粒界は水素
原子で埋められる。このようにして、活性層４３は水素
化処理される。上記の如くに、薄膜トランジスタ４２が
形成される。Thereafter, heat treatment is performed to diffuse the hydrogen contained in the silicon nitride film 56 into the active layer 43 formed in the polycrystalline silicon region 41 below the gate 47. The heat treatment at this time is, for example, 150 ° C. to 380.
It is carried out in an inert gas atmosphere having a temperature atmosphere of ° C. By performing the heat treatment, hydrogen in the silicon nitride film 56 is released and diffused into the polycrystalline silicon region 41. The crystal grain boundaries generated in the active layer 43 are filled with hydrogen atoms. In this way, the active layer 43 is hydrogenated. As described above, the thin film transistor 42 is formed.
【００４２】次いで図３の（７）に示す如く、例えば通
常のスパッタ法によって、上記薄膜トランジスタ４２を
形成した側の全面に、チタン膜５７を、例えば３０ｎｍ
の厚さに形成する。このときのスパッタ条件としては、
流量が４０ｓｃｃｍのアルゴン（Ａｒ）をスパッタガス
として用い、高周波バイアスを−５０Ｗ、直流スパッタ
パワーを１ｋＷ、スパッタ温度を２００℃、スパッタ速
度を６０ｎｍ／分に設定する。Then, as shown in (7) of FIG. 3, a titanium film 57 is formed to a thickness of, for example, 30 nm on the entire surface on which the thin film transistor 42 is formed by, for example, an ordinary sputtering method.
To the thickness of. The sputtering conditions at this time are:
Argon (Ar) having a flow rate of 40 sccm is used as a sputtering gas, a high frequency bias is set to -50 W, a DC sputtering power is set to 1 kW, a sputtering temperature is set to 200 ° C, and a sputtering rate is set to 60 nm / min.
【００４３】その後図４の（８）に示すように、例えば
急速に加熱するアニール処理（以下ＲＴＡと略記する）
によって、上記チタン膜（５７）のチタンとゲート４７
のシリコンとをシリサイド化反応させるとともに、チタ
ン膜（５７）のチタンと上記多結晶シリコン領域４１の
シリコンとをシリサイド化反応させて、低抵抗層５０〜
５２になるチタンシリサイド（ＴｉＳｉ2 ）膜を形成す
る。上記ＲＴＡの条件としては、例えば、温度が６５０
℃の不活性ガス雰囲気中で行う。Thereafter, as shown in (8) of FIG. 4, for example, an annealing process for rapidly heating (hereinafter abbreviated as RTA)
By the titanium of the titanium film (57) and the gate 47
Silicon of the titanium film (57) and the silicon of the polycrystalline silicon region 41 are silicidized with the silicon of the low resistance layer 50-.
A titanium silicide (TiSi 2 ) film to be 52 is formed. As the condition of the RTA, for example, the temperature is 650.
Conducted in an inert gas atmosphere at ℃.
【００４４】その後、例えばアンモニア過水中に１０分
間浸漬して、未反応なチタン膜（５７）を除去する。次
いで例えば９００℃の不活性ガス〔例えば窒素
（Ｎ2 ）〕中で、アニール処理を行うことにより、チタ
ンシリサイド（ＴｉＳｉ2 ）膜を安定化して、ソース・
ドレイン領域４４，４５の上層とゲート４７の上層とに
低抵抗層５０〜５２を形成する。なお、シリサイド化す
るためのＲＴＡ時には、通常、ゲートの側壁に形成した
サイドウォール絶縁膜のシリコンとチタン膜のチタンと
が反応して、チタンシリサイドを生成する。このとき、
チタンシリサイドはサイドウォール絶縁膜上を這い上が
る状態に生成される。ところが本実施例のサイドウォー
ル絶縁膜４８，４９は窒化シリコン膜で形成されている
ので、チタン膜（５７）のチタンとサイドウォール絶縁
膜４８，４９のシリコンとはシリサイド化反応しない。
このため、ゲート４７−ソース・ドレイン領域４４，４
５間のリーク電流は増大しない。したがって、薄膜トラ
ンジスタ４２の電気的特性は高くなる。After that, the titanium film (57) which has not reacted is removed by immersing it in, for example, ammonia-hydrogen peroxide mixture for 10 minutes. Then, the titanium silicide (TiSi 2 ) film is stabilized by annealing in an inert gas [for example, nitrogen (N 2 )] at 900 ° C.
Low resistance layers 50 to 52 are formed on the drain layers 44 and 45 and the gate 47. During RTA for silicidation, usually, silicon of the sidewall insulating film formed on the sidewall of the gate reacts with titanium of the titanium film to generate titanium silicide. At this time,
Titanium silicide is generated in a state of creeping up on the sidewall insulating film. However, since the sidewall insulating films 48 and 49 of this embodiment are formed of the silicon nitride film, the titanium of the titanium film (57) and the silicon of the sidewall insulating films 48 and 49 do not undergo a silicidation reaction.
Therefore, the gate 47-the source / drain regions 44, 4
The leak current between 5 does not increase. Therefore, the electrical characteristics of the thin film transistor 42 are improved.
【００４５】その後通常の化学的気相成長法によって、
上記薄膜トランジスタ４２を覆う状態に、酸化シリコン
膜よりなる第２の絶縁膜（層間絶縁膜）１５を、例えば
５００ｎｍの厚さに成膜する。このときの成膜条件とし
ては、例えば、反応ガスに、流量が２５０ｓｃｃｍのシ
ラン（ＳｉＨ4 ）と流量が２５０ｓｃｃｍの酸素
（Ｏ2 ）と流量が１００ｓｃｃｍの窒素（Ｎ2 ）とより
なる混合ガスを用い、成膜温度を例えば４２０℃、成膜
雰囲気の圧力を１３．３Ｐａに設定する。Thereafter, by the usual chemical vapor deposition method,
A second insulating film (interlayer insulating film) 15 made of a silicon oxide film is formed with a thickness of, for example, 500 nm so as to cover the thin film transistor 42. As the film forming conditions at this time, for example, the reaction gas is a mixed gas of silane (SiH 4 ) having a flow rate of 250 sccm, oxygen (O 2 ) having a flow rate of 250 sccm, and nitrogen (N 2 ) having a flow rate of 100 sccm. The film forming temperature is set to 420 ° C. and the pressure of the film forming atmosphere is set to 13.3 Pa.
【００４６】次いで例えば、１１００℃の温度の窒素
（Ｎ2 ）雰囲気中で１０秒間の短時間アニール処理を行
って、多結晶シリコン領域４１の活性層４３と低抵抗層
５０〜５２との活性処理を行うとともに、多結晶シリコ
ン領域４２中の不純物を拡散して、接合領域を形成す
る。Then, for example, an annealing treatment is performed for 10 seconds in a nitrogen (N 2 ) atmosphere at a temperature of 1100 ° C. to activate the active layer 43 in the polycrystalline silicon region 41 and the low resistance layers 50 to 52. And the impurities in the polycrystalline silicon region 42 are diffused to form a junction region.
【００４７】続いて通常のホトリソグラフィーとエッチ
ングとによって、上記ソース・ドレイン領域４５に通じ
るコンタクトホール１６を形成する。このエッチング条
件としては、例えば、エッチングガスに流量が５０ｓｃ
ｃｍのオクタフルオロシクロブタン（Ｃ4 Ｆ8 ）を用
い、高周波パワーを１．２ｋＷ、エッチング雰囲気の圧
力を２Ｐａに設定する。Then, contact holes 16 communicating with the source / drain regions 45 are formed by ordinary photolithography and etching. The etching conditions are, for example, an etching gas flow rate of 50 sc.
cm octafluorocyclobutane (C 4 F 8 ) is used, the high frequency power is set to 1.2 kW, and the etching atmosphere pressure is set to 2 Pa.
【００４８】その後図４の（９）に示す如く、通常のス
パッタ法によって、上記コンタクトホール１６の内部と
第２の絶縁膜１５の上面とに、バリヤメタル層１８の下
層になるチタン膜（図示せず）を、例えば５０ｎｍの厚
さに形成する。このときのスパッタ条件としては、スパ
ッタガスに流量が４０ｓｃｃｍのアルゴン（Ａｒ）を用
い、スパッタ雰囲気の圧力を０．４Ｐａ、直流スパッタ
パワーを１ｋＷ、スパッタ速度を９０ｎｍ／分に設定す
る。続いて、通常のスパッタ法によって、上記バリヤメ
タル層１８の上層になる酸化チタン膜（図示せず）を、
例えば１００ｎｍの厚さに形成する。このときのスパッ
タ条件としては、例えば、スパッタガスに流量が４７ｓ
ｃｃｍの窒素（Ｎ2 ）と流量が３ｓｃｃｍの酸素
（Ｏ2 ）とよりなる混合ガスを用い、スパッタ雰囲気の
圧力を０．５Ｐａ、直流スパッタパワーを３ｋＷ、スパ
ッタ速度を６０ｎｍ／分に設定する。次いで、通常のス
パッタ法によって、上記バリヤメタル層１８の表面にシ
リコンを１％含んだアルミニウム膜１９を、例えば８０
０ｎｍの厚さに形成する。このときのスパッタ条件とし
ては、例えば、スパッタガスに流量が４０ｓｃｃｍのア
ルゴン（Ａｒ）を用い、スパッタ雰囲気の圧力を０．４
Ｐａ、直流スパッタパワーを０．６ｋＷ、スパッタ速度
を８００ｎｍ／分に設定する。Thereafter, as shown in FIG. 4 (9), a titanium film (not shown) which is a lower layer of the barrier metal layer 18 is formed inside the contact hole 16 and on the upper surface of the second insulating film 15 by an ordinary sputtering method. Is formed to have a thickness of, for example, 50 nm. As the sputtering conditions at this time, argon (Ar) having a flow rate of 40 sccm is used as the sputtering gas, the pressure of the sputtering atmosphere is 0.4 Pa, the DC sputtering power is 1 kW, and the sputtering rate is 90 nm / min. Then, a titanium oxide film (not shown) to be an upper layer of the barrier metal layer 18 is formed by an ordinary sputtering method.
For example, it is formed to a thickness of 100 nm. As the sputtering conditions at this time, for example, the flow rate of the sputtering gas is 47 s.
Using a mixed gas of ccm of nitrogen (N 2 ) and a flow rate of 3 sccm of oxygen (O 2 ), the pressure of the sputtering atmosphere is set to 0.5 Pa, the DC sputtering power is set to 3 kW, and the sputtering rate is set to 60 nm / min. Then, an aluminum film 19 containing 1% of silicon is formed on the surface of the barrier metal layer 18 by, for example, 80 by a normal sputtering method.
It is formed to a thickness of 0 nm. As the sputtering conditions at this time, for example, argon (Ar) having a flow rate of 40 sccm is used as the sputtering gas, and the pressure of the sputtering atmosphere is 0.4.
Pa, DC sputter power is set to 0.6 kW, and sputter speed is set to 800 nm / min.
【００４９】その後、通常のホトリソグラフィーとエッ
チングとによって、上記アルミニウム膜１９の２点鎖線
で示す部分とバリヤメタル層１８の１点鎖線で示す部分
とを除去して、１層目の配線１７を形成する。上記エッ
チングでは、例えばＲＦ印加型のマイクロ波エッチング
装置を用いる。そして、エッチングガスに、流量が６０
ｓｃｃｍの三塩化ホウ素（ＢＣｌ3 ）と流量が９０ｓｃ
ｃｍの塩素（Ｃｌ2 ）とよりなる混合ガスを用い、マイ
クロ波パワーを１ｋＷ、高周波パワーを５０Ｗ、エッチ
ング雰囲気の圧力を２．１３Ｐａに設定する。Thereafter, the portion of the aluminum film 19 indicated by the two-dot chain line and the portion of the barrier metal layer 18 indicated by the one-dot chain line are removed by ordinary photolithography and etching to form the wiring 17 of the first layer. To do. In the above etching, for example, an RF application type microwave etching device is used. Then, the flow rate of the etching gas is 60
Sccm Boron trichloride (BCl 3 ) and flow rate 90 sc
cm 2 of chlorine (Cl 2 ) and a microwave power of 1 kW, a high frequency power of 50 W, and an etching atmosphere pressure of 2.13 Pa.
【００５０】上記説明した製造方法では、水素化処理に
よって、薄膜トランジスタ４２の活性層４３中の結晶欠
陥部分が水素で埋め込まれる。このため、リーク電流の
発生が抑えられる。また薄膜トランジスタ４２のゲート
４７やソース・ドレイン領域４４，４５が低抵抗層５０
〜５２によって抵抗が低くなる。このため、ソース・ド
レイン領域４４，４５上およびゲート４７上のシート抵
抗が、例えば８Ω／□以下に下がる。よって、薄膜トラ
ンジスタ４２の高速動作が可能になる。In the manufacturing method described above, the crystal defects in the active layer 43 of the thin film transistor 42 are filled with hydrogen by the hydrogenation process. Therefore, the generation of leak current is suppressed. Further, the gate 47 and the source / drain regions 44 and 45 of the thin film transistor 42 are the low resistance layer 50.
~ 52 results in low resistance. Therefore, the sheet resistance on the source / drain regions 44 and 45 and the gate 47 is lowered to, for example, 8 Ω / □ or less. Therefore, the high speed operation of the thin film transistor 42 becomes possible.
【００５１】次に第２の実施例を図５の概略構成断面図
により説明する。図では、前記第１の実施例で説明した
と同様の構成部品には同一番号を付す。図に示すよう
に、ＳＲＡＭ１０の構成は、薄膜トランジスタ４２のゲ
ート絶縁膜４６を除いて、前記図１と同様なのでここで
の説明は省略する。本実施例における薄膜トランジスタ
４２のゲート絶縁膜４６は、窒化シリコン（Ｓｉ
3 Ｎ4 ）膜で形成されている。また、サイドウォール絶
縁膜４８，４９は、上記第１の実施例と同様に、窒化シ
リコン（Ｐ−ＳｉＮ）膜で形成されている。上記窒化シ
リコン（Ｓｉ3 Ｎ4 ）膜で形成されるゲート絶縁膜４６
には、通常５ｗｔ％程度の水素が含まれている。またサ
イドウォール絶縁膜４８，４９には、上記第１の実施例
で説明したと同様に、およそ２０ａｔ％の水素が含まれ
ている。Next, a second embodiment will be described with reference to the schematic cross-sectional view of FIG. In the figure, the same components as those described in the first embodiment are designated by the same reference numerals. As shown in the figure, the configuration of the SRAM 10 is the same as that of FIG. 1 except for the gate insulating film 46 of the thin film transistor 42, and therefore the description thereof is omitted here. The gate insulating film 46 of the thin film transistor 42 in the present embodiment is made of silicon nitride (Si
3 N 4 ) film. Further, the sidewall insulating films 48 and 49 are formed of a silicon nitride (P-SiN) film as in the first embodiment. Gate insulating film 46 formed of the above silicon nitride (Si 3 N 4 ) film
Usually contains about 5 wt% of hydrogen. Further, the sidewall insulating films 48 and 49 contain hydrogen of about 20 at% as in the case of the first embodiment.
【００５２】上記の如くに、水素を含む窒化シリコン膜
で、ゲート絶縁膜４６とサイドウォール絶縁膜４８，４
９とが形成されていることにより、ソース・ドレイン領
域４４，４５を形成する多結晶シリコン領域４１にスト
レスをかけることなく、活性層４３に十分な水素を拡散
する水素化処理が行える。As described above, the gate insulating film 46 and the sidewall insulating films 48, 4 are made of the silicon nitride film containing hydrogen.
9 is formed, it is possible to perform a hydrogenation process of diffusing sufficient hydrogen into the active layer 43 without stressing the polycrystalline silicon region 41 forming the source / drain regions 44 and 45.
【００５３】上記第２の実施例の薄膜トランジスタを製
造するには、前記図３の（５）で説明したゲート絶縁膜
４６を窒化シリコン膜で形成すればよい。すなわち、酸
化シリコン膜（５４）の代わりに、例えば通常の低圧化
学的気相成長法によって、上記窒化シリコン（Ｓｉ3 Ｎ
4 ）膜（５８）を、例えば１６ｎｍの膜厚に成膜する。
このときの窒化シリコン膜（５８）の成膜条件として
は、例えば、反応ガスに流量が５０ｓｃｃｍのジクロル
シラン（ＳｉＨ2 Ｃｌ2 ）と流量が２００ｓｃｃｍのア
ンモニア（ＮＨ3 ）と流量が２００ｓｃｃｍの窒素（Ｎ
2 ）とよりなる混合ガスを用い、成膜温度を７６０℃、
成膜雰囲気の圧力を７０Ｐａに設定する。なお上記窒化
シリコン膜でゲート絶縁膜４６を形成するときのエッチ
ング条件としては、例えば、エッチングガスに、流量が
７５ｓｃｃｍのトリフルオロメタン（ＣＨＦ3 ）と流量
が２５ｓｃｃｍの酸素とよりなる混合ガスを用い、エッ
チング雰囲気の圧力を５．３２Ｐａ、エッチングパワー
を８００Ｗに設定する。To manufacture the thin film transistor of the second embodiment, the gate insulating film 46 described in (5) of FIG. 3 may be formed of a silicon nitride film. That is, instead of the silicon oxide film (54), the silicon nitride (Si 3 N 4) is formed by, for example, an ordinary low pressure chemical vapor deposition method.
4 ) The film (58) is formed to have a film thickness of 16 nm, for example.
The film forming conditions of the silicon nitride film (58) at this time are, for example, dichlorosilane (SiH 2 Cl 2 ) having a flow rate of 50 sccm, ammonia (NH 3 ) having a flow rate of 200 sccm, and nitrogen (N) having a flow rate of 200 sccm.
2 ) using a mixed gas consisting of
The pressure of the film forming atmosphere is set to 70 Pa. As the etching conditions for forming the gate insulating film 46 with the silicon nitride film, for example, a mixed gas of trifluoromethane (CHF 3 ) having a flow rate of 75 sccm and oxygen having a flow rate of 25 sccm is used as the etching gas. The pressure of the etching atmosphere is set to 5.32 Pa and the etching power is set to 800 W.
【００５４】次に第３の実施例を図６の概略構成断面図
により説明する。図では、前記第１の実施例で説明した
と同様の構成部品には同一番号を付す。図に示すよう
に、薄膜トランジスタ４２のゲート絶縁膜４６は窒化シ
リコン（例えばＳｉ3 Ｎ4 ）膜（５８）で形成されてい
る。またサイドウォール絶縁膜４８は、ゲート４７の一
方側の側壁に形成した酸化シリコン膜６１と、当該酸化
シリコン膜６１の表面に形成した窒化シリコン（例えば
Ｐ−ＳｉＮ）膜６２とによって形成されている。同様に
して、サイドウォール絶縁膜４９は、ゲート４７の他方
側の側壁に形成した酸化シリコン膜６１と、当該酸化シ
リコン膜６１の表面に形成した窒化シリコン（例えばＰ
−ＳｉＮ）膜６２とによって形成されている。Next, a third embodiment will be described with reference to the schematic sectional view of FIG. In the figure, the same components as those described in the first embodiment are designated by the same reference numerals. As shown in the figure, the gate insulating film 46 of the thin film transistor 42 is formed of a silicon nitride (for example, Si 3 N 4 ) film (58). The sidewall insulating film 48 is formed of a silicon oxide film 61 formed on one side wall of the gate 47 and a silicon nitride (eg, P-SiN) film 62 formed on the surface of the silicon oxide film 61. .. Similarly, the sidewall insulating film 49 includes a silicon oxide film 61 formed on the other side wall of the gate 47 and a silicon nitride film formed on the surface of the silicon oxide film 61 (for example, P
-SiN) film 62.
【００５５】上記の如くに、サイドウォール絶縁膜４
８，４９を形成したことにより、各窒化シリコン膜６２
で発生したストレスは酸化シリコン膜６１で緩和され
る。このため、活性層４３やソース・ドレイン領域４
４，４５が形成される多結晶シリコン領域４１にはほと
んどストレスがかからない。したがって、サイドウォー
ル絶縁膜４８，４９中に含まれる水素を放出して多結晶
シリコン領域４１に形成される活性層４３に放出した水
素を拡散する水素化処理の効果がより高められる。As described above, the sidewall insulating film 4
As a result of forming Nos. 8 and 49, each silicon nitride film 62
The stress generated at 1 is relaxed by the silicon oxide film 61. Therefore, the active layer 43 and the source / drain regions 4
Almost no stress is applied to the polycrystalline silicon region 41 in which 4, 45 are formed. Therefore, the effect of the hydrogenation process of diffusing the hydrogen contained in the sidewall insulating films 48 and 49 and diffusing the hydrogen released into the active layer 43 formed in the polycrystalline silicon region 41 is further enhanced.
【００５６】上記第３の実施例で説明した薄膜トランジ
スタの製造方法を、図７により説明する。図７の（１）
に示すように、半導体基板１１にドライバトランジスタ
２１を形成し、さらに第１の絶縁膜１３を形成する。そ
して第１の絶縁膜１３にコンタクトホール１４を設け
る。続いてコンタクトホール１４の内部と第１の絶縁膜
１３の上面とに多結晶シリコン領域４１を形成する。こ
こまでは、前記図２の（４）で説明したと同様に製造さ
れる。A method of manufacturing the thin film transistor described in the third embodiment will be described with reference to FIG. (1) of FIG.
As shown in, the driver transistor 21 is formed on the semiconductor substrate 11, and the first insulating film 13 is further formed. Then, the contact hole 14 is provided in the first insulating film 13. Subsequently, a polycrystalline silicon region 41 is formed inside the contact hole 14 and on the upper surface of the first insulating film 13. Up to this point, it is manufactured in the same manner as described in (4) of FIG.
【００５７】次いで図７の（２）に示す如く、例えば通
常の低圧化学的気相成長法によって、上記多結晶シリコ
ン領域４１を覆う状態に窒化シリコン（例えばＳｉ3 Ｎ
4 ）膜５８を、例えば１６ｎｍの厚さに形成する。この
ときの窒化シリコン膜５８の成膜条件としては、例え
ば、反応ガスに流量が５０ｓｃｃｍのジクロルシラン
（ＳｉＨ2 Ｃｌ2 ）と流量が２００ｓｃｃｍのアンモニ
ア（ＮＨ3 ）と流量が２００ｓｃｃｍの窒素（Ｎ2 ）と
よりなる混合ガスを用い、成膜温度を７６０℃、成膜雰
囲気の圧力を７０Ｐａに設定する。Then, as shown in FIG. 7B, silicon nitride (for example, Si 3 N 4) is formed to cover the polycrystalline silicon region 41 by, for example, a normal low pressure chemical vapor deposition method.
4 ) The film 58 is formed to have a thickness of 16 nm, for example. The conditions for forming the silicon nitride film 58 at this time are, for example, dichlorosilane (SiH 2 Cl 2 ) having a flow rate of 50 sccm, ammonia (NH 3 ) having a flow rate of 200 sccm, and nitrogen (N 2 ) having a flow rate of 200 sccm in the reaction gas. Using a mixed gas consisting of, the film forming temperature is set to 760 ° C. and the pressure of the film forming atmosphere is set to 70 Pa.
【００５８】続いて通常の化学的気相成長法によって、
上記窒化シリコン膜５８の表面に多結晶シリコン膜５５
を、例えば２００ｎｍの厚さに成膜する。このときの成
膜条件としては、例えば、上記図３の（５）で説明した
と同様なので、ここでの説明は省略する。Then, by the ordinary chemical vapor deposition method,
A polycrystalline silicon film 55 is formed on the surface of the silicon nitride film 58.
Is formed into a film having a thickness of, for example, 200 nm. The film forming conditions at this time are, for example, the same as those described in (5) of FIG. 3 above, and thus the description thereof is omitted here.
【００５９】その後、通常のホトリソグラフィーとエッ
チングとによって、上記多結晶シリコン膜５５の２点鎖
線で示す部分を除去して、薄膜トランジスタのゲート４
７を形成する。さらにエッチングを行って、窒化シリコ
ン膜５８の１点鎖線で示す部分を除去して、当該窒化シ
リコン膜５６で薄膜トランジスタのゲート絶縁膜４６を
形成する。このときの多結晶シリコン膜５５のエッチン
グ条件は、前記図３の（５）で説明したと同様なので、
ここでの説明は省略する。また窒化シリコン膜５８のエ
ッチング条件は、前記第２の実施例で説明した窒化シリ
コン膜（５６）と同様なのでここでの説明は省略する。After that, the portion indicated by the chain double-dashed line of the polycrystalline silicon film 55 is removed by ordinary photolithography and etching, and the gate 4 of the thin film transistor is removed.
Form 7. Further, etching is performed to remove the portion indicated by the alternate long and short dash line of the silicon nitride film 58, and the gate insulating film 46 of the thin film transistor is formed by the silicon nitride film 56. The etching conditions of the polycrystalline silicon film 55 at this time are the same as those described in (5) of FIG.
The description here is omitted. Further, the etching conditions of the silicon nitride film 58 are the same as those of the silicon nitride film (56) described in the second embodiment, so the description thereof is omitted here.
【００６０】次いで、前記図３の（５）で説明したと同
様にして、通常のイオン注入法により、ゲート４７の両
側の多結晶シリコン領域４１にソース・ドレイン領域４
４，４５を形成する。このときのイオン注入条件は、前
記図３の（５）で説明したと同様なので、ここでの説明
は省略する。その後図７の（３）に示す如く、通常の化
学的気相成長法によって、ゲート４７側の全面に酸化シ
リコン膜６１を、例えば５０ｎｍの厚さに成膜する。こ
のときの成膜条件としては、例えば前記図２の（２）で
説明したと同様に、流量が２５０ｓｃｃｍのシラン（Ｓ
ｉＨ4 ）と流量が２５０ｓｃｃｍの酸素（Ｏ2 ）と流量
が１００ｓｃｃｍの窒素（Ｎ2 ）とよりなる混合ガスを
用い、成膜温度を４２０℃、成膜雰囲気の圧力を１３．
３Ｐａに設定する。Then, in the same manner as described with reference to FIG. 3 (5), the source / drain regions 4 are formed in the polycrystalline silicon regions 41 on both sides of the gate 47 by the normal ion implantation method.
4, 45 are formed. Since the ion implantation conditions at this time are the same as those described in (5) of FIG. 3, the description thereof is omitted here. Thereafter, as shown in (3) of FIG. 7, a silicon oxide film 61 is formed to a thickness of, for example, 50 nm on the entire surface on the gate 47 side by a normal chemical vapor deposition method. The film forming conditions at this time are, for example, silane (S) with a flow rate of 250 sccm as described in (2) of FIG.
iH 4 ), oxygen (O 2 ) having a flow rate of 250 sccm, and nitrogen (N 2 ) having a flow rate of 100 sccm are used, the film forming temperature is 420 ° C., and the pressure of the film forming atmosphere is 13.
Set to 3 Pa.
【００６１】続いて通常のプラズマを用いた化学的気相
成長法（Ｐ−ＣＶＤ法）によって、上記酸化シリコン膜
６１の表面に窒化シリコン（例えばＰ−ＳｉＮ）膜６２
を、例えば厚さが３００ｎｍに成膜する。このときの成
膜条件としては、例えば前記図３の（６）で説明したと
同様に、反応ガスに、流量が１８０ｓｃｃｍのシラン
（ＳｉＨ4 ）と流量が５００ｓｃｃｍのアンモニア（Ｎ
Ｈ3 ）と流量が７２０ｓｃｃｍの窒素（Ｎ2 ）とよりな
る混合ガスを用い、成膜温度を２００℃、成膜雰囲気の
圧力を３９．９Ｐａに設定する。Then, a silicon nitride (eg P-SiN) film 62 is formed on the surface of the silicon oxide film 61 by a chemical vapor deposition method (P-CVD method) using ordinary plasma.
Is formed to have a thickness of 300 nm, for example. The film forming conditions at this time are, for example, as described in (6) of FIG. 3 above, in the reaction gas, silane (SiH 4 ) having a flow rate of 180 sccm and ammonia (N
H 3 ) and nitrogen (N 2 ) with a flow rate of 720 sccm are used, the film forming temperature is set to 200 ° C., and the pressure of the film forming atmosphere is set to 39.9 Pa.
【００６２】続いて通常のエッチバック処理によって、
上記窒化シリコン膜６２の２点鎖線で示す部分と酸化シ
リコン膜６１の１点鎖線で示す部分とを除去して、ゲー
ト４７の側壁に当該窒化シリコン膜６２と酸化シリコン
膜６１とよりなるサイドウォール絶縁膜４８，４９を形
成する。このとき、多結晶シリコン領域４１の段差部に
も窒化シリコン膜６２と酸化シリコン膜６１とによるサ
イドウォールが形成される。上記エッチバック処理の条
件としては、例えば、エッチングガスに流量が７５ｓｃ
ｃｍのトリフルオロメタン（ＣＨＦ3 ）と流量が２５ｓ
ｃｃｍの酸素とよりなる混合ガスを用い、エッチング雰
囲気の圧力を５．３２Ｐａ、エッチングパワーを８００
Ｗに設定する。Then, by a normal etch-back process,
A portion of the silicon nitride film 62 indicated by a two-dot chain line and a portion of the silicon oxide film 61 indicated by a one-dot chain line are removed, and a sidewall formed of the silicon nitride film 62 and the silicon oxide film 61 on the side wall of the gate 47. Insulating films 48 and 49 are formed. At this time, sidewalls made of the silicon nitride film 62 and the silicon oxide film 61 are also formed on the step portion of the polycrystalline silicon region 41. The conditions for the etch back process are, for example, an etching gas flow rate of 75 sc.
cm Trifluoromethane (CHF 3 ) and flow rate 25s
Using a mixed gas of ccm oxygen and an etching atmosphere with a pressure of 5.32 Pa and an etching power of 800
Set to W.
【００６３】その後、熱処理を行って、上記サイドウォ
ール絶縁膜４８，４９の窒化シリコン（Ｐ−ＳｉＮ）膜
６２中に含まれている水素を、酸化シリコン膜６１を通
して、ゲート４７の下方の多結晶シリコン領域４１で形
成される活性層４３に拡散する。このときの熱処理は、
例えば、１５０℃〜３８０℃の温度雰囲気を有する不活
性ガス雰囲気中で行う。上記の如くに熱処理を行うこと
によって、サイドウォール絶縁膜４８，４９中の水素と
ゲート絶縁膜４６中の水素とが放出されて、多結晶シリ
コン領域４１中に取り込まれる。そして多結晶シリコン
領域４１の活性層４３を形成する部分が水素化処理され
る。このようにして、薄膜トランジスタ４２が形成され
る。Thereafter, heat treatment is performed to allow hydrogen contained in the silicon nitride (P-SiN) film 62 of the sidewall insulating films 48 and 49 to pass through the silicon oxide film 61 and pass through the polycrystalline film below the gate 47. It diffuses into the active layer 43 formed by the silicon region 41. The heat treatment at this time is
For example, it is performed in an inert gas atmosphere having a temperature atmosphere of 150 ° C. to 380 ° C. By performing the heat treatment as described above, hydrogen in the sidewall insulating films 48 and 49 and hydrogen in the gate insulating film 46 are released and taken into the polycrystalline silicon region 41. Then, a portion of the polycrystalline silicon region 41 where the active layer 43 is formed is hydrogenated. In this way, the thin film transistor 42 is formed.
【００６４】その後前記図３の（７）〜図４の（９）に
示したと同様の工程を行うことにより、低抵抗層（図示
せず），層間絶縁膜（図示せず），１層目の配線（図示
せず）等を形成する。Thereafter, the same steps as those shown in FIGS. 3 (7) to 4 (9) are performed to form a low resistance layer (not shown), an interlayer insulating film (not shown), and a first layer. Wiring (not shown) and the like are formed.
【００６５】[0065]
【発明の効果】以上、説明したように、請求項１〜請求
項３の発明によれば、薄膜トランジスタの活性層に近い
部分として、薄膜トランジスタのゲートの側壁に窒化シ
リコン膜よりなるサイドウォール絶縁膜を形成したの
で、窒化シリコン膜より薄膜トランジスタにかかるスト
レスが低減できる。さらに同薄膜トランジスタのゲート
絶縁膜も窒化シリコン膜で形成することにより活性層に
十分な量の水素を拡散することが可能になる。またサイ
ドウォール絶縁膜を、酸化シリコン膜と窒化シリコン膜
とで形成したので、窒化シリコン膜より薄膜トランジス
タに加えられるストレスが酸化シリコン膜によって緩和
できる。このため、薄膜トランジスタにかかるストレス
が大幅に低減できる。また請求項４の発明によれば、ゲ
ートを形成した後に、当該ゲートの周囲の一部分に少な
くとも窒化シリコン膜を形成し、この窒化シリコン膜中
に含まれる水素を放出させることによって、多結晶シリ
コン領域に形成する活性層を水素化処理するので、薄膜
トランジスタの活性層には窒化シリコン膜のストレスが
ほとんど加わらない。このため、薄膜トランジスタの活
性層には結晶欠陥が発生しなくなる。したがって、薄膜
トランジスタの電気的特性のうち、特にキャリア移動度
特性の向上が図れる。As described above, according to the inventions of claims 1 to 3, as a portion near the active layer of the thin film transistor, a sidewall insulating film made of a silicon nitride film is formed on the sidewall of the gate of the thin film transistor. Since it is formed, the stress applied to the thin film transistor by the silicon nitride film can be reduced. Furthermore, by forming the gate insulating film of the thin film transistor with a silicon nitride film, it becomes possible to diffuse a sufficient amount of hydrogen into the active layer. Further, since the sidewall insulating film is formed of the silicon oxide film and the silicon nitride film, the stress applied to the thin film transistor by the silicon nitride film can be relieved by the silicon oxide film. Therefore, the stress applied to the thin film transistor can be significantly reduced. Further, according to the invention of claim 4, after forming the gate, at least a silicon nitride film is formed on a part of the periphery of the gate, and hydrogen contained in the silicon nitride film is released, whereby the polycrystalline silicon region is formed. Since the active layer formed in the above is hydrogenated, the stress of the silicon nitride film is hardly applied to the active layer of the thin film transistor. Therefore, crystal defects do not occur in the active layer of the thin film transistor. Therefore, among the electrical characteristics of the thin film transistor, the carrier mobility characteristic can be particularly improved.
【図１】第１の実施例の概略構成断面図である。FIG. 1 is a schematic configuration sectional view of a first embodiment.
【図２】第１の実施例の製造工程図（その１）である。FIG. 2 is a manufacturing process diagram (1) of the first embodiment.
【図３】第１の実施例の製造工程図（その２）である。FIG. 3 is a manufacturing process diagram (2) of the first embodiment.
【図４】第１の実施例の製造工程図（その３）である。FIG. 4 is a manufacturing process diagram (3) of the first embodiment.
【図５】第２の実施例の概略構成断面図である。FIG. 5 is a schematic configuration sectional view of a second embodiment.
【図６】第３の実施例の概略構成断面図である。FIG. 6 is a schematic structural cross-sectional view of a third embodiment.
【図７】第３の実施例の製造工程図である。FIG. 7 is a manufacturing process diagram of the third embodiment.
【図８】従来例の概略構成断面図である。FIG. 8 is a schematic configuration sectional view of a conventional example.
【図９】従来例の製造工程図（その１）である。FIG. 9 is a manufacturing process diagram (1) of a conventional example.
【図１０】従来例の製造工程図（その２）である。FIG. 10 is a manufacturing process diagram (2) of the conventional example.
１１ 半導体基板 ４１ 多結晶シリコ
ン領域 ４２ 薄膜トランジスタ ４３ 活性層 ４４ ソース・ドレイン領域 ４５ ソース・ドレ
イン領域 ４６ ゲート絶縁膜 ４７ ゲート ４８ サイドウォール絶縁膜 ４９ サイドウォー
ル絶縁膜 ５６ 窒化シリコン膜 ５８ 窒化シリコン
膜 ６１ 酸化シリコン膜 ６２ 窒化シリコン
膜11 semiconductor substrate 41 polycrystalline silicon region 42 thin film transistor 43 active layer 44 source / drain region 45 source / drain region 46 gate insulating film 47 gate 48 sidewall insulating film 49 sidewall insulating film 56 silicon nitride film 58 silicon nitride film 61 silicon oxide Film 62 Silicon nitride film
Claims (4)
ース・ドレイン領域と、 前記活性層上にゲート絶縁膜を介して設けたゲートとに
より構成されていて、前記活性層を水素化処理してなる
薄膜トランジスタにおいて、 前記ゲートの側壁に窒化シリコン膜よりなるサイドウォ
ール絶縁膜を形成したことを特徴とする薄膜トランジス
タ。1. A polycrystalline silicon region provided on a substrate, an active layer formed in the polycrystalline silicon region, source / drain regions provided in the polycrystalline silicon region on both sides of the active layer, and the active region. A thin film transistor formed of a gate provided on a layer through a gate insulating film, wherein the active layer is hydrogenated, and a sidewall insulating film made of a silicon nitride film is formed on a side wall of the gate. Is a thin film transistor.
ース・ドレイン領域と、 前記活性層上にゲート絶縁膜を介して設けたゲートとに
より構成されていて、前記活性層を水素化処理してなる
薄膜トランジスタにおいて、 前記ゲートの側壁に窒化シリコン膜よりなるサイドウォ
ール絶縁膜を形成するとともに、当該薄膜トランジスタ
のゲート絶縁膜を窒化シリコン膜で形成したことを特徴
とする薄膜トランジスタ。2. A polycrystalline silicon region provided on a substrate, an active layer formed in the polycrystalline silicon region, source / drain regions provided in the polycrystalline silicon region on both sides of the active layer, and the active region. A gate provided on the layer through a gate insulating film, wherein a sidewall insulating film made of a silicon nitride film is formed on a side wall of the gate in a thin film transistor formed by hydrogenating the active layer, A thin film transistor in which the gate insulating film of the thin film transistor is formed of a silicon nitride film.
ース・ドレイン領域と、 前記活性層上にゲート絶縁膜を介して設けたゲートとに
より構成されていて、 前記活性層を水素化処理してなる薄膜トランジスタにお
いて、 前記ゲートの側壁にサイドウォール絶縁膜を形成すると
ともに、当該サイドウォール絶縁膜を、当該ゲートの側
壁とその近傍の多結晶シリコン領域上とに形成した酸化
シリコン膜と、当該酸化シリコン膜表面に形成した窒化
シリコン膜とで形成したことを特徴とする薄膜トランジ
スタ。3. A polycrystalline silicon region provided on a substrate, an active layer formed in the polycrystalline silicon region, source / drain regions provided in the polycrystalline silicon region on both sides of the active layer, and the active region. A thin film transistor formed by hydrogenating the active layer, wherein a sidewall insulating film is formed on a sidewall of the gate and the sidewall insulating film is formed. A thin film transistor, wherein the film is formed of a silicon oxide film formed on a sidewall of the gate and a polycrystalline silicon region in the vicinity thereof, and a silicon nitride film formed on a surface of the silicon oxide film.
次いで多結晶シリコン領域上にゲート絶縁膜を介してゲ
ートを形成した後、前記多結晶シリコン領域に形成され
る活性層を水素化処理する薄膜トランジスタの製造方法
において、 前記多結晶シリコン領域上にゲート絶縁膜を介してゲー
トを形成した後に、当該ゲートの周囲の少なくとも一部
分に窒化シリコン膜を形成し、次いで当該窒化シリコン
膜中に含まれる水素を放出させることによって、多結晶
シリコン領域中に形成する活性層を水素化処理すること
を特徴とする薄膜トランジスタの製造方法。4. Forming a polycrystalline silicon region on a substrate,
Next, in a method of manufacturing a thin film transistor, wherein a gate is formed on the polycrystalline silicon region via a gate insulating film, and then an active layer formed on the polycrystalline silicon region is hydrogenated, wherein a gate insulating film is formed on the polycrystalline silicon region. After forming the gate through the film, a silicon nitride film is formed on at least a part of the periphery of the gate, and then hydrogen contained in the silicon nitride film is released to form an active region in the polycrystalline silicon region. A method of manufacturing a thin film transistor, which comprises hydrotreating a layer.
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| JP02445192A JP3182833B2 (en) | 1992-01-14 | 1992-01-14 | Thin film transistor and method of manufacturing the same |
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| Publication Number | Publication Date |
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| JPH05190855A true JPH05190855A (en) | 1993-07-30 |
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ID=12138525
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| JP02445192A Expired - Fee Related JP3182833B2 (en) | 1992-01-14 | 1992-01-14 | Thin film transistor and method of manufacturing the same |
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|---|---|
| JP (1) | JP3182833B2 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0689085A3 (en) * | 1994-06-20 | 1997-01-08 | Canon Kk | Display device and manufacture method for the same |
| JP2002231951A (en) * | 2001-01-29 | 2002-08-16 | Sony Corp | Semiconductor device and its manufacturing method |
| JP2008124340A (en) * | 2006-11-14 | 2008-05-29 | Samsung Sdi Co Ltd | Thin film transistor, and its manufacturing method |
| JP2010161373A (en) * | 2009-01-12 | 2010-07-22 | Samsung Mobile Display Co Ltd | Thin-film transistor and method of manufacturing the same, and flat panel display device with the same |
-
1992
- 1992-01-14 JP JP02445192A patent/JP3182833B2/en not_active Expired - Fee Related
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| JP2010161373A (en) * | 2009-01-12 | 2010-07-22 | Samsung Mobile Display Co Ltd | Thin-film transistor and method of manufacturing the same, and flat panel display device with the same |
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