JPH05189878A - Master clock generator - Google Patents
Master clock generatorInfo
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- JPH05189878A JPH05189878A JP4002624A JP262492A JPH05189878A JP H05189878 A JPH05189878 A JP H05189878A JP 4002624 A JP4002624 A JP 4002624A JP 262492 A JP262492 A JP 262492A JP H05189878 A JPH05189878 A JP H05189878A
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- Japan
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- frequency
- master clock
- output
- fch
- khz
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ロータリタイプ・ディ
ジタルオーディオテープレコーダ（以後、Ｒ−ＤＡＴと
する）信号処理のサンプリング周波数Ｆｓが48ＫＨｚ、
44.1ＫＨｚおよび32ＫＨｚの３周波に対応したマスタク
ロックの生成装置に関するものである。BACKGROUND OF THE INVENTION The present invention relates to a rotary type digital audio tape recorder (hereinafter referred to as R-DAT) signal processing having a sampling frequency Fs of 48 KHz.
The present invention relates to a master clock generation device compatible with 3 frequencies of 44.1 KHz and 32 KHz.
【０００２】[0002]
【従来の技術】Ｒ−ＤＡＴ信号処理のマスタクロック
は、記録／再生に応じてメモリのアクセス管理や種々の
処理タイミング生成およびテープ上への記録フォーマッ
トなどを構成するためのクロックを生成するＦｃｈのＮ
倍のマスタクロック（以後、Ｆｃｈ系マスタクロックと
する）とＰＣＭオーディオ信号をＦｓに応じてアナログ
／ディジタル変換器（以後、ＡＤＣとする）およびディ
ジタル／アナログ変換器（以後、ＤＡＣとする）とイン
タフェースするためのクロックを生成するＦｓのＭ倍の
マスタクロック（以後、Ｆｓ系マスタクロックとする）
の２周波のマスタクロックが必要である。2. Description of the Related Art A master clock for R-DAT signal processing is an Fch that generates a clock for configuring memory access management, various processing timing generation, recording format on tape, etc., according to recording / reproduction. N
Interfaces with double master clock (hereinafter referred to as Fch system master clock) and PCM audio signal according to Fs with analog / digital converter (hereinafter referred to as ADC) and digital / analog converter (hereinafter referred to as DAC) A master clock M times as large as Fs for generating a clock for operation (hereinafter referred to as an Fs system master clock)
2 frequency master clock is required.
【０００３】以下に、従来のＲ−ＤＡＴ信号処理のマス
タクロック生成装置について説明する。図２は従来のＲ
−ＤＡＴ信号処理のマスタクロック生成装置のブロック
図を示す。A conventional master clock generator for R-DAT signal processing will be described below. Figure 2 shows the conventional R
FIG. 6 shows a block diagram of a master clock generator for DAT signal processing.
【０００４】図２において、Ａ，Ｂ，Ｃはそれぞれサン
プリング周波数Ｆｓが48ＫＨｚ、44.1ＫＨｚおよび32Ｋ
Ｈｚの256 倍の周波数を出力するＦｓ系マスタクロック
発振器、Ｄはフォーマットに基づいてテープ上に記録す
るためのクロック周波数Ｆｃｈの２倍の周波数18.816Ｍ
Ｈｚを出力するＦｃｈ系マスタクロック発振器、ＥはＦ
ｓ系マスタクロック発振器Ａ，Ｂ，Ｃいずれかの発振出
力をＦｓに応じて選択する選択手段、Ｆは選択手段Ｅに
より選択されたＦｓ系マスタクロックの出力周波数、Ｇ
はＦｓ系マスタクロックの出力周波数Ｆを入力にしてＰ
ＣＭオーディオ信号をＡＤＣおよびＤＡＣとインタフェ
ースするためなどのクロックを生成するＦｓ系クロック
生成手段、ＨはＦｃｈ系マスタクロック発振器Ｄの出力
周波数を入力にしてメモリのアクセス管理や種々の処理
タイミング生成およびテープ上への記録フォーマットな
どを構成するためのクロックを生成するＦｃｈ系多相ク
ロック生成手段である。In FIG. 2, sampling frequencies Fs of A, B and C are 48 KHz, 44.1 KHz and 32 K, respectively.
Fs system master clock oscillator that outputs a frequency of 256 times Hz, D is a clock frequency for recording on a tape based on the format, twice the frequency of Fch 18.816M
Fch master clock oscillator that outputs Hz, E is F
Selection means for selecting the oscillation output of any one of the s system master clock oscillators A, B, and C according to Fs, F is the output frequency of the Fs system master clock selected by the selection means E, and G
Is the output frequency F of the Fs system master clock, and P
An Fs system clock generation means for generating a clock for interfacing a CM audio signal with an ADC and a DAC, and H using the output frequency of the Fch system master clock oscillator D as an input, memory access management, various processing timing generation, and tape. It is an Fch system multi-phase clock generation means for generating a clock for configuring an upper recording format and the like.
【０００５】このように構成されたＲ−ＤＡＴ信号処理
のマスタクロック生成装置について、以下その動作につ
いて説明する。まず、Ｆｓが48ＫＨｚのとき、選択手段
ＥによりＦｓ系マスタクロック発振器Ａの出力が選択さ
れるので、Ｆｓ系クロック生成手段Ｇは48ＫＨｚの256
倍の出力周波数Ｆを入力クロックにしてＦｓ系クロック
生成手段でＰＣＭオーディオ信号をＡＤＣあるいはＤＡ
Ｃとインタフェースするためなどのクロックを生成す
る。The operation of the master clock generator for R-DAT signal processing configured as above will be described below. First, when Fs is 48 KHz, the output of the Fs system master clock oscillator A is selected by the selection unit E, so the Fs system clock generation unit G is 48 KHz of 256.
The output frequency F, which is doubled, is used as the input clock, and the PCM audio signal is converted to ADC or DA by the Fs system clock generation means.
Generate a clock, such as for interfacing with C.
【０００６】同様にＦｓが44.1ＫＨｚまたは32ＫＨｚの
ときは、選択手段ＥによりＦｓ系マスタクロック発振器
ＢまたはＣの出力周波数ＦがＦｓ系クロック生成手段Ｇ
の入力となる。すなわち、３Ｆｓに対応するＲ−ＤＡＴ
信号処理のＦｓ系マスタクロック発振器は３個必要とな
る。Similarly, when Fs is 44.1 KHz or 32 KHz, the output frequency F of the Fs system master clock oscillator B or C is selected by the selection unit E.
Will be input. That is, R-DAT corresponding to 3Fs
Three Fs master clock oscillators for signal processing are required.
【０００７】また、Ｆｃｈ系マスタクロック発振器Ｄの
出力周波数を入力クロックにしてＦｃｈ系多相クロック
生成手段Ｈはメモリのアクセス管理や種々の処理タイミ
ング生成およびテープ上への記録フォーマットなどを構
成するクロックを生成する。Further, the Fch system multi-phase clock generation means H uses the output frequency of the Fch system master clock oscillator D as an input clock, and the Fch system multiphase clock generation means H constitutes a clock for constituting memory access management, various processing timing generation, recording format on the tape, etc. To generate.
【０００８】[0008]
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、Ｆｓが48ＫＨｚ、44.1ＫＨｚおよび32Ｋ
Ｈｚの３周波に対応した複数個のＦｓ系マスタクロック
発振器とＦｃｈ系マスタクロック発振器が独立に必要と
なり、Ｒ−ＤＡＴシステムの小型化への弊害となるばか
りでなく、Ｆｓ系マスタクロックとＦｃｈ系マスタクロ
ックの周波数干渉からＡＤＣあるいはＤＡＣのアナログ
オーディオ信号にビート干渉が発生する要因にもなると
いう問題を有していた。However, in the above conventional configuration, Fs is 48 KHz, 44.1 KHz, and 32 KHz.
A plurality of Fs-system master clock oscillators and Fch-system master clock oscillators corresponding to 3 Hz of 3 Hz are required independently, which not only hinders downsizing of the R-DAT system, but also Fs-system master clock and Fch-system master clock oscillators. There is a problem that the frequency interference of the master clock may cause beat interference in the analog audio signal of the ADC or DAC.
【０００９】本発明は上記従来の問題を解決するもの
で、Ｒ−ＤＡＴ信号処理に用いられるひとつのＦｃｈ系
マスタクロック発振器からＦｃｈ系マスタクロックおよ
びＦｓ系マスタクロックをそれぞれ生成することがで
き、複数個のＦｓ系およびＦｃｈ系のマスタクロック発
振器を必要としないことにより、ＡＤＣあるいはＤＡＣ
のアナログオーディオ信号にビート干渉が発生する要因
を軽減できるＲ−ＤＡＴ信号処理のマスタクロック生成
装置を提供することを目的とするものである。The present invention solves the above-mentioned conventional problems. It is possible to generate an Fch-system master clock and an Fs-system master clock from one Fch-system master clock oscillator used for R-DAT signal processing. By eliminating the need for Fs and Fch master clock oscillators, ADC or DAC
It is an object of the present invention to provide a master clock generation device for R-DAT signal processing capable of reducing the factor that causes beat interference in the analog audio signal.
【００１０】[0010]
【課題を解決するための手段】この目的を達成するため
に本発明のＲ−ＤＡＴ信号処理のマスタクロック生成装
置は、Ｒ−ＤＡＴのＦｃｈのＮ倍のＦｃｈ系マスタクロ
ック発振器の出力周波数を（１／７３５）倍に分周する
分周器と、前記分周器の出力を基準周波数として参照周
波数と位相を比較する位相比較器とその差信号を平滑す
るローパスフィルタの出力電圧に応じて周波数を発生す
る電圧制御発振器と前記電圧制御発振器の出力周波数を
Ｆｓが48ＫＨｚ、44.1ＫＨｚおよび32ＫＨｚに応じてそ
れぞれ（１／４８０）倍、（１／４４１）倍および（１
／３２０）倍に分周比を設定する分周手段とを有して前
記分周手段の出力周波数を前記位相比較器の参照周波数
として閉ループを構成するＰＬＬ回路とを備えたもので
ある。In order to achieve this object, a master clock generator for R-DAT signal processing according to the present invention sets an output frequency of an Fch system master clock oscillator which is N times the Fch of R-DAT. 1/735) times the frequency divider, a phase comparator for comparing the phase with the reference frequency using the output of the frequency divider as a reference frequency, and a frequency depending on the output voltage of the low-pass filter for smoothing the difference signal. The output frequency of the voltage-controlled oscillator for generating and the output frequency of the voltage-controlled oscillator are (1/480) times, (1/441) times and (1) depending on Fs of 48 KHz, 44.1 KHz and 32 KHz, respectively.
/ 320), and a PLL circuit that forms a closed loop using the output frequency of the frequency dividing means as a reference frequency of the phase comparator.
【００１１】[0011]
【作用】本発明は上記した構成により、Ｒ−ＤＡＴのＦ
ｃｈのＮ倍のＦｃｈ系マスタクロック発振器の出力周波
数を、一方はＦｃｈ系多相クロック生成手段の入力と
し、他方は（１／７３５）倍に分周する分周器の入力と
し、位相比較器で分周器の出力を基準周波数として参照
周波数と位相を比較し、その差信号を平滑するローパス
フィルタの出力電圧に応じて周波数を発生する電圧制御
発振器の出力周波数を分周手段でＦｓが48ＫＨｚ、44.1
ＫＨｚおよび32ＫＨｚに応じてそれぞれ（１／４８０）
倍、（１／４４１）倍および（１／３２０）倍に分周比
を設定し、この分周手段の出力周波数を前記位相比較器
の参照周波数としてＰＬＬ回路を構成しているので、Ｆ
ｃｈのＮ倍のＦｃｈ系マスタクロック発振器を入力にし
てＰＬＬ回路の電圧制御発振器より（１２８×Ｆｓ×Ｎ
倍）の周波数をＦｓ系マスタクロックとして出力するこ
とができる。The present invention has the above-described structure and thus has the F-type of R-DAT.
The output frequency of the Fch system master clock oscillator, which is N times that of ch, is used as the input of the Fch system multi-phase clock generation means and the other as the input of the frequency divider that divides the frequency by (1/735) times. The output frequency of the voltage controlled oscillator that compares the phase with the reference frequency by using the output of the frequency divider as the reference frequency and generates the frequency according to the output voltage of the low-pass filter that smooths the difference signal , 44.1
Each according to KHz and 32KHz (1/480)
Since the frequency division ratio is set to 2 times, (1/441) times and (1/320) times, and the output frequency of this frequency dividing means is used as the reference frequency of the phase comparator to configure the PLL circuit,
From the voltage-controlled oscillator of the PLL circuit (128 x Fs x N
Frequency) can be output as the Fs system master clock.
【００１２】[0012]
【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。図１は本発明の一実施例におけるＲ
−ＤＡＴ信号処理のマスタクロック生成装置のブロック
図を示す。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 shows R in an embodiment of the present invention.
FIG. 6 shows a block diagram of a master clock generator for DAT signal processing.
【００１３】図１において、１はＦｃｈのＮ倍のＦｃｈ
系マスタクロック発振器、２は（１／７３５）倍に分周
する分周器である。３はＰＬＬ回路であり、分周器１の
出力を基準周波数として参照周波数13と位相を比較する
位相比較器４と、その差信号を平滑するローパスフィル
タ５と、その出力電圧に応じて周波数を発生する電圧制
御発振器６と、電圧制御発振器６の出力周波数をＦｓが
48ＫＨｚ、44.1ＫＨｚおよび32ＫＨｚに応じてそれぞれ
（１／４８０）倍、（１／４４１）倍および（１／３２
０）倍する分周器７，８，９を選択する分周手段10で構
成されている。11は電圧制御発振器６より出力されるＦ
ｓ系マスタクロック、ＧはＦｓ系マスタクロックを入力
周波数にして生成されるＦｓ系クロック生成手段、Ｈは
Ｆｃｈマスタクロック発振器１より出力されるＦｃｈ系
マスタクロック12を入力にして生成されるＦｃｈ系多相
クロック生成手段である。In FIG. 1, 1 is an Fch that is N times as large as the Fch.
The system master clock oscillator 2 is a frequency divider that divides the frequency by a factor of (1/735). 3 is a PLL circuit, which uses the output of the frequency divider 1 as a reference frequency to compare the phase with the reference frequency 13, a low-pass filter 5 for smoothing the difference signal, and a frequency according to the output voltage. The voltage-controlled oscillator 6 generated and the output frequency of the voltage-controlled oscillator 6 are
Depending on 48 KHz, 44.1 KHz and 32 KHz, (1/480) times, (1/441) times and (1/32 times), respectively.
0) A frequency dividing means 10 for selecting the frequency dividers 7, 8 and 9 to be multiplied. 11 is the F output from the voltage controlled oscillator 6
s system master clock, G is an Fs system clock generating means generated by using the Fs system master clock as an input frequency, and H is an Fch system generated by receiving an Fch system master clock 12 output from the Fch master clock oscillator 1. It is a multi-phase clock generation means.
【００１４】このように構成された本実施例のＲ−ＤＡ
Ｔ信号処理のマスタクロック生成装置について、以下そ
の動作について説明する。いま、Ｒ−ＤＡＴのＦｃｈの
Ｎ倍の周波数を発生するＦｃｈ系マスタクロック発振器
１のＮ値を２倍とすると、Ｆｃｈ系マスタクロック12の
周波数値は18.816ＭＨｚとなる。この出力の一方をＲ−
ＤＡＴのメモリのアクセス管理や種々の処理タイミング
生成およびテープ上への記録フォーマットを構成するク
ロックを生成するＦｃｈ系多相クロック生成手段Ｈの入
力とする。The R-DA of this embodiment constructed as described above
The operation of the master clock generation device for T signal processing will be described below. If the N value of the Fch master clock oscillator 1 that generates a frequency N times that of the Fch of R-DAT is doubled, the frequency value of the Fch master clock 12 becomes 18.816 MHz. One of this output is R-
It is used as an input of Fch system multi-phase clock generation means H for generating access control of the DAT memory, generation of various processing timings, and a clock forming a recording format on the tape.
【００１５】また他方を分周器２で（１／７３５）倍に
分周し、その出力周波数25.6ＫＨｚの基準周波数と参照
周波数13をそれぞれ入力にして位相比較器４で位相を比
較し、その差信号の出力を平滑するローパスフィルタ５
の出力電圧に応じた周波数を電圧制御発振器６で発生さ
せる。この電圧制御発振器６の出力のＦｓ系マスタクロ
ック11をＡＤＣおよびＤＡＣのインタフェースのクロッ
ク生成などに用いるＦｓ系クロック生成手段Ｇと分周手
段10の入力クロックとする。Further, the other is divided into (1/735) times by the frequency divider 2, the standard frequency of the output frequency 25.6 KHz and the reference frequency 13 are respectively inputted, and the phase is compared by the phase comparator 4, and the Low-pass filter 5 that smoothes the output of the difference signal
The voltage controlled oscillator 6 generates a frequency corresponding to the output voltage of the. The Fs system master clock 11 output from the voltage controlled oscillator 6 is used as an input clock of the Fs system clock generation means G and the frequency division means 10 used for clock generation of the ADC and DAC interfaces.
【００１６】分周手段10は入力されたＦｓ系マスタクロ
ック11の周波数をＦｓが48ＫＨｚ、44.1ＫＨｚおよび32
ＫＨｚに応じてそれぞれ（１／４８０）倍、（１／４４
１）倍、および（１／３２０）倍する分周器７，８，９
をそれぞれ選択し、その出力周波数を位相比較器の参照
周波数13として閉ループを構成する。The frequency dividing means 10 changes the frequency of the inputted Fs system master clock 11 to 48 KHz, 44.1 KHz and 32 KHz.
(1/480) times, (1/44) depending on KHz
1) and (1/320) times frequency dividers 7, 8 and 9
And the output frequency thereof is used as the reference frequency 13 of the phase comparator to form a closed loop.
【００１７】いま、Ｆｓが48ＫＨｚのときに、分周手段
10により（１／４８０）倍の分周器７が選択されたとす
ると、位相比較器４では分周器２からの周波数値25.6Ｋ
Ｈｚを基準周波数にして分周手段10の出力周波数の参照
周波数13と位相を比較するので、参照周波数13の周波数
値は25.6ＫＨｚとなるよう動作をする。よって、電圧制
御発振器６の出力であるＦｓ系マスタクロック周波数
は、（25.6ＫＨｚ×480倍）の12.288ＭＨｚつまり48Ｋ
Ｈｚの256 倍の周波数値となる。Now, when Fs is 48 KHz, frequency dividing means
Assuming that the frequency divider 7 of (1/480) times is selected by 10, the frequency value from the frequency divider 2 is 25.6K in the phase comparator 4.
Since the phase is compared with the reference frequency 13 of the output frequency of the frequency dividing means 10 with Hz as the reference frequency, the frequency value of the reference frequency 13 operates so as to be 25.6 KHz. Therefore, the Fs system master clock frequency output from the voltage controlled oscillator 6 is 12.288 MHz which is (25.6 KHz x 480 times), that is, 48 K.
The frequency value is 256 times Hz.
【００１８】同様にＦｓが44.1ＫＨｚあるいは32ＫＨｚ
のときにおいても、分周手段10で分周器８，９がそれぞ
れ選択されるので、Ｆｓが48ＫＨｚの場合と同様の手順
を経て、電圧制御発振器６の出力のＦｓ系マスタクロッ
ク周波数はＦｓが44.1ＫＨｚのときは、（25.6ＫＨｚ×
441 倍）の11.2896 ＭＨｚつまり44.1ＫＨｚの256 倍の
周波数値となり、Ｆｓが32ＫＨｚのときは、（25.6ＫＨ
ｚ×320 倍）の8.192ＭＨｚつまり32ＫＨｚの256 倍の
周波数値となって出力されることになる。Similarly, Fs is 44.1 KHz or 32 KHz
Even in the case of, since the frequency dividers 8 and 9 are respectively selected by the frequency dividing means 10, the Fs system master clock frequency of the output of the voltage controlled oscillator 6 is Fs by the same procedure as in the case where Fs is 48 KHz. At 44.1 KHz, (25.6 KHz ×
441 times), which is 11.2896 MHz, that is, a frequency value 256 times 44.1 KHz, and when Fs is 32 KHz, (25.6 KH
(z × 320 times) 8.192 MHz, that is, a frequency value of 256 times 32 KHz is output.
【００１９】すなわち、ＦｃｈのＮ倍のＦｃｈ系マスタ
クロック発振器１の出力周波数を入力にして電圧制御発
振器６の出力のＦｓ系マスタクロックの周波数（128 ×
Ｆｓ×Ｎ倍）の周波数値を得ることができ、Ｎを２，
３，…の整数値を選ぶことで、Ｆｓ系マスタクロックの
周波数は（128 ×Ｆｓ×２倍），（128 ×Ｆｓ×３
倍），…の周波数値が出力されるのである。That is, when the output frequency of the Fch system master clock oscillator 1 which is N times the Fch is input, the frequency of the Fs system master clock of the output of the voltage controlled oscillator 6 (128 ×
Fs × N times), and N is 2,
By selecting an integer value of 3, ..., the frequency of the Fs system master clock is (128 × Fs × 2 times), (128 × Fs × 3
That is, the frequency values are output.
【００２０】[0020]
【発明の効果】以上のように本発明によれば、Ｒ−ＤＡ
Ｔ信号処理で使用されるＦｃｈ系とＦｓ系マスタクロッ
クの２周波を得ようとするとき、ＦｃｈのＮ倍のＦｃｈ
系マスタクロック発振器のひとつの出力周波数からＦｓ
が48ＫＨｚ，44.1ＫＨｚおよび32ＫＨｚに応じたＦｓ系
マスタクロックの周波数（128 ×Ｆｓ×Ｎ倍）の周波数
値を得ることができるとともに、これらはＬＳＩ化が可
能な構成であることからＲ−ＤＡＴシステムの小型化に
も対応できる。As described above, according to the present invention, R-DA
When trying to obtain the two frequencies of the Fch system and Fs system master clocks used in T signal processing, the Fch is N times the Fch.
Fs from one output frequency of the master clock oscillator
Can obtain the frequency value of the frequency of the Fs system master clock (128 × Fs × N times) corresponding to 48 KHz, 44.1 KHz and 32 KHz, and these are LSI-configurable R-DAT system. It can also be made smaller.
【００２１】また、ひとつのＦｃｈ系マスタクロックの
発振器から全てのクロックが生成されるので、周波数干
渉からＡＤＣあるいはＤＡＣのアナログオーディオ信号
にビート干渉が発生する要因も軽減できる。Further, since all clocks are generated from one Fch master clock oscillator, it is possible to reduce the factor of causing beat interference in the analog audio signal of the ADC or DAC due to frequency interference.
【図１】本発明の一実施例におけるＲ−ＤＡＴ信号処理
のマスタクロック生成装置のブロック図である。FIG. 1 is a block diagram of a master clock generation device for R-DAT signal processing according to an embodiment of the present invention.
【図２】従来例のＲ−ＤＡＴ信号処理のマスタクロック
生成装置のブロック図である。FIG. 2 is a block diagram of a conventional master clock generation device for R-DAT signal processing.
１ Ｆｃｈ＝9.408 ＭＨｚのＮ倍のＦｃｈ系マスタク
ロック発振器 ２ （１／７３５）倍の分周器 ３ ＰＬＬ回路 ４ 位相比較器 ５ ローパスフィルタ ６ 電圧制御発振器 ７ Ｆｓ＝48ＫＭｚ時の分周器 ８ Ｆｓ＝44.1ＫＨｚ時の分周器 ９ Ｆｓ＝32ＫＨｚ時の分周器 10 分周手段 11 Ｆｓ系マスタクロック 12 Ｆｃｈ系マスタクロック 13 位相比較器の参照周波数 Ｇ Ｆｓ系クロック生成手段 Ｈ Ｆｃｈ系多相クロック生成手段1 Fch = 9.408 MHz N times Fch system master clock oscillator 2 (1/735) times frequency divider 3 PLL circuit 4 Phase comparator 5 Low pass filter 6 Voltage controlled oscillator 7 Fs = 48 kHz frequency divider 8 Fs = Frequency divider at 44.1 KHz 9 Fs = Frequency divider at 32 KHz 10 Dividing means 11 Fs system master clock 12 Fch system master clock 13 Reference frequency of phase comparator G Fs system clock generating means H Fch system multiphase clock Generation means
Claims (1)
テープレコーダの9.408 ＭＨｚ（以後、Ｆｃｈとする）
のＮ倍のＦｃｈ系マスタクロック発振器の出力周波数を
（１／７３５）倍に分周する分周器と、前記分周器の出
力を基準周波数として参照周波数と位相を比較する位相
比較器とその差信号を平滑するローパスフィルタの出力
電圧に応じて周波数を発生する電圧制御発振器と前記電
圧制御発振器の出力周波数をサンプリング周波数（以
後、Ｆｓとする）が48ＫＨｚ、44.1ＫＨｚおよび32ＫＨ
ｚに応じてそれぞれ（１／４８０）倍、（１／４４１）
倍および（１／３２０）倍に分周比を設定する分周手段
を有して前記分周手段の出力周波数を前記位相比較器の
参照周波数として閉ループを構成するＰＬＬ回路とを備
えたロータリタイプ・ディジタルオーディオテープレコ
ーダ信号処理のマスタクロック生成装置。1. A rotary type digital audio tape recorder of 9.408 MHz (hereinafter referred to as Fch).
A frequency divider that divides the output frequency of the Fch system master clock oscillator that is N times the frequency of (1/735) times, and a phase comparator that compares the reference frequency with the phase using the output of the frequency divider as a reference frequency. A voltage-controlled oscillator that generates a frequency according to the output voltage of a low-pass filter that smooths the difference signal and the output frequency of the voltage-controlled oscillator have sampling frequencies (hereinafter referred to as Fs) of 48 KHz, 44.1 KHz, and 32 KH.
Depending on z, (1/480) times, (1/441)
Rotary type having a frequency division means for setting a frequency division ratio of 1/320 times and (1/320) times, and a PLL circuit forming a closed loop using the output frequency of the frequency division means as a reference frequency of the phase comparator. A master clock generator for digital audio tape recorder signal processing.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4002624A JPH05189878A (en) | 1992-01-10 | 1992-01-10 | Master clock generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4002624A JPH05189878A (en) | 1992-01-10 | 1992-01-10 | Master clock generator |
Publications (1)
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4002624A Pending JPH05189878A (en) | 1992-01-10 | 1992-01-10 | Master clock generator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05189878A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011504306A (en) * | 2007-09-27 | 2011-02-03 | テレフオンアクチーボラゲット エル エム エリクソン（パブル） | Single multimode clock source for wireless devices |
| CN109672962A (en) * | 2018-12-27 | 2019-04-23 | 联想(北京)有限公司 | A kind of information processing method and electronic equipment |
-
1992
- 1992-01-10 JP JP4002624A patent/JPH05189878A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011504306A (en) * | 2007-09-27 | 2011-02-03 | テレフオンアクチーボラゲット エル エム エリクソン（パブル） | Single multimode clock source for wireless devices |
| CN109672962A (en) * | 2018-12-27 | 2019-04-23 | 联想(北京)有限公司 | A kind of information processing method and electronic equipment |
| CN109672962B (en) * | 2018-12-27 | 2020-08-25 | 联想(北京)有限公司 | Information processing method and electronic equipment |
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