JPH0518468B2 - - Google Patents
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- JPH0518468B2 JPH0518468B2 JP60202349A JP20234985A JPH0518468B2 JP H0518468 B2 JPH0518468 B2 JP H0518468B2 JP 60202349 A JP60202349 A JP 60202349A JP 20234985 A JP20234985 A JP 20234985A JP H0518468 B2 JPH0518468 B2 JP H0518468B2
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- JP
- Japan
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- polysilicon resistor
- mis transistor
- type
- input
- substrate
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 59
- 229920005591 polysilicon Polymers 0.000 claims description 59
- 239000000758 substrate Substances 0.000 claims description 27
- 230000001681 protective effect Effects 0.000 claims description 16
- 239000004065 semiconductor Substances 0.000 claims description 8
- 230000015556 catabolic process Effects 0.000 claims description 5
- 239000012535 impurity Substances 0.000 claims description 4
- 238000009792 diffusion process Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
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- 230000006378 damage Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Amplifiers (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Protection Of Static Devices (AREA)
Description
【発明の詳細な説明】
(イ) 産業上の利用分野
本発明はMISトランジスタの入力保護回路、特
に一導電型で高不純物濃度の半導体基板上に一導
電型で低不純物濃度のエピタキシヤル層を設けた
基板内に形成されるMISトランジスタの入力保護
回路に関する。
に一導電型で高不純物濃度の半導体基板上に一導
電型で低不純物濃度のエピタキシヤル層を設けた
基板内に形成されるMISトランジスタの入力保護
回路に関する。
(ロ) 従来の技術
従来の入力保護回路としては第6図に示すポリ
シリコン抵抗を用いるものが例えば特開昭59−
169167号公報等で知られている。
シリコン抵抗を用いるものが例えば特開昭59−
169167号公報等で知られている。
第6図に於いて、21はAlにより形成された
入力パツド、22は半導体基板の絶縁膜上に形成
されたN+型ポリシリコン層より成るポリシリコ
ン抵抗体、23は保護用MISトランジスタ、24
は保護されるMISトランジスタである。保護用
MISトランジスタ23はP+型拡散層より成るソ
ースドレイン領域25,26を有し、チヤンネル
領域上のゲート酸化膜上にはゲート電極27を有
し、ドレイン領域26はポリシリコン抵抗体22
とAl配線層28で接続され、ゲート電極27と
ソース領域25はAl配線層28で接地されてい
る。また保護されるMISトランジスタ24はP+
型拡散層より成るソースドレイン領域29,30
とN+型ポリシリコン層より成るゲート電極31
で形成されている。
入力パツド、22は半導体基板の絶縁膜上に形成
されたN+型ポリシリコン層より成るポリシリコ
ン抵抗体、23は保護用MISトランジスタ、24
は保護されるMISトランジスタである。保護用
MISトランジスタ23はP+型拡散層より成るソ
ースドレイン領域25,26を有し、チヤンネル
領域上のゲート酸化膜上にはゲート電極27を有
し、ドレイン領域26はポリシリコン抵抗体22
とAl配線層28で接続され、ゲート電極27と
ソース領域25はAl配線層28で接地されてい
る。また保護されるMISトランジスタ24はP+
型拡散層より成るソースドレイン領域29,30
とN+型ポリシリコン層より成るゲート電極31
で形成されている。
斯る構成をパターン的に見ると第7図に示す如
く、入力バツド21はポリシリコン抵抗体22の
一端に接続され、他端は保護されるMISトランジ
スタ24のゲート電極31に接続されている。ま
た保護用MISトランジスタ23はポリシリコン抵
抗体22の終端とアース間に接続され、そのゲー
ト電極27は接地されて約20V程度のソースドレ
イン間のブレーク電圧を得ている。従つて入力パ
ツド21から印加される入力サージ電圧はポリシ
リコン抵抗体22でなめされた後保護用MISトラ
ンジスタ23からグランドに抜いて保護される
MISトランジスタ24のゲート電極の保護を行つ
ている。
く、入力バツド21はポリシリコン抵抗体22の
一端に接続され、他端は保護されるMISトランジ
スタ24のゲート電極31に接続されている。ま
た保護用MISトランジスタ23はポリシリコン抵
抗体22の終端とアース間に接続され、そのゲー
ト電極27は接地されて約20V程度のソースドレ
イン間のブレーク電圧を得ている。従つて入力パ
ツド21から印加される入力サージ電圧はポリシ
リコン抵抗体22でなめされた後保護用MISトラ
ンジスタ23からグランドに抜いて保護される
MISトランジスタ24のゲート電極の保護を行つ
ている。
(ハ) 発明が解決しようとする問題点
しかしながら斯る従来の入力保護回路では、
P+型半導体基板上にP-型のエピタキシヤル層を
設けたエピタキシヤル型の基板に組み込んだMIS
トランジスタの入力保護回路として用いるとMIS
トランジスタのゲート酸化膜が絶縁破壊されるよ
りはるかに低い入力サージ電圧で保護用MISトラ
ンジスタ23のドレイン領域26が永久破壊され
る欠点があつた。この原因は従来の入力保護回路
では保護用MISトランジスタ23のドレイン領域
26で形成されるダイオードに直列に半導体基板
の持つ基板抵抗が接続されていたのが、エピタキ
シヤル型の基板では基板抵抗が極めて小さくなる
ためである。
P+型半導体基板上にP-型のエピタキシヤル層を
設けたエピタキシヤル型の基板に組み込んだMIS
トランジスタの入力保護回路として用いるとMIS
トランジスタのゲート酸化膜が絶縁破壊されるよ
りはるかに低い入力サージ電圧で保護用MISトラ
ンジスタ23のドレイン領域26が永久破壊され
る欠点があつた。この原因は従来の入力保護回路
では保護用MISトランジスタ23のドレイン領域
26で形成されるダイオードに直列に半導体基板
の持つ基板抵抗が接続されていたのが、エピタキ
シヤル型の基板では基板抵抗が極めて小さくなる
ためである。
(ニ) 問題点を解決するための手段
本発明は斯上した欠点に鑑みてなされ、入力パ
ツド4と保護されるMISトランジスタ7間に接続
された第1のポリシリコン抵抗体6から分枝して
第2のポリシリコン抵抗体9を設け、第2のポリ
シリコン抵抗体9を介して保護用MISトランジス
タ8を接続し、従来の欠点を大巾に改善した入力
保護回路を実現するものである。
ツド4と保護されるMISトランジスタ7間に接続
された第1のポリシリコン抵抗体6から分枝して
第2のポリシリコン抵抗体9を設け、第2のポリ
シリコン抵抗体9を介して保護用MISトランジス
タ8を接続し、従来の欠点を大巾に改善した入力
保護回路を実現するものである。
(ホ) 作用
本発明に依れば、第2のポリシリコン抵抗体9
により保護用MISトランジスタ8のドレイン領域
14で形成されるPN接合に流入する電流が規制
されるので、エピタキシヤル型の基板を用いても
PN接合が永久破壊されるおそれはない。
により保護用MISトランジスタ8のドレイン領域
14で形成されるPN接合に流入する電流が規制
されるので、エピタキシヤル型の基板を用いても
PN接合が永久破壊されるおそれはない。
(ヘ) 実施例
本発明に依る入力保護回路を第1図乃至第5図
を参照して詳述する。
を参照して詳述する。
第1図は本発明に依る第一の実施例の入力保護
回路の上面図を示し、1はP+型の半導体基板2
上にP-型のエピタキシヤル層3を設けた基板、
4は基板1の絶縁膜5上にAlにより形成された
入力パツド、6は基板1のフイールド絶縁膜5上
に形成されたN+型ポリシリコン層より成る第1
のポリシリコン抵抗体、7は保護されるMISトラ
ンジスタ、8は保護用MISトランジスタ、9はフ
イールド絶縁膜5上に形成されたN+型ポリシリ
コン層より成る第2のポリシリコン抵抗体であ
る。保護されるMISトランジスタ7はN+型拡散
層より成るソースドレイン領域10,11が離間
して設けられ、チヤンネル領域上のゲート酸化膜
上にはN+型ポリシリコン層より成るゲート電極
12が設けられ、このゲート電極12は第1のポ
リシリコン抵抗体6とN+型ポリシリコン層で一
体に形成されている。また保護用MISトランジス
タ8はN+型拡散層より成るソースドレイン領域
13,14が離間して設けられ、チヤンネル領域
上のフイールド酸化膜上にはN+型ポリシリコン
層より成るゲート電極15が設けられ、ドレイン
領域14はAl配線層16で第2のポリシリコン
抵抗体9の終端と接続され、ゲート電極15は電
源Vccに接続され、ソース領域13はAl配線層1
6でアースに接続されている。
回路の上面図を示し、1はP+型の半導体基板2
上にP-型のエピタキシヤル層3を設けた基板、
4は基板1の絶縁膜5上にAlにより形成された
入力パツド、6は基板1のフイールド絶縁膜5上
に形成されたN+型ポリシリコン層より成る第1
のポリシリコン抵抗体、7は保護されるMISトラ
ンジスタ、8は保護用MISトランジスタ、9はフ
イールド絶縁膜5上に形成されたN+型ポリシリ
コン層より成る第2のポリシリコン抵抗体であ
る。保護されるMISトランジスタ7はN+型拡散
層より成るソースドレイン領域10,11が離間
して設けられ、チヤンネル領域上のゲート酸化膜
上にはN+型ポリシリコン層より成るゲート電極
12が設けられ、このゲート電極12は第1のポ
リシリコン抵抗体6とN+型ポリシリコン層で一
体に形成されている。また保護用MISトランジス
タ8はN+型拡散層より成るソースドレイン領域
13,14が離間して設けられ、チヤンネル領域
上のフイールド酸化膜上にはN+型ポリシリコン
層より成るゲート電極15が設けられ、ドレイン
領域14はAl配線層16で第2のポリシリコン
抵抗体9の終端と接続され、ゲート電極15は電
源Vccに接続され、ソース領域13はAl配線層1
6でアースに接続されている。
本発明の特徴は第2のポリシリコン抵抗体9を
設けた点にある。第2のポリシリコン抵抗体9は
第1のポリシリコン抵抗体6と一体に形成され、
第1のポリシリコン抵抗体6の終端付近より分枝
している。第2のポリシリコン抵抗体9の終端は
第2図に示す如く、Al配線層16でドレイン領
域14と接続されている。なお基板1は0.01〜
0.02ΩcmのP++型の半導体基板2と8〜20Ωcmの
P-型のエピタキシヤル層3とで構成され、第1
のポリシリコン抵抗体6は略1KΩに設定し、第
2のポリシリコン抵抗体9は第1のポリシリコン
抵抗体6の入力パツド4側から800Ωのところで
分枝して略500Ωに設定している。
設けた点にある。第2のポリシリコン抵抗体9は
第1のポリシリコン抵抗体6と一体に形成され、
第1のポリシリコン抵抗体6の終端付近より分枝
している。第2のポリシリコン抵抗体9の終端は
第2図に示す如く、Al配線層16でドレイン領
域14と接続されている。なお基板1は0.01〜
0.02ΩcmのP++型の半導体基板2と8〜20Ωcmの
P-型のエピタキシヤル層3とで構成され、第1
のポリシリコン抵抗体6は略1KΩに設定し、第
2のポリシリコン抵抗体9は第1のポリシリコン
抵抗体6の入力パツド4側から800Ωのところで
分枝して略500Ωに設定している。
斯上したエピタキシヤル型の基板では特公昭58
−19137号公報に示される様に相補型MISトラン
ジスタを組み込む場合に基板の寄生抵抗を除去で
きる極めて有効なラツチアツプ対策を実現でき
る。
−19137号公報に示される様に相補型MISトラン
ジスタを組み込む場合に基板の寄生抵抗を除去で
きる極めて有効なラツチアツプ対策を実現でき
る。
パターン的に見ると、入力パツド4は第1のポ
リシリコン抵抗体6の一端にコンタクトを介して
接続されており、他端は保護されるMISトランジ
スタ7のゲート電極12に直結されている。第1
のポリシリコンの抵抗体6の終端付近からは第2
のポリシリコン抵抗体9が分枝しており、第2の
ポリシリコン抵抗体9の終端はAl配線層16を
介して保護用MISトランジスタ8のドレイン領域
14と接続されている。保護用MISトランジスタ
8はゲート酸化膜をフイールド絶縁膜を用いた寄
生MOS構造を採用している。
リシリコン抵抗体6の一端にコンタクトを介して
接続されており、他端は保護されるMISトランジ
スタ7のゲート電極12に直結されている。第1
のポリシリコンの抵抗体6の終端付近からは第2
のポリシリコン抵抗体9が分枝しており、第2の
ポリシリコン抵抗体9の終端はAl配線層16を
介して保護用MISトランジスタ8のドレイン領域
14と接続されている。保護用MISトランジスタ
8はゲート酸化膜をフイールド絶縁膜を用いた寄
生MOS構造を採用している。
第3図は第1図に示す本発明の一実施例の等価
回路図であり、入力パツド4に第1のポリシリコ
ン抵抗体6の一端を接続し、他端は保護される
MISトランジスタ7のゲート電極12に接続され
ている。また第1のポリシリコン抵抗体6の終端
付近は第2のポリシリコン抵抗体9を介して保護
用MISトランジスタ8のドレインに接続されてい
る。第2のポリシリコン抵抗体9は保護用MISト
ランジスタ8のドレイン領域14に流入するラツ
シユカレントを規制している。
回路図であり、入力パツド4に第1のポリシリコ
ン抵抗体6の一端を接続し、他端は保護される
MISトランジスタ7のゲート電極12に接続され
ている。また第1のポリシリコン抵抗体6の終端
付近は第2のポリシリコン抵抗体9を介して保護
用MISトランジスタ8のドレインに接続されてい
る。第2のポリシリコン抵抗体9は保護用MISト
ランジスタ8のドレイン領域14に流入するラツ
シユカレントを規制している。
次に本発明に依る入力保護回路の動作について
説明する。保護用MISトランジスタ8は巾100μ
m長さ5μmのチヤンネル領域を有する寄生MOS
構造を有し、ソースドレイン間のブレークダウン
電圧BVDSを約20Vに設定している。従つて入力
パツド4に印加される入力サージ電圧が第1のポ
リシリコン抵抗体6の終端で約30V以下になる様
に設計され、保護されるMISトランジスタ7の保
護ゲート耐圧を約40V以下になる様に設計してい
る。このため入力サージ電圧は第1のポリシリコ
ン抵抗体6でそのピーク電圧をなめされた後第2
のポリシリコン抵抗体9を介して保護用MISトラ
ンジスタ8で基板へ入力サージ電圧は抜かれて
MISトランジスタ7のゲート電極には20V以上の
入力サージ電圧は印加されない。また第2のポリ
シリコン抵抗体9により保護用MISトランジスタ
8のドレイン領域14へのラツシユカレントを規
制され、ドレイン領域14のPN接合は永久破壊
されない。
説明する。保護用MISトランジスタ8は巾100μ
m長さ5μmのチヤンネル領域を有する寄生MOS
構造を有し、ソースドレイン間のブレークダウン
電圧BVDSを約20Vに設定している。従つて入力
パツド4に印加される入力サージ電圧が第1のポ
リシリコン抵抗体6の終端で約30V以下になる様
に設計され、保護されるMISトランジスタ7の保
護ゲート耐圧を約40V以下になる様に設計してい
る。このため入力サージ電圧は第1のポリシリコ
ン抵抗体6でそのピーク電圧をなめされた後第2
のポリシリコン抵抗体9を介して保護用MISトラ
ンジスタ8で基板へ入力サージ電圧は抜かれて
MISトランジスタ7のゲート電極には20V以上の
入力サージ電圧は印加されない。また第2のポリ
シリコン抵抗体9により保護用MISトランジスタ
8のドレイン領域14へのラツシユカレントを規
制され、ドレイン領域14のPN接合は永久破壊
されない。
本発明の第2の実施例の入力保護回路を第4図
および第5図を参照して詳述する。なお第1図と
同じ構成には同一図番を用いた。
および第5図を参照して詳述する。なお第1図と
同じ構成には同一図番を用いた。
第4図はその上面図を示し、1はエピタキシヤ
ル型の基板、4は基板1の絶縁膜5上にAlによ
り形成された入力パツド、6は基板1のフイール
ド絶縁膜5上に形成されたN+型ポリシリコン層
より成る第1のポリシリコン抵抗体、7は保護さ
れるMISトランジスタ、17は保護用MISトラン
ジスタ、9はフイールド絶縁膜5上に形成された
N+型ポリシリコン層より成る第2のポリシリコ
ン抵抗体である。本実施例では保護用MISトラン
ジスタ17をN+型拡散層より成るソースドレイ
ン領域18,19とチヤンネル領域上の薄いゲー
ト酸化膜上に設けたN+型ポリシリコン層より成
るゲート電極20で構成し、ゲート電極20およ
びソース領域18をAl配線層16でアースに接
続している点に特徴がある。本実施例の保護用
MISトランジスタ17もソースドレイン間のブレ
ークダウン電圧BVDSは約20Vに設定され、動作
態様は前述した第一の実施例と全く同じである。
ル型の基板、4は基板1の絶縁膜5上にAlによ
り形成された入力パツド、6は基板1のフイール
ド絶縁膜5上に形成されたN+型ポリシリコン層
より成る第1のポリシリコン抵抗体、7は保護さ
れるMISトランジスタ、17は保護用MISトラン
ジスタ、9はフイールド絶縁膜5上に形成された
N+型ポリシリコン層より成る第2のポリシリコ
ン抵抗体である。本実施例では保護用MISトラン
ジスタ17をN+型拡散層より成るソースドレイ
ン領域18,19とチヤンネル領域上の薄いゲー
ト酸化膜上に設けたN+型ポリシリコン層より成
るゲート電極20で構成し、ゲート電極20およ
びソース領域18をAl配線層16でアースに接
続している点に特徴がある。本実施例の保護用
MISトランジスタ17もソースドレイン間のブレ
ークダウン電圧BVDSは約20Vに設定され、動作
態様は前述した第一の実施例と全く同じである。
(ト) 発明の効果
本発明に依れば、P+型半導体基板上にP-型エ
ピタキシヤル層を設けたエピタキシヤル型基板に
も有効に動作できる入力保護回路を実現できる利
点を有する。
ピタキシヤル層を設けたエピタキシヤル型基板に
も有効に動作できる入力保護回路を実現できる利
点を有する。
また本発明では第2のポリシリコン抵抗体9を
第1のポリシリコン抵抗体6より分枝するのみで
達成でき、ラツチアツプ対策に有効なエピタキシ
ヤル型基板にも有効に動作できる入力保護回路を
実現できる利点を有する。
第1のポリシリコン抵抗体6より分枝するのみで
達成でき、ラツチアツプ対策に有効なエピタキシ
ヤル型基板にも有効に動作できる入力保護回路を
実現できる利点を有する。
更に本発面では第1のポリシリコン抵抗体6、
第2のポリシリコン抵抗体9および保護される
MISトランジスタ7のゲート電極12をN+型ポ
リシリコン層で一体的に形成でき、極めて小型の
入力保護回路を実現できる利点を有する。
第2のポリシリコン抵抗体9および保護される
MISトランジスタ7のゲート電極12をN+型ポ
リシリコン層で一体的に形成でき、極めて小型の
入力保護回路を実現できる利点を有する。
第1図は本発明の第1の実施例に依る入力保護
回路を説明する上面図、第2図は第1図の−
線断面図、第3図は本発明の第1の実施例の等価
回路図、第4図は本発明の第2の実施例に依る入
力保護回路を説明する上面図、第5図は本発明の
第2の実施例の等価回路図、第6図は従来の入力
保護回路を説明する上面図、第7図は従来の入力
保護回路の等価回路図である。 主な図番の説明、1はエピタキシヤル型の基
板、4は入力パツド、6は第1のポリシリコン抵
抗体、7は保護されるMISトランジスタ、8は保
護用MISトランジスタ、9は第2のポリシリコン
抵抗体である。
回路を説明する上面図、第2図は第1図の−
線断面図、第3図は本発明の第1の実施例の等価
回路図、第4図は本発明の第2の実施例に依る入
力保護回路を説明する上面図、第5図は本発明の
第2の実施例の等価回路図、第6図は従来の入力
保護回路を説明する上面図、第7図は従来の入力
保護回路の等価回路図である。 主な図番の説明、1はエピタキシヤル型の基
板、4は入力パツド、6は第1のポリシリコン抵
抗体、7は保護されるMISトランジスタ、8は保
護用MISトランジスタ、9は第2のポリシリコン
抵抗体である。
Claims (1)
- 【特許請求の範囲】 1 一導電型で高不純物濃度の半導体基板と該基
板上に設けられた一導電型で低不純物濃度のエピ
タキシヤル層と、 該エピタキシヤル層上の絶縁層上に設けた入力
パツドと、 該入力パツドに一端を接続され、他端を保護さ
れるMISトランジスタのゲート電極に接続された
第1のポリシリコン抵抗体と、 前記エピタキシヤル層表面に設けた所定のソー
スドレイン間ブレークダウン電圧を有する保護用
MISトランジスタと、 前記第1のポリシリコン抵抗体の終端付近より
分岐され、その分岐された終端を前記保護用MIS
トランジスタのドレイン領域に接続されラツシユ
カレントの流入を規制する第2のポリシリコン抵
抗体とを具備することを特徴とする入力保護回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60202349A JPS6262561A (ja) | 1985-09-12 | 1985-09-12 | 入力保護回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60202349A JPS6262561A (ja) | 1985-09-12 | 1985-09-12 | 入力保護回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6262561A JPS6262561A (ja) | 1987-03-19 |
JPH0518468B2 true JPH0518468B2 (ja) | 1993-03-12 |
Family
ID=16456058
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60202349A Granted JPS6262561A (ja) | 1985-09-12 | 1985-09-12 | 入力保護回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6262561A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4989057A (en) * | 1988-05-26 | 1991-01-29 | Texas Instruments Incorporated | ESD protection for SOI circuits |
US9650215B2 (en) | 2013-05-17 | 2017-05-16 | Intelligrated Headquarters Llc | Robotic carton unloader |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56108267A (en) * | 1980-01-31 | 1981-08-27 | Nec Corp | Insulated-gate field-effect semiconductor device |
JPS60167467A (ja) * | 1984-02-10 | 1985-08-30 | Hitachi Micro Comput Eng Ltd | 半導体装置 |
-
1985
- 1985-09-12 JP JP60202349A patent/JPS6262561A/ja active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56108267A (en) * | 1980-01-31 | 1981-08-27 | Nec Corp | Insulated-gate field-effect semiconductor device |
JPS60167467A (ja) * | 1984-02-10 | 1985-08-30 | Hitachi Micro Comput Eng Ltd | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
JPS6262561A (ja) | 1987-03-19 |
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