JPH05183416A - Power-on reset circuit - Google Patents
Power-on reset circuitInfo
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- JPH05183416A JPH05183416A JP34577291A JP34577291A JPH05183416A JP H05183416 A JPH05183416 A JP H05183416A JP 34577291 A JP34577291 A JP 34577291A JP 34577291 A JP34577291 A JP 34577291A JP H05183416 A JPH05183416 A JP H05183416A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＣＭＯＳ回路のパワー
オンリセット回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power-on reset circuit for a CMOS circuit.
【０００２】[0002]
【従来の技術】図３は従来のパワーオンリセット回路の
回路図である。１は電源電圧端子、２と５は抵抗、３は
Ｎ型ＭＯＳトランジスタ、４はＰ型ＭＯＳトランジス
タ、６は波形整形用インバータ、７は出力端子である。
図４のＡ，Ｂ，Ｃ，Ｄはそれぞれ電源電圧端子１，接続
点ｂ，接続点ｃ，出力端子７の電圧波形である。2. Description of the Related Art FIG. 3 is a circuit diagram of a conventional power-on reset circuit. Reference numeral 1 is a power supply voltage terminal, 2 and 5 are resistors, 3 is an N-type MOS transistor, 4 is a P-type MOS transistor, 6 is a waveform shaping inverter, and 7 is an output terminal.
A, B, C, and D in FIG. 4 are voltage waveforms of the power supply voltage terminal 1, the connection point b, the connection point c, and the output terminal 7, respectively.
【０００３】回路の動作はまず時間ｔ０で電源電圧が立
上り始め時間ｔ１で、Ｎ型トランジスタのしきい値電圧
Ｖｔｎまで達したとき、Ｎ型トランジスタ３がＯＮしｂ
点の電位はＧＮＤレベルに下がる。この時Ｐ型トランジ
スタのしきい値電圧｜Ｖtp｜がＶｔｎより高いとする
と、Ｐ型トランジスタ４はＯＦＦ状態のままで、接続点
ｃはＧＮＤレベルであり、出力端子７は電源レベルであ
る。時間ｔ２で電源が｜Ｖｔｐ｜に達するとＰ型トラン
ジスタ４がＯＮしｃ点の電位は電源電圧レベルとなり、
インバータ６が反転して出力端子７はＧＮＤレベルにな
る。この時の電源電圧をリセット解除電圧とよぶ。従っ
て出力信号７をパワーオンリセット信号とすることで、
電源の立上りを検出して図４のＤの様なリセット信号を
発生させることができる。The operation of the circuit is such that the power supply voltage starts to rise at time t0 and at time t1 when the threshold voltage Vtn of the N-type transistor is reached, the N-type transistor 3 is turned on.
The potential at the point drops to the GND level. At this time, if the threshold voltage | Vtp | of the P-type transistor is higher than Vtn, the P-type transistor 4 remains in the OFF state, the connection point c is at the GND level, and the output terminal 7 is at the power supply level. When the power supply reaches | Vtp | at time t2, the P-type transistor 4 is turned on, and the potential at the point c becomes the power supply voltage level.
The inverter 6 is inverted and the output terminal 7 becomes GND level. The power supply voltage at this time is called a reset release voltage. Therefore, by setting the output signal 7 as the power-on reset signal,
It is possible to generate a reset signal such as D in FIG. 4 by detecting the rise of the power supply.
【０００４】ところで、ＣＭＯＳ回路が安定に動作する
ためには、電源電圧としてＰ型とＮ型トランジスタのし
きい値電圧の和（＝｜Ｖｔｐ｜＋Ｖｔｎ）以上必要であ
る。従って、ＣＭＯＳ回路に安定してパワーオンリセッ
トをかけるためには、常にリセット解除電圧をＣＭＯＳ
回路の最低動作電圧以上に設定する必要がある。In order for the CMOS circuit to operate stably, the power supply voltage must be equal to or higher than the sum of threshold voltages of P-type and N-type transistors (= | Vtp | + Vtn). Therefore, in order to apply a power-on reset to the CMOS circuit in a stable manner, the reset release voltage is always set to the CMOS.
It must be set above the minimum operating voltage of the circuit.
【０００５】しかし、従来のパワーオンリセット回路で
は、リセット解除電圧がＰ型トランジスタのしきい値電
圧｜Ｖｔｐ｜またはＮ型トランジスタのしきい値電圧Ｖ
ｔｎの高い方で決まる。従って、製造上しきい値電圧が
ばらつくと電源の立上り時において最低動作電圧以下で
リセット解除すなわちパワーオンリセットが行われてし
まう場合が考えられる。また、ノイズの乗った電源で、
かつ電源の立上りが遅い場合には、リセット解除電圧の
近傍で、パワーオンリセット回路が発振してしまう可能
性がある。However, in the conventional power-on reset circuit, the reset release voltage is the threshold voltage | Vtp | of the P-type transistor or the threshold voltage V of the N-type transistor.
Determined by the higher tn. Therefore, when the threshold voltage varies due to manufacturing, there is a possibility that reset release, that is, power-on reset may be performed at a voltage equal to or lower than the minimum operating voltage when the power supply rises. Also, with a noisy power supply,
Moreover, if the power supply rises slowly, the power-on reset circuit may oscillate near the reset release voltage.
【０００６】[0006]
【発明が解決しようとする課題】本発明は、上記従来例
の欠点に鑑み提案されたものであり、常にＣＭＯＳ回路
の最低動作電圧以上で安定してパワーオンリセット信号
を発生する回路を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been proposed in view of the above-mentioned drawbacks of the prior art, and provides a circuit which constantly generates a power-on reset signal at a minimum operating voltage of a CMOS circuit or more. The purpose is to
【０００７】[0007]
【課題を解決するための手段】ソースを第１の電源に接
続し、ゲートをドレインに接続した第１の導電型のＭＯ
Ｓトランジスタと、ソースを第２の電源に接続し、ゲー
トとドレインとを前記第１のＭＯＳトランジスタのドレ
インに接続した、前記第１の導電型のＭＯＳトランジス
タと反対導電型の第２のＭＯＳトランジスタと、一端を
前記第１の電源に接続した第１の抵抗と、ソースを前記
第２の電源に、ゲートを前記第１のＭＯＳトランジスタ
のドレインに、ドレインを前記第１の抵抗に接続した前
記第１のＭＯＳトランジスタと反対導電型の第３のＭＯ
Ｓトランジスタと、一端を前記第１の電源に接続した第
１の抵抗と異なる抵抗値を持つ第２の抵抗と、ソースを
前記第２の電源に、ゲートを前記第１のＭＯＳトランジ
スタのドレインに、ドレインを前記第２の抵抗に接続し
た前記第１のＭＯＳトランジスタと反対導電型の第４の
ＭＯＳトランジスタと、入力が前記第４のＭＯＳトラン
ジスタのドレインに接続された第１のインバータと、セ
ット入力が前記第３のＭＯＳトランジスタのドレイン
に、リセット入力が前記第１のインバータの出力に接続
された、第１のセットリセット型フリップフロップによ
って構成されることを特徴とするヒステリシスを有した
パワーオンリセット回路。A first conductivity type MO having a source connected to a first power supply and a gate connected to a drain.
A second MOS transistor having an opposite conductivity type to the first conductivity type MOS transistor, in which an S transistor and a source are connected to a second power supply, and a gate and a drain are connected to the drain of the first MOS transistor. A first resistor having one end connected to the first power source, a source connected to the second power source, a gate connected to the drain of the first MOS transistor, and a drain connected to the first resistor. A third MO having a conductivity type opposite to that of the first MOS transistor
An S transistor, a second resistor having a resistance value different from that of the first resistor whose one end is connected to the first power source, a source for the second power source, and a gate for the drain of the first MOS transistor. A fourth MOS transistor having a conductivity type opposite to that of the first MOS transistor having a drain connected to the second resistor, and a first inverter having an input connected to the drain of the fourth MOS transistor, a set Power-on with hysteresis, characterized in that it comprises a first set-reset flip-flop, the input of which is connected to the drain of the third MOS transistor and the reset input of which is connected to the output of the first inverter. Reset circuit.
【０００８】[0008]
【作用】パワーオンリセット信号は常にＣＭＯＳ回路の
最低動作電圧（｜Ｖｔｐ｜＋Ｖｔｎ）以上で発生するた
め、ＣＭＯＳ回路に安定してパワーオンリセットが行え
る。またパワーオンリセット信号にヒステリシスタ特性
を持たせることで、ノイズの多い電源を用いた場合で
も、安定したパワーオンリセット信号を発生させる。Since the power-on reset signal is always generated at the minimum operating voltage (| Vtp | + Vtn) or higher of the CMOS circuit, the CMOS circuit can be stably power-on reset. In addition, by giving the power-on reset signal a hysteresis characteristic, a stable power-on reset signal is generated even when a noisy power supply is used.
【０００９】[0009]
【実施例】以下図面を参照して本発明の一実施例を説明
する。図１は、本発明の実施例を示すパワーオンリセッ
ト回路である。１１は電源端子、１２はＰ型トランジス
タ、１３と１５と１７はＮ型トランジスタ、１４と１６
は抵抗、１８と１９と２０はインバータ、２１はセット
リセット型フリップフロップ、２２は出力端子である。
ここで、Ｐ型トランジスタ１２，Ｎ型トランジスタ１３
で構成される部分回路を、バイアス回路とよぶ。図２
は、各接続点と端子の波形を示す。Ｅ，Ｆ，Ｇ，Ｈ，
Ｊ，Ｋはそれぞれ電源電圧端子１１，接続点ｆ，接続点
ｇ，接続点ｊ，接続点ｋ，出力端子２２の波形である。
まずＥに示すよう、電源電圧が時間Ｔ０で立上り始め、
時間Ｔ１で電圧電圧が、｜Ｖｔｐ｜＋Ｖｔｎを越えると
バイアス回路に電流が流れ始まる。Ｎ型トランジスタ１
３と１５は、カレントミラーとなっているため、Ｎ型ト
ランジスタ１５には、抵抗１４を通じてＮ型トランジス
タ１３に比例した電流（Ｉ１５）が流れる。接続点ｆの
電圧はＦに示すよう、抵抗１４の抵抗値とこの抵抗を流
れる電流Ｉ１５の積で決まる電圧分だけ、電源電圧から
降下する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a power-on reset circuit showing an embodiment of the present invention. 11 is a power supply terminal, 12 is a P-type transistor, 13 and 15 and 17 are N-type transistors, and 14 and 16
Is a resistor, 18 and 19 and 20 are inverters, 21 is a set-reset type flip-flop, and 22 is an output terminal.
Here, the P-type transistor 12 and the N-type transistor 13
The partial circuit composed of is called a bias circuit. Figure 2
Shows the waveform of each connection point and terminal. E, F, G, H,
J and K are waveforms of the power supply voltage terminal 11, the connection point f, the connection point g, the connection point j, the connection point k, and the output terminal 22, respectively.
First, as shown in E, the power supply voltage starts rising at time T0,
At time T1, when the voltage exceeds │Vtp│ + Vtn, current starts to flow in the bias circuit. N-type transistor 1
Since 3 and 15 are current mirrors, a current (I15) proportional to the N-type transistor 13 flows through the N-type transistor 15 through the resistor 14. As shown by F, the voltage at the connection point f drops from the power supply voltage by a voltage determined by the product of the resistance value of the resistor 14 and the current I15 flowing through this resistor.
【００１０】さらに電源電圧が上昇すると、電源電圧に
比例してＩ１５が大きくなるため、時間Ｔ２では接続点
ｆの電圧はＧＮＤレベルまで降下する。ここでＮ型トラ
ンジスタ１５と１７は、同一（特性が同じ）とする。ま
た抵抗１４と１６については、同種で抵抗値のみ抵抗１
６が小さいとすると、Ｇに示すよう時間Ｔ２では接続点
ｇは抵抗１６が抵抗１４に比べ小さいためＧＮＤレベル
とはならず、さらに電源電圧が上昇し時間Ｔ３になった
ときＧＮＤレベルまで降下する。When the power supply voltage further rises, I15 increases in proportion to the power supply voltage, so that the voltage at the connection point f drops to the GND level at time T2. Here, it is assumed that the N-type transistors 15 and 17 are the same (have the same characteristics). The resistors 14 and 16 are of the same type and only have a resistance value of 1
Assuming that 6 is small, at time T2, the connection point g does not reach the GND level because the resistor 16 is smaller than the resistor 14 at time T2, and further falls to the GND level when the power supply voltage rises and reaches time T3. ..
【００１１】Ｔ２とＴ３での反転（電源電圧レベルから
ＧＮＤレベルへの降下）の起こる時の電源電圧の差は、
抵抗１４と１６の抵抗差によって保証される。The difference in power supply voltage at the time of inversion (drop from power supply voltage level to GND level) at T2 and T3 is
Guaranteed by the resistance difference between resistors 14 and 16.
【００１２】また、反転する時の電源電圧も、バイアス
回路の構成によりＣＭＯＳ回路の最低動作電圧（｜Ｖｔ
ｐ｜＋Ｖｔｎ）以上が保証される。Further, the power supply voltage at the time of inversion is also the minimum operating voltage (| Vt of the CMOS circuit depending on the configuration of the bias circuit.
p | + Vtn) or higher is guaranteed.
【００１３】これらの接続点ｆ，ｇの信号をインバータ
を介して波形整形用したものをそれぞれ波形Ｈ，Ｊに示
す。Waveforms H and J are obtained by shaping the signals at these connection points f and g through an inverter.
【００１４】さらに、Ｈ，Ｊに示す信号をセットリセッ
ト型フリップフロップの入力とすることで、Ｋに示すヒ
ステリシス特性を有したパワーオンリセット信号を得る
ことができる。波形Ｋにおいて、時間Ｔ４での立ち下が
りをリセット解除電圧，時間Ｔ５での立上りをリセット
電圧とよぶと、前述したようにリセット解除電圧，リセ
ット電圧は、製造上トランジスタのしきい値電圧（｜Ｖ
ｔｐ｜，Ｖｔｎ）がばらついた時でも、いずれもＣＭＯ
Ｓ回路の最低動作電圧（｜Ｖｔｐ｜＋Ｖｔｎ）以上とな
ることが保証される。またパワーオンリセット信号のヒ
ステリシス幅（＝リセット解除電圧−リセット電圧）
は、前述したとおり抵抗１４と１６の抵抗差によって保
証されており、ノイズの多い電源を用いた場合でも、安
定してパワーオンリセット信号を発生させることが出来
る。Furthermore, by inputting the signals H and J to the set-reset type flip-flop, a power-on reset signal having a hysteresis characteristic K can be obtained. In the waveform K, the fall at time T4 is called a reset release voltage and the rise at time T5 is called a reset voltage. As described above, the reset release voltage and the reset voltage are the threshold voltage (| V
tp |, Vtn) even when they vary, CMO
It is guaranteed that the voltage becomes equal to or higher than the minimum operating voltage (| Vtp | + Vtn) of the S circuit. Also, the hysteresis width of the power-on reset signal (= reset release voltage-reset voltage)
Is guaranteed by the resistance difference between the resistors 14 and 16 as described above, and a power-on reset signal can be stably generated even when a noisy power supply is used.
【００１５】[0015]
【発明の効果】以上説明したように、本発明によれば常
にＣＭＯＳ回路の最低動作電圧以上で安定してパワーオ
ンリセット信号を発生させることができる。As described above, according to the present invention, the power-on reset signal can always be stably generated at the minimum operating voltage of the CMOS circuit or higher.
【図１】本発明の実施例に係るパワーオンリセット回路
の回路図である。FIG. 1 is a circuit diagram of a power-on reset circuit according to an embodiment of the present invention.
【図２】図１の各端子の波形図である。FIG. 2 is a waveform diagram of each terminal in FIG.
【図３】従来例に係るパワーオンリセット回路の回路図
である。FIG. 3 is a circuit diagram of a power-on reset circuit according to a conventional example.
【図４】図３の各端子の波形図である。FIG. 4 is a waveform diagram of each terminal in FIG.
１，１１…電源電圧端子、２，５，１４，１６…抵抗、
４，１２…Ｐ型トランジスタ、３，１３，１５，１７…
Ｎ型トランジスタ、６，１８，１９，２０…インバー
タ、７，２２…出力、２１…セットリセット型フリップ
フロップ。1, 11 ... Power supply voltage terminals, 2, 5, 14, 16 ... Resistors,
4, 12 ... P-type transistors, 3, 13, 15, 17 ...
N-type transistor, 6, 18, 19, 20 ... Inverter, 7, 22 ... Output, 21 ... Set-reset type flip-flop.
Claims (3)
レインに接続した第１の導電型のＭＯＳトランジスタ
と、 ソースを第２の電源に接続し、ゲートとドレインとを前
記第１のＭＯＳトランジスタのドレインに接続した、前
記第１の導電型のＭＯＳトランジスタと反対導電型の第
２のＭＯＳトランジスタと、 一端を前記第１の電源に接続した第１の抵抗と、 ソースを前記第２の電源に、ゲートを前記第１のＭＯＳ
トランジスタのドレインに、ドレインを前記第１の抵抗
に接続した前記第１のＭＯＳトランジスタと反対導電型
の第３のＭＯＳトランジスタによって構成されることを
特徴とするパワーオンリセット回路。1. A first conductivity type MOS transistor having a source connected to a first power supply and a gate connected to a drain, and a source connected to a second power supply, the gate and the drain being connected to the first power supply. A second MOS transistor of the opposite conductivity type to the first conductivity type MOS transistor connected to the drain of the MOS transistor; a first resistor having one end connected to the first power supply; and a source of the second resistance The power source of the first MOS gate
A power-on reset circuit, characterized in that the drain of the transistor is constituted by a third MOS transistor having a conductivity type opposite to that of the first MOS transistor having the drain connected to the first resistor.
抗値を持つ第２の抵抗と、 ソースを前記第２の電源に、ゲートを前記第１のＭＯＳ
トランジスタのドレインに、ドレインを前記第２の抵抗
に接続した前記第１のＭＯＳトランジスタと反対導電型
の第４のＭＯＳトランジスタによって構成されたことを
特徴とするパワーオンリセット回路。2. The circuit according to claim 1, wherein a second resistor having a resistance value different from that of the first resistor having one end connected to the first power source, a source for the second power source, and a gate for the second power source. First MOS
A power-on reset circuit comprising a drain of a transistor and a fourth MOS transistor having a conductivity type opposite to that of the first MOS transistor having a drain connected to the second resistor.
された第１のインバータと、 セット入力が前記第３のＭＯＳトランジスタのドレイン
に、リセット入力が前記第１のインバータの出力に接続
された、第１のセットリセット型フリップフロップによ
って構成されることを特徴とするパワーオンリセット回
路。3. The circuit according to claim 2, wherein a first inverter whose input is connected to the drain of the fourth MOS transistor, a set input to the drain of the third MOS transistor, and a reset input to the third MOS transistor. A power-on reset circuit comprising a first set-reset flip-flop connected to the output of the first inverter.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34577291A JPH05183416A (en) | 1991-12-27 | 1991-12-27 | Power-on reset circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34577291A JPH05183416A (en) | 1991-12-27 | 1991-12-27 | Power-on reset circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05183416A true JPH05183416A (en) | 1993-07-23 |
Family
ID=18378873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34577291A Pending JPH05183416A (en) | 1991-12-27 | 1991-12-27 | Power-on reset circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05183416A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5523709A (en) * | 1994-11-30 | 1996-06-04 | Sgs-Thomson Microelectronics, Inc. | Power-on reset circuit and method |
| KR100621227B1 (en) * | 1999-02-01 | 2006-09-06 | 매그나칩 반도체 유한회사 | Power on reset circuit |
| JP2008252888A (en) * | 2007-03-29 | 2008-10-16 | Mitsutoyo Corp | Power-on-reset circuit, and method of generating power-on-reset signal |
| US7545186B2 (en) | 2004-06-15 | 2009-06-09 | Fujitsu Microelectroncis Limited | Reset circuit |
| US8736320B2 (en) | 2009-10-13 | 2014-05-27 | Oki Semiconductor Co., Ltd. | Power-on reset circuit |
-
1991
- 1991-12-27 JP JP34577291A patent/JPH05183416A/en active Pending
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| US9136827B2 (en) | 2009-10-13 | 2015-09-15 | Lapis Semiconductor Co., Ltd. | Power-on reset circuit |
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