JPH05183126A - Semiconductor memory - Google Patents
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- JPH05183126A JPH05183126A JP3359820A JP35982091A JPH05183126A JP H05183126 A JPH05183126 A JP H05183126A JP 3359820 A JP3359820 A JP 3359820A JP 35982091 A JP35982091 A JP 35982091A JP H05183126 A JPH05183126 A JP H05183126A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にスタックト容量型ダイナミックランダムアクセスメ
モリ（以下、ＤＲＡＭ）に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device,
In particular, it relates to a stacked capacitance type dynamic random access memory (hereinafter, DRAM).
【０００２】[0002]
【従来の技術】従来のスタックト容量型ＤＲＡＭの製造
工程について図面を参照して説明する。図９〜図１１は
従来のスタックト容量型ＤＲＡＭのビット線に垂直な断
面について製造工程を示すものである。2. Description of the Related Art A manufacturing process of a conventional stacked capacitance type DRAM will be described with reference to the drawings. 9 to 11 show a manufacturing process for a cross section perpendicular to the bit line of the conventional stacked capacitance type DRAM.
【０００３】Ｐ型半導体基板１上の能動素子領域以外の
領域に周知の選択酸化技術を用いてフィールド酸化膜２
を形成した後トランジスタのしきい値電圧調整用のイオ
ン注入を行い、ゲート酸化膜３，ゲートポリシリコン電
極４を形成する。トランジスタのソース・ドレイン領域
に周知のＬＤＤ構造となるように、リン（Ｐ）及びヒ素
（ＡS）を注入することにより、Ｎ型拡散層５を形成す
る。その後全面に層間絶縁膜となる酸化シリコン膜６を
成長することにより、図９の構造を得る。A field oxide film 2 is formed on a region other than the active element region on the P-type semiconductor substrate 1 by using a well-known selective oxidation technique.
After forming, the ion implantation for adjusting the threshold voltage of the transistor is performed to form the gate oxide film 3 and the gate polysilicon electrode 4. The N-type diffusion layer 5 is formed by implanting phosphorus (P) and arsenic (AS) so that the source / drain region of the transistor has a well-known LDD structure. After that, a silicon oxide film 6 serving as an interlayer insulating film is grown on the entire surface to obtain the structure shown in FIG.
【０００４】フォトリソグラフィ技術を用いて電荷蓄積
電極とトランジスタのソース領域を接続するためのコン
タクト孔２１を酸化シリコン膜６に形成し、全面に電荷
蓄積電極となる多結晶シリコン膜１９を成長させた後、
フォトリソグラフィ技術を用いて電荷蓄積電極パターン
にフォトレジスト２０をパターニングし、図１０に示す
構造を得る。A contact hole 21 for connecting the charge storage electrode and the source region of the transistor is formed in the silicon oxide film 6 by using the photolithography technique, and a polycrystalline silicon film 19 serving as the charge storage electrode is grown on the entire surface. rear,
Photoresist 20 is patterned on the charge storage electrode pattern using a photolithography technique to obtain the structure shown in FIG.
【０００５】続いてフォトレジスト２０をマスクにし
て、多結晶シリコン膜１９をエッチングすることによ
り、電荷蓄積電極９を形成し図１１に示す構造を得る。
その後、容量絶縁膜、容量対向電極を形成することによ
り、スタックト型容量が形成され、ビット線及びワード
線となる配線層を形成することによりＤＲＡＭが完成す
る。Then, the polycrystalline silicon film 19 is etched by using the photoresist 20 as a mask to form the charge storage electrode 9 and obtain the structure shown in FIG.
After that, a stacked type capacitor is formed by forming a capacitor insulating film and a capacitor counter electrode, and a DRAM is completed by forming a wiring layer to be a bit line and a word line.
【０００６】スタックト容量型ＤＲＡＭのセル容量を大
きくするために種々のメモリセルが提案されているが、
このうちＦＩＮ構造セルと呼ばれるスタックト容量型Ｄ
ＲＡＭのビット線に垂直な断面について製造工程を示し
たものが図１２〜図１５である。Various memory cells have been proposed in order to increase the cell capacity of the stacked capacity type DRAM.
Among them, stacked capacitance type D called FIN structure cell
12 to 15 show the manufacturing process for the cross section of the RAM perpendicular to the bit line.
【０００７】既に説明した従来工程と全く同様にしてト
ランジスタを形成した後、図１２に示すように第１の層
間絶縁膜となる酸化シリコン膜６、第２の層間絶縁膜と
なる窒化シリコン膜７、及び酸化シリコン膜１７を連続
して堆積する。次に、電荷蓄積電極とトランジスタのソ
ース領域を接続するためのコンタクト孔を上記各膜６，
７，１７に形成し、ポリシリコン膜１９を堆積し、マス
ク２０をパターニングする（図１３参照）。After forming a transistor in exactly the same manner as the conventional process described above, as shown in FIG. 12, a silicon oxide film 6 serving as a first interlayer insulating film and a silicon nitride film 7 serving as a second interlayer insulating film are formed. , And the silicon oxide film 17 are continuously deposited. Next, a contact hole for connecting the charge storage electrode and the source region of the transistor is formed in each of the films 6 and 6.
7 and 17, a polysilicon film 19 is deposited, and a mask 20 is patterned (see FIG. 13).
【０００８】次に、ポリシリコン膜１９をパターニング
して電荷蓄積電極を形成する。この状態でフッ酸を用い
てエッチングすることにより、酸化シリコン膜１７のみ
を除去することにより図１４の構造を得る。最後に、図
１５に示すように、容量絶縁膜１０と対向電極１１を形
成する。この構造では、コンタクト部以外の電荷蓄積電
極の裏面にも容量を形成することができるので、セル容
量を大きくすることが可能である。Next, the polysilicon film 19 is patterned to form a charge storage electrode. By etching with hydrofluoric acid in this state, only the silicon oxide film 17 is removed to obtain the structure of FIG. Finally, as shown in FIG. 15, the capacitive insulating film 10 and the counter electrode 11 are formed. With this structure, since the capacitance can be formed on the back surface of the charge storage electrode other than the contact portion, the cell capacitance can be increased.
【０００９】[0009]
【発明が解決しようとする課題】前述した従来のスタッ
クト容量型ＤＲＡＭでは、電荷蓄積電極とトランジスタ
のソース領域とのコンタクト孔２１と、電荷蓄積電極９
との相対位置関係をマスク２０形成時の目合わせによっ
て決定しているため、電荷蓄積電極がコンタクト孔に対
して位置ズレした場合や、電荷蓄積電極のエッチング時
にサイドエッチが生じた場合には、図１１に示すように
コンタクト孔内の電荷蓄積電極９に微少な孔２１ａが形
成され、電界集中によりこの領域の容量絶縁膜に高電界
が加わるという問題点があった。In the conventional stacked capacitance type DRAM described above, the contact hole 21 between the charge storage electrode and the source region of the transistor and the charge storage electrode 9 are formed.
Since the relative positional relationship between the charge storage electrode and the contact hole is determined by alignment when the mask 20 is formed, when the charge storage electrode is misaligned with respect to the contact hole or when side etching occurs during etching of the charge storage electrode, As shown in FIG. 11, a minute hole 21a is formed in the charge storage electrode 9 in the contact hole, and a high electric field is applied to the capacitive insulating film in this region due to electric field concentration.
【００１０】また図１２〜図１５に示したＦＩＮ構造の
場合には、図１６に示すように電荷蓄積電極のパターニ
ング時に位置ずれやサイドエッチがあった場合には、酸
化シリコン膜１７のエッチング時に窒化シリコン膜７の
下方の層間絶縁膜と成るべき酸化シリコン膜６もエッチ
ングされてしまうという問題点があった。Further, in the case of the FIN structure shown in FIGS. 12 to 15, when there is a position shift or side etching at the time of patterning the charge storage electrode as shown in FIG. 16, at the time of etching the silicon oxide film 17. There has been a problem that the silicon oxide film 6 to be the interlayer insulating film below the silicon nitride film 7 is also etched.
【００１１】[0011]
【課題を解決するための手段】本願発明の要旨は、半導
体基板の表面に形成されたソース・ドレイン領域を有す
る転送トランジスタと、上記ソース領域と接続され、半
導体基板の表面上方に設けられたスタックト型容量体と
で構成された記憶セルを含む半導体記憶装置において、
前記スタックト型容量体の電荷蓄積電極は上記ソース領
域上の層間絶縁膜に形成されたコンタクト孔を介してソ
ース領域と接続されており、上記コンタクト孔を画成す
る上記層間絶縁膜の壁は保護膜で被われており、該保護
膜は上記電荷蓄積電極よりエッチング比の小さい材料で
形成されていることである。The gist of the present invention is to provide a transfer transistor having a source / drain region formed on the surface of a semiconductor substrate, and a stacked transistor connected to the source region and provided above the surface of the semiconductor substrate. In a semiconductor memory device including a memory cell configured with a type capacitor,
The charge storage electrode of the stacked capacitor is connected to the source region through a contact hole formed in the interlayer insulating film on the source region, and the wall of the interlayer insulating film defining the contact hole is protected. That is, the protective film is covered with a film, and the protective film is formed of a material having an etching ratio smaller than that of the charge storage electrode.
【００１２】[0012]
【発明の作用】上記保護膜は層間絶縁膜よりエッチング
比の小さな材料で形成されているので、電荷蓄積電極の
パターニング時にサイドエッチを防止する。Since the protective film is formed of a material having a smaller etching ratio than the interlayer insulating film, side etching is prevented during patterning of the charge storage electrode.
【００１３】[0013]
【実施例】次に本発明の実施例について図面を参照して
説明する。図１〜図２は本発明の一実施例のスタックト
容量型ＤＲＡＭを示す。図１はワード線に垂直な方向の
断面図、図２は図１のＡ−Ａ’におけるビット線に垂直
な方向の断面図である。図３〜図８は図１〜図２に示し
たスタックト容量型ＤＲＡＭの製造方法を示している。Embodiments of the present invention will now be described with reference to the drawings. 1 and 2 show a stacked capacitance type DRAM according to an embodiment of the present invention. FIG. 1 is a sectional view in a direction perpendicular to the word lines, and FIG. 2 is a sectional view in a direction perpendicular to the bit lines in AA ′ of FIG. 3 to 8 show a method of manufacturing the stacked capacitance type DRAM shown in FIGS.
【００１４】以下、製造工程にしたがい本発明の一実施
例について説明する。Ｐ型シリコン基板１上の能動素子
領域以外の領域に、周知の選択酸化技術を用いて厚さ５
００nm程度のフィールド酸化膜２を形成する。トランジ
スタのしきい値電圧調整用にボロンをイオン注入した
後、約１５nmのゲート酸化膜３、厚さ約３００nmのゲー
トポリシリコン電極４を形成し、トランジスタのソー
ス，ドレイン領域に周知のＬＤＤ構造となるように、リ
ン（Ｐ）およびヒ素（ＡS）を注入してＮ型拡散層５を
形成する。このようにしてトランジスタが形成され、図
３に示した構造を得る。An embodiment of the present invention will be described below according to the manufacturing process. A thickness of 5 is formed on the P-type silicon substrate 1 in a region other than the active element region by using a well-known selective oxidation technique.
A field oxide film 2 of about 00 nm is formed. After ion implantation of boron for adjusting the threshold voltage of the transistor, a gate oxide film 3 having a thickness of about 15 nm and a gate polysilicon electrode 4 having a thickness of about 300 nm are formed, and a well-known LDD structure is formed in the source and drain regions of the transistor. As a result, phosphorus (P) and arsenic (AS) are implanted to form the N-type diffusion layer 5. The transistor is formed in this way, and the structure shown in FIG. 3 is obtained.
【００１５】その後、全面に約２００nmの酸化シリコン
膜６、約３０nmの窒化シリコン膜７、約２００nmの酸化
シリコン膜１７を連続して成長して図４の構造を得る。After that, a silicon oxide film 6 of about 200 nm, a silicon nitride film 7 of about 30 nm, and a silicon oxide film 17 of about 200 nm are successively grown on the entire surface to obtain the structure of FIG.
【００１６】フォトリソグラフィ技術を用いて、電荷蓄
積電極とトランジスタのソースとの接続のためのコンタ
クト孔５０を開孔した後、全面に約５０nmの窒化シリコ
ン膜１８を成長し図５に示した構造を得る。After forming a contact hole 50 for connecting the charge storage electrode and the source of the transistor by using the photolithography technique, a silicon nitride film 18 of about 50 nm is grown on the entire surface and the structure shown in FIG. To get
【００１７】この状態で全面を異方性エッチングを用い
てエッチバックとすると、前記コンタクト孔５０の側壁
には窒化シリコン膜８が形成される。また、このエッチ
ングによるエッチレートは窒化シリコン膜よりも酸化シ
リコン膜の方が大きいため、酸化シリコン膜１７はコン
タクト孔の側壁の窒化膜８よりも凹んだ形状になる。続
いて約１５０nmの多結晶シリコン膜１９を成長し、層抵
抗が約６０Ω／□になるようにリン拡散し、図６の構造
を得る。When the entire surface is etched back by anisotropic etching in this state, the silicon nitride film 8 is formed on the side wall of the contact hole 50. Further, since the etching rate of this etching is higher in the silicon oxide film than in the silicon nitride film, the silicon oxide film 17 has a shape recessed from the nitride film 8 on the side wall of the contact hole. Subsequently, a polycrystalline silicon film 19 having a thickness of about 150 nm is grown and phosphorus is diffused so that the layer resistance becomes about 60 Ω / □ to obtain the structure shown in FIG.
【００１８】フォトリソグラフィ技術を用いて、多結晶
シリコン膜１９を所望のパターンにパターニングし電荷
蓄積電極９を形成する。図６に示したように、コンタク
ト孔の側壁を被う窒化膜８が酸化シリコン膜１７よりも
突出しているので、多結晶シリコン１９のエッチング時
にサイドエッチが生じても、図１６に示したようなコン
タクト孔内の電荷蓄積電極の多結晶シリコンに、微少な
穴が形成される可能性は小さくなっている。The photolithography technique is used to pattern the polycrystalline silicon film 19 into a desired pattern to form the charge storage electrode 9. As shown in FIG. 6, since the nitride film 8 covering the side wall of the contact hole is projected more than the silicon oxide film 17, even if side etching occurs during the etching of the polycrystalline silicon 19, as shown in FIG. It is less likely that minute holes will be formed in the polycrystalline silicon of the charge storage electrode in such contact holes.
【００１９】続いて、フッ酸でエッチングすることによ
り、酸化シリコン膜１７をエッチングして図７の構造を
得るが、このときコンタクト孔の側壁は窒化シリコン膜
８で被われているため、酸化シリコン膜１７のエッチン
グ時に層間絶縁膜となる酸化シリコン膜６は決してエッ
チングされることはない。Subsequently, by etching with hydrofluoric acid, the silicon oxide film 17 is etched to obtain the structure of FIG. 7. At this time, since the side wall of the contact hole is covered with the silicon nitride film 8, the silicon oxide film 17 is formed. When the film 17 is etched, the silicon oxide film 6 serving as an interlayer insulating film is never etched.
【００２０】その後、酸化膜に換算した膜厚が６nm程度
の窒化シリコン膜を含む容量絶縁膜１０を形成し、厚さ
１５０nm程度の多結晶シリコン膜を成長し、リン拡散に
よって層抵抗を６０Ω／□程度にした後、所望のパター
ンにパターニングすることにより、容量対向電極１１を
形成し図８に示す構造を得る。Thereafter, a capacitive insulating film 10 including a silicon nitride film having a film thickness converted to an oxide film of about 6 nm is formed, a polycrystalline silicon film having a thickness of about 150 nm is grown, and the layer resistance is 60 Ω / by phosphorus diffusion. Then, the capacitance counter electrode 11 is formed by patterning to a desired pattern and then the structure shown in FIG. 8 is obtained.
【００２１】この後、層間絶縁膜，配線接続のためのコ
ンタクト孔、配線層の形成を繰り返すことによって図１
〜図２に示すスタックト容量空ＤＲＡＭが完成する。After that, the formation of the interlayer insulating film, the contact hole for wiring connection, and the wiring layer is repeated to obtain the structure shown in FIG.
~ The stacked capacity empty DRAM shown in FIG. 2 is completed.
【００２２】このＦＩＮ構造では前述したように、コン
タクト部以外の電荷蓄積電極の裏面にも容量を形成する
ことができるので、同一のマスクパターンを用いても、
セル容量の値を約１．５倍に大きくすることができる。In this FIN structure, as described above, since the capacitance can be formed on the back surface of the charge storage electrode other than the contact portion, even if the same mask pattern is used,
The value of the cell capacity can be increased about 1.5 times.
【００２３】図１７は本発明を図９〜図１１に示した通
常のスタックト容量型ＤＲＡＭに適用した実施例であ
る。コンタクト孔の側壁の窒化シリコン膜８と酸化シリ
コン膜６との高さの差は、あらかじめ成長する酸化シリ
コン膜６の膜厚とコンタクト孔の側壁の窒化膜のエッチ
バック時間とにより、酸化膜と窒化膜のエッチレートの
差により調節することができるので、本実施例のように
窒化膜８の高さを高くすることにより、電荷蓄積電極と
なる多結晶シリコンのエッチング時に、コンタクト孔内
の多結晶シリコンにサイドエッチが入らないようにする
ことができる。FIG. 17 shows an embodiment in which the present invention is applied to the ordinary stacked capacitance type DRAM shown in FIGS. The difference in height between the silicon nitride film 8 and the silicon oxide film 6 on the side wall of the contact hole depends on the thickness of the silicon oxide film 6 grown in advance and the etching back time of the nitride film on the side wall of the contact hole. Since it can be adjusted by the difference in the etching rate of the nitride film, by increasing the height of the nitride film 8 as in the present embodiment, it is possible to increase the height of the nitride film 8 during the etching of the polycrystalline silicon serving as the charge storage electrode It is possible to prevent the side etch from entering the crystalline silicon.
【００２４】[0024]
【発明の効果】以上説明したように、本発明のスタック
ト容量型ＤＲＡＭは、電荷蓄積電極とトランジスタのソ
ースとを接続するコンタクト孔の側壁が、トランジスタ
のゲート電極直上にある層間絶縁膜とは異なり、ゲート
電極のエッチングに対してエッチレートの小さな材料か
らなる保護膜で被われているので、電荷蓄積電極がコン
タクト孔に対して目ずれした場合や電荷蓄積電極のエッ
チング時に、サイドエッチが生じた場合でもコンタクト
孔内に微少な穴が形成されにくく、またＦＩＮ構造の場
合には層間絶縁膜がエッチングされるのを防ぐことがで
きるので、電荷蓄積電極とコンタクトとのマージンを小
さくすることができ、メモリセルを小さくすることがで
きるという効果を有する。As described above, in the stacked capacitance type DRAM of the present invention, the side wall of the contact hole connecting the charge storage electrode and the source of the transistor is different from the interlayer insulating film immediately above the gate electrode of the transistor. Since the gate electrode is covered with a protective film made of a material having a low etching rate against etching, side etching occurs when the charge storage electrode is misaligned with the contact hole or when the charge storage electrode is etched. Even in this case, it is difficult to form a minute hole in the contact hole, and in the case of the FIN structure, the interlayer insulating film can be prevented from being etched, so that the margin between the charge storage electrode and the contact can be reduced. The effect is that the memory cell can be made smaller.
【図１】本発明の第１実施例を示す断面図である。FIG. 1 is a sectional view showing a first embodiment of the present invention.
【図２】図１のＡ−Ａ’線断面図である。FIG. 2 is a sectional view taken along the line A-A ′ in FIG.
【図３】第１実施例の工程を示す断面図である。FIG. 3 is a cross-sectional view showing a process of the first embodiment.
【図４】第１実施例の他の工程を示す断面図である。FIG. 4 is a cross-sectional view showing another step of the first embodiment.
【図５】第１実施例の他の工程を示す断面図である。FIG. 5 is a cross-sectional view showing another process of the first embodiment.
【図６】第１実施例の他の工程を示す断面図である。FIG. 6 is a cross-sectional view showing another process of the first embodiment.
【図７】第１実施例の他の工程を示す断面図である。FIG. 7 is a cross-sectional view showing another process of the first embodiment.
【図８】第１実施例の他の工程を示す断面図である。FIG. 8 is a cross-sectional view showing another process of the first embodiment.
【図９】従来例の工程を示す断面図である。FIG. 9 is a cross-sectional view showing a process of a conventional example.
【図１０】従来例の他の工程を示す断面図である。FIG. 10 is a cross-sectional view showing another process of the conventional example.
【図１１】従来例の他の工程を示す断面図である。FIG. 11 is a cross-sectional view showing another process of the conventional example.
【図１２】他の従来例の工程を示す断面図である。FIG. 12 is a cross-sectional view showing a process of another conventional example.
【図１３】他の従来例の他の工程を示す断面図である。FIG. 13 is a cross-sectional view showing another process of another conventional example.
【図１４】他の従来例の他の工程を示す断面図である。FIG. 14 is a cross-sectional view showing another process of another conventional example.
【図１５】他の従来例の他の工程を示す断面図である。FIG. 15 is a cross-sectional view showing another process of another conventional example.
【図１６】従来例の欠点を示す断面図である。FIG. 16 is a cross-sectional view showing a defect of the conventional example.
【図１７】本発明の第２実施例を示す断面図である。FIG. 17 is a sectional view showing a second embodiment of the present invention.
１ Ｐ型シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ Ｎ型拡散層 ６ 第１の層間絶縁膜 ７ 第２の層間絶縁膜 ８ コンタクト孔側壁絶縁膜 ９ 電荷蓄積電極 １０ 容量絶縁膜 １１ 容量対向電極 １２ 第３の層間絶縁膜 １３ ＷＳiビット線 １４ 第４の層間絶縁膜 １５ アルミワード線 １７ 酸化シリコン膜 １８ 窒化シリコン膜 １９ 多結晶シリコン膜 ２０ フォトレジスト ２１ コンタクト孔 1 P-type silicon substrate 2 Field oxide film 3 Gate oxide film 4 Gate electrode 5 N-type diffusion layer 6 First interlayer insulating film 7 Second interlayer insulating film 8 Contact hole sidewall insulating film 9 Charge storage electrode 10 Capacitance insulating film 11 Capacitance counter electrode 12 Third interlayer insulating film 13 WSi bit line 14 Fourth interlayer insulating film 15 Aluminum word line 17 Silicon oxide film 18 Silicon nitride film 19 Polycrystalline silicon film 20 Photoresist 21 Contact hole
Claims (2)
ドレイン領域を有する転送トランジスタと、上記ソース
領域と接続され、半導体基板の表面上方に設けられたス
タックト型容量体とで構成された記憶セルを含む半導体
記憶装置において、前記スタックト型容量体の電荷蓄積
電極は上記ソース領域上の層間絶縁膜に形成されたコン
タクト孔を介してソース領域と接続されており、上記コ
ンタクト孔を画成する上記層間絶縁膜の壁は保護膜で被
われており、該保護膜は上記電荷蓄積電極よりエッチン
グ比の小さい材料で形成されていることを特徴とする半
導体記憶装置。1. A source formed on the surface of a semiconductor substrate.
In a semiconductor memory device including a memory cell including a transfer transistor having a drain region and a stacked capacitor connected to the source region and provided above a surface of a semiconductor substrate, charge accumulation of the stacked capacitor The electrode is connected to the source region through a contact hole formed in the interlayer insulating film on the source region, and a wall of the interlayer insulating film defining the contact hole is covered with a protective film, The semiconductor memory device, wherein the protective film is formed of a material having a smaller etching ratio than the charge storage electrode.
材料で形成された第２保護膜で被われており、上記層間
絶縁膜と第２保護膜は上記転送トランジスタのゲート電
極を被っており、上記電荷蓄積電極はゲート電極の上方
に延在しゲート電極上の第２保護膜から離隔しており、
上記スタックト型容量体は電荷蓄積電極の表面を被う容
量絶縁膜と、該容量絶縁膜を介して電荷蓄積電極に対向
しゲート電極上方では第２保護膜と容量絶縁膜との間に
も延在した対向電極をさらに有する請求項１記載の半導
体記憶装置。2. The interlayer insulating film is covered with a second protective film formed of a material having a small etching ratio, and the interlayer insulating film and the second protective film cover the gate electrode of the transfer transistor, The charge storage electrode extends above the gate electrode and is separated from the second protective film on the gate electrode,
The stacked capacitor has a capacitance insulating film covering the surface of the charge storage electrode, and extends across the charge storage electrode via the capacitance insulation film and extends between the second protective film and the capacitance insulation film above the gate electrode. The semiconductor memory device according to claim 1, further comprising an existing counter electrode.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3359820A JP2841991B2 (en) | 1991-12-27 | 1991-12-27 | Semiconductor storage device |
Applications Claiming Priority (1)
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| JP3359820A JP2841991B2 (en) | 1991-12-27 | 1991-12-27 | Semiconductor storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05183126A true JPH05183126A (en) | 1993-07-23 |
| JP2841991B2 JP2841991B2 (en) | 1998-12-24 |
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ID=18466463
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| JP (1) | JP2841991B2 (en) |
Citations (2)
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|---|---|---|---|---|
| JPH0321062A (en) * | 1989-06-19 | 1991-01-29 | Toshiba Corp | Semiconductor storage device |
| JPH03211764A (en) * | 1990-01-16 | 1991-09-17 | Oki Electric Ind Co Ltd | Capacitor for semiconductor memory and its manufacture |
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1991
- 1991-12-27 JP JP3359820A patent/JP2841991B2/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2841991B2 (en) | 1998-12-24 |
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