JPH05181960A - Image processing circuit - Google Patents

Abstract

PURPOSE:To continuously performs a pipeline process by reading and writing an internal data RAM in a pipeline processing circuit at a high speed. CONSTITUTION:An external RAM 2 for writing and an external RAM 3 for reading, and an address counter 4 and a control circuit 5 which generate their addresses are interposed between a CPU 6 and the pipeline processing circuit 1, and data are read and written in parallel by the CPU 6 and pipeline processing circuit 1. Consequently, the pipeline process can continuously be performed, so the input image of a camera can continuously be processed.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】この発明は、エリアセンサにより
撮像されたデジタル画像に対して、画像の濃度変換，特
徴抽出などを行う画像処理回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image processing circuit for performing image density conversion, feature extraction, etc. on a digital image picked up by an area sensor.

【０００２】[0002]

【従来の技術】従来の画像処理回路は、図３に示すよう
にＣＰＵ６と、処理回路１０と内部ＲＡＭ１１を有する
パイプライン処理回路１から構成されていた。この従来
技術の画像処理回路１において、カメラから入力された
画像データに対して特徴抽出を行う場合のタイミングチ
ャートを図４に示す。2. Description of the Related Art A conventional image processing circuit has a pipeline processing circuit 1 having a CPU 6, a processing circuit 10 and an internal RAM 11 as shown in FIG. FIG. 4 shows a timing chart in the case of performing the feature extraction on the image data input from the camera in the image processing circuit 1 of the conventional technique.

【０００３】カメラのＡの区間は有効な画像データを示
し、Ｂの区間はカメラの入力の無効データの部分を示
す。ＣＰＵのＲの区間はパイプライン処理回路の読みだ
しの区間、Ｅは読みだしたデータの処理区間、Ｗは次の
パイプライン処理のためのデータの書き込み区間を示
す。パイプラインのＰはパイプライン処理の実行を行う
区間を示している。ここではＣＰＵによる読みだしＲ、
処理Ｅ、書き込みＷがカメラ入力信号の無効区間Ｂの間
のみで終了しないため、カメラ入力信号の有効区間Ａの
２回に対して１回のパイプライン処理しか実行されな
い。The section A of the camera shows valid image data, and the section B shows the invalid data portion of the input of the camera. The R section of the CPU is a reading section of the pipeline processing circuit, E is a processing section of the read data, and W is a writing section of data for the next pipeline processing. P of the pipeline indicates a section in which the pipeline processing is executed. Here, read out R by CPU,
Since the processing E and the writing W do not end only during the invalid section B of the camera input signal, only one pipeline processing is executed for every two valid sections A of the camera input signal.

【０００４】[0004]

【発明が解決しようとする課題】しかし、従来のＣＰＵ
によるパイプライン処理回路の内部ＲＡＭへの読みだし
・書き込みを行った場合、カメラからの連続した画像入
力データに対して処理を行うことができない、あるいは
ＣＰＵによる読みだし・書き込みとパイプライン処理が
直列になるため、画像メモリの画像データ処理の場合も
時間がかかるという課題があった。However, the conventional CPU
When reading / writing to / from the internal RAM of the pipeline processing circuit, the continuous image input data from the camera cannot be processed, or the reading / writing by the CPU and the pipeline processing are serial. Therefore, there is a problem that it takes time to process the image data of the image memory.

【０００５】そこで、この発明の目的は、従来のこのよ
うな課題を解決するため、パイプライン処理とＣＰＵに
よるＲＡＭへのデータの書き込み・読みだしを並列に行
い、連続したカメラからの画像データの処理や高速な画
像処理を得ることである。Therefore, in order to solve such a conventional problem, an object of the present invention is to carry out pipeline processing and writing / reading of data from / to a RAM by a CPU in parallel, and to obtain image data from consecutive cameras. Processing and high speed image processing.

【０００６】[0006]

【課題を解決するための手段】上記課題を解決するため
に、この発明はパイプライン処理回路の内部ＲＡＭへの
書き込み・読みだしにおいて、内部ＲＡＭへの書き込み
データを保持する書き込み用外部ＲＡＭと読みだしデー
タを保持する読みだし用外部ＲＡＭと、読みだし・書き
込みを行なう回路を付加することにより高速な転送が図
れるようにした。SUMMARY OF THE INVENTION In order to solve the above problems, the present invention relates to a write external RAM for holding write data to an internal RAM and a read external RAM for writing / reading to / from an internal RAM of a pipeline processing circuit. A high-speed transfer can be achieved by adding a read external RAM that holds the read data and a read / write circuit.

【０００７】[0007]

【作用】上記のように構成された画像処理回路において
は、パイプライン処理回路において画像データの処理を
行うのと同時に、ＣＰＵが書き込み用外部ＲＡＭに初期
化データを書き込み、次のパイプライン処理開始時に書
き込み用外部ＲＡＭのデータをパイプライン処理回路の
内部ＲＡＭへハードウェアにより転送する。パイプライ
ン処理終了時にパイプライン処理回路の内部ＲＡＭのデ
ータを読みだし用外部ＲＡＭへハードウェアにより転送
する。そして次のパイプライン処理中にＣＰＵで読みだ
し用外部ＲＡＭに読みだしたデータを解析する。このよ
うにパイプライン処理回路とＣＰＵによるデータの読み
書きが並列に動作して、連続したカメラからの画像デー
タを処理することができ、また高速な画像処理ができる
こととなる。In the image processing circuit configured as described above, at the same time that the pipeline processing circuit processes the image data, the CPU writes the initialization data to the external write RAM and starts the next pipeline processing. At times, the data in the external RAM for writing is transferred to the internal RAM of the pipeline processing circuit by hardware. At the end of the pipeline processing, the data in the internal RAM of the pipeline processing circuit is read out and transferred to the external RAM for hardware. Then, during the next pipeline processing, the CPU reads the data read to the reading external RAM. In this way, the pipeline processing circuit and the CPU read and write data in parallel to process image data from consecutive cameras, and also to perform high-speed image processing.

【０００８】[0008]

【実施例】以下に、この発明の実施例を図面に基づいて
説明する。図１において、パイプライン処理回路１はカ
メラまたは画像メモリから入力される直列画像データに
対して、濃度変換・特徴抽出などのパイプライン処理を
行なう。パイプライン処理回路１は画像データの濃度値
の変換や、特徴量を格納するための内部ＲＡＭと処理回
路から構成され、濃度変換の場合は内部ＲＡＭに変換テ
ーブルを書き込み、特徴抽出の場合は特徴量を格納する
内部ＲＡＭの初期化が必要となる。Embodiments of the present invention will be described below with reference to the drawings. In FIG. 1, a pipeline processing circuit 1 performs pipeline processing such as density conversion and feature extraction on serial image data input from a camera or an image memory. The pipeline processing circuit 1 is composed of an internal RAM and a processing circuit for converting the density value of image data and storing a feature amount. In the case of density conversion, a conversion table is written in the internal RAM, and in the case of feature extraction, a feature Initialization of the internal RAM that stores the quantity is required.

【０００９】書き込み用外部ＲＡＭ２は、パイプライン
処理回路１の内部ＲＡＭへ書き込む初期化データを保持
する。読みだし用外部ＲＡＭ３は、パイプライン処理回
路１の内部ＲＡＭへ格納された特徴データを読みだして
保持する。アドレス・カウンタ４は書き込み用外部ＲＡ
Ｍ２からパイプライン処理回路１の内部ＲＡＭへの書き
込み時、およびパイプライン処理回路１の内部ＲＡＭか
ら読みだし用外部ＲＡＭ３への読みだし時のアドレスを
発生する。The external write RAM 2 holds initialization data to be written in the internal RAM of the pipeline processing circuit 1. The reading external RAM 3 reads and holds the characteristic data stored in the internal RAM of the pipeline processing circuit 1. Address counter 4 is an external RA for writing
Addresses are generated at the time of writing from M2 to the internal RAM of the pipeline processing circuit 1 and at the time of reading from the internal RAM of the pipeline processing circuit 1 to the external read RAM 3.

【００１０】制御回路５はパイプライン処理回路１、書
き込み用外部ＲＡＭ２および読みだし用外部ＲＡＭ３の
書き込み・読みだしの制御信号の発生、アドレス・カウ
ンタ４の制御などを行う。ＣＰＵ６は、書き込み用外部
ＲＡＭ２へのデータの書き込み、読みだし用外部ＲＡＭ
３からのデータの読みだし、制御回路への条件の設定お
よび制御回路の状態の読みだしを行う。The control circuit 5 performs control operations such as generation of write / read control signals for the pipeline processing circuit 1, write external RAM 2 and read external RAM 3 and control of the address counter 4. The CPU 6 is an external RAM for writing and reading data in the external RAM 2 for writing.
The data is read from 3, the condition is set in the control circuit, and the state of the control circuit is read.

【００１１】図２は本発明によりカメラからの入力画像
データに対して特徴抽出を行う場合のタイミングチャー
トである。カメラのＡの区間は有効な画像データを示
し、Ｂの区間はカメラの入力の無効データ部を示す。ま
た、ＣＰＵのＲの区間はパイプライン処理回路１の読み
だしの区間、Ｅは読みだしたデータの処理区間、Ｗは次
のパイプライン処理のためのデータの書き込み区間を示
す。パイプラインのＴはパイプライン処理回路１の内部
ＲＡＭと読みだし用外部ＲＡＭ３および書き込み用外部
ＲＡＭ２間のデータ転送の区間である。FIG. 2 is a timing chart when feature extraction is performed on image data input from a camera according to the present invention. The section A of the camera shows valid image data, and the section B shows the invalid data part of the input of the camera. Further, the R section of the CPU is a reading section of the pipeline processing circuit 1, E is a processing section of the read data, and W is a writing section of data for the next pipeline processing. The pipeline T is a section of data transfer between the internal RAM of the pipeline processing circuit 1 and the external read RAM 3 and external write RAM 2.

【００１２】本発明ではこのようにＣＰＵによる読みだ
しＲ，処理Ｅ、書き込みＷがパイプラインの処理区間Ｐ
と並列に行なわれるため、カメラ入力信号の有効区間Ａ
のデータは連続的にパイプライン処理される。In the present invention, the reading R, the processing E, and the writing W by the CPU are thus the pipeline processing section P.
Since it is performed in parallel with, the effective section A of the camera input signal
Data is continuously pipelined.

【００１３】[0013]

【発明の効果】この発明は、以上説明したようにパイプ
ライン処理回路の内部ＲＡＭと読みだし用外部ＲＡＭお
よび書き込み用外部ＲＡＭの間の転送をハードウェアで
高速に行い、読みだし用外部ＲＡＭからのデータ読み込
み、および書き込み用外部ＲＡＭへのデータ書き込みを
パイプライン処理と並列に実行できる構成としたので、
連続したカメラからの画像データを処理することがで
き、また高速な画像処理ができる効果がある。As described above, according to the present invention, the transfer between the internal RAM of the pipeline processing circuit and the external read RAM and the external write RAM is performed at high speed by hardware, and the external read RAM is used. Since the configuration is such that the data reading of and the data writing to the external RAM for writing can be executed in parallel with the pipeline processing,
Image data from continuous cameras can be processed, and high-speed image processing can be performed.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の画像処理回路を示した説明図である。FIG. 1 is an explanatory diagram showing an image processing circuit of the present invention.

【図２】本発明による処理のタイミングチャートであ
る。FIG. 2 is a timing chart of processing according to the present invention.

【図３】従来の画像処理回路を示した説明図である。FIG. 3 is an explanatory diagram showing a conventional image processing circuit.

【図４】従来例による処理のタイミングチャートであ
る。FIG. 4 is a timing chart of processing according to a conventional example.

【符号の説明】[Explanation of symbols]

１ パイプライン処理回路 ２ 書き込み用外部ＲＡＭ ３ 読みだし用外部ＲＡＭ ４ アドレス・カウンタ ５ 制御回路 ６ ＣＰＵ １０ 処理回路 １１ 内部ＲＡＭ Ａ カメラ入力データの有効区間 Ｂ カメラ入力データの無効区間 Ｒ ＣＰＵによるＲＡＭの読みだし区間 Ｗ ＣＰＵによるＲＡＭの書き込み区間 Ｅ ＣＰＵによるデータの処理区間 Ｔ パイプライン処理回路の内部ＲＡＭと読みだし用外
部ＲＡＭおよび書き込み用外部ＲＡＭ間のデータ転送区
間1 Pipeline processing circuit 2 External RAM for writing 3 External RAM for reading 4 Address counter 5 Control circuit 6 CPU 10 Processing circuit 11 Internal RAM A Effective section of camera input data B Invalid section of camera input data R CPU's RAM Reading section W Writing section of RAM by CPU E Processing section of data by CPU T Section of data transfer between internal RAM of pipeline processing circuit and external RAM for reading and external RAM for writing

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】 入力された画像の変換、特徴量抽出など
の処理をパイプライン的に行うパイプライン処理回路
と、前記パイプライン処理回路に含まれた内部ＲＡＭへ
の書き込みデータを保持する書き込み用外部ＲＡＭと、
前記書き込み用外部ＲＡＭのアドレスを発生するアドレ
ス・カウンタと、前記アドレス・カウンタの制御および
前記書き込み用外部ＲＡＭから前記パイプライン処理回
路への書き込みを制御する制御回路と、前記書き込み用
外部ＲＡＭへのデータの書き込み、及び前記制御回路へ
の設定値の書き込みと状態の読みだしを行うＣＰＵから
構成されることを特徴とする画像処理回路。1. A pipeline processing circuit for performing processing such as conversion of an input image and extraction of a feature amount in a pipeline manner, and for writing which holds write data to an internal RAM included in the pipeline processing circuit. External RAM,
An address counter for generating an address of the external write RAM, a control circuit for controlling the address counter and for writing from the external write RAM to the pipeline processing circuit, and an external write RAM An image processing circuit comprising a CPU for writing data, writing a set value to the control circuit, and reading a state. 【請求項２】 請求項１記載の画像処理回路において、
前記パイプライン処理回路の内部ＲＡＭの読みだしデー
タを保持する読みだし用外部ＲＡＭを付加し、前記パイ
プライン処理回路の内部ＲＡＭのデータを前記読みだし
用外部ＲＡＭへ高速に読みだすことを特徴とする画像処
理回路。2. The image processing circuit according to claim 1,
A reading external RAM for holding the reading data of the internal RAM of the pipeline processing circuit is added, and the data of the internal RAM of the pipeline processing circuit is read at high speed to the reading external RAM. Image processing circuit.