JPH05175496A - Manufacture of transistor - Google Patents
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- JPH05175496A JPH05175496A JP33728291A JP33728291A JPH05175496A JP H05175496 A JPH05175496 A JP H05175496A JP 33728291 A JP33728291 A JP 33728291A JP 33728291 A JP33728291 A JP 33728291A JP H05175496 A JPH05175496 A JP H05175496A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、ＩＣ（集積回路）や
ＬＳＩ（大規模集積回路）等の半導体装置の構成要素で
あるＭＯＳ（金属酸化膜半導体）構造のトランジスタを
製造するトランジスタの製法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a transistor manufacturing method for manufacturing a MOS (metal oxide semiconductor) structure transistor which is a constituent element of a semiconductor device such as an IC (integrated circuit) or an LSI (large scale integrated circuit). ..
【０００２】[0002]
【従来の技術】従来のトランジスタの製法（４マスクの
多結晶シリコンゲートＮＭＯＳプロセス）について図２
に示す製造工程図に基づいて説明する。Ｐ型シリコン基
板（Ｐ−Ｓｉ）１上に薄い熱酸化膜を成長させた後、窒
化膜を成長させ、レジストをマスクとして素子分離領域
となる領域の窒化膜をエッチングする。次に、同じレジ
ストをマスクとしてチャンネルストッパのためのホウ素
をイオン打ち込みする。2. Description of the Related Art A conventional transistor manufacturing method (four-mask polycrystalline silicon gate NMOS process) is shown in FIG.
It will be described based on the manufacturing process chart shown in FIG. After a thin thermal oxide film is grown on the P-type silicon substrate (P-Si) 1, a nitride film is grown and the nitride film in the region to be the element isolation region is etched using the resist as a mask. Next, boron is ion-implanted for the channel stopper using the same resist as a mask.
【０００３】次に、レジストを剥離した後、窒化膜をマ
スクとする選択酸化により、素子分離領域となる領域に
厚いフィールド酸化膜（ＳｉＯ2）２を形成する（図２
（ａ）参照）。この窒化膜による選択酸化をＬＯＣＯＳ
（Local Oxidation of Silicon）という。そして、窒化
膜をエッチングした後、ゲートとなる領域を酸化してゲ
ート酸化膜３を形成する（図２（ｂ）参照）。Next, after removing the resist, a thick field oxide film (SiO 2 ) 2 is formed in a region to be an element isolation region by selective oxidation using the nitride film as a mask (FIG. 2).
(See (a)). Selective oxidation by this nitride film is performed by LOCOS.
(Local Oxidation of Silicon). Then, after etching the nitride film, the region to be the gate is oxidized to form the gate oxide film 3 (see FIG. 2B).
【０００４】次に、多結晶シリコン（Ｐｏｌｙ−Ｓｉ）
４を成長させた後（図２（ｃ）参照）、ゲートとなる領
域のパターニングを行ってゲート５を形成する（図２
（ｄ）参照）。そして、ゲート５に対して光あるいは電
子線等を垂直方向から入射させつつ、掃引させることに
より、ゲート５からの反射または散乱される光あるいは
電子線等の反射強度または散乱強度を測定してゲート５
の寸法を測定する。次に、砒素を回転および傾斜注入し
て、ソース６およびドレイン７を形成してＮＭＯＳ構造
のトランジスタを完成させる（図２（ｅ）参照）。以上
説明したトランジスタの製法は、いわゆるセルフアライ
ン技術を用いた製法である。Next, polycrystalline silicon (Poly-Si)
4 is grown (see FIG. 2C), the region to be the gate is patterned to form the gate 5 (FIG. 2).
(See (d)). Then, the light or electron beam is made incident on the gate 5 from the vertical direction and is swept to measure the reflection intensity or the scattering intensity of the light or the electron beam reflected or scattered from the gate 5 to measure the gate intensity. 5
Measure the dimensions of. Next, arsenic is spin-rotated and tilt-implanted to form the source 6 and the drain 7, and the NMOS structure transistor is completed (see FIG. 2E). The transistor manufacturing method described above is a manufacturing method using a so-called self-alignment technique.
【０００５】[0005]
【発明が解決しようとする課題】ところで、上述したセ
ルフアライン技術を用いたトランジスタの製法において
は、トランジスタの性能は、一般に、実効チャンネル長
で決定されるので、ゲート５の形状が非常に重要であ
る。つまり、ゲート５の形状が設計当初の形状と大きく
異なると、所望の性能を有するトランジスタが得られな
くなってしまう。このゲート５の形状のトランジスタの
性能に対する影響は、トランジスタが微細化すればする
ほど、顕著になる。By the way, in the transistor manufacturing method using the self-alignment technique described above, the performance of the transistor is generally determined by the effective channel length, so that the shape of the gate 5 is very important. is there. That is, if the shape of the gate 5 is significantly different from the shape originally designed, a transistor having desired performance cannot be obtained. The influence of the shape of the gate 5 on the performance of the transistor becomes more remarkable as the transistor is miniaturized.
【０００６】ところが、上述した従来のトランジスタの
製法において、ゲート５の寸法を測定する場合、ゲート
５の水平および垂直方向の寸法しか測定できないため、
ゲート５のボトム寸法が測定できず、ゲート５が異常エ
ッチングによってオーバーハングされていても、製造装
置あるいは作業者は、その形状を感知することができな
いという欠点があった。However, in the above-described conventional transistor manufacturing method, when measuring the dimensions of the gate 5, only the dimensions of the gate 5 in the horizontal and vertical directions can be measured.
The bottom dimension of the gate 5 cannot be measured, and even if the gate 5 is overhung due to abnormal etching, the manufacturing apparatus or the operator cannot detect the shape thereof.
【０００７】したがって、ゲート５の形状に異常があっ
ても、全製造プロセスが完了して個々の半導体チップを
テストするまでは、トランジスタが設計通りの性能を有
しているのか否かを判断できない。これにより、ゲート
５の形状に異常があるトランジスタ、あるいは、そのト
ランジスタが構成要素となっているＩＣやＬＳＩは、不
良品として処分しなければならないので、上述した製法
の工程のうち、ゲート５を形成した以降の製造工程が無
駄になるという問題があった。すなわち、不良品に対し
ても、本来不必要な製造工程を施さざるを得ないという
問題があった。この発明は、このような背景の下になさ
れたもので、不良品を早期に発見して生産管理を効率化
することができ、しかも、製品の歩留まりを向上させる
ことができるトランジスタの製法を提供することを目的
とする。Therefore, even if the shape of the gate 5 is abnormal, it cannot be determined whether or not the transistor has the performance as designed until the entire manufacturing process is completed and individual semiconductor chips are tested. .. As a result, a transistor having an abnormal shape of the gate 5 or an IC or LSI having the transistor as a constituent element must be disposed of as a defective product. There is a problem that the manufacturing process after formation is wasted. That is, there is a problem in that an originally unnecessary manufacturing process has to be performed on a defective product. The present invention has been made under such a background, and provides a method of manufacturing a transistor that can detect defective products at an early stage to improve the efficiency of production management and further improve the yield of products. The purpose is to do.
【０００８】[0008]
【課題を解決するための手段】この発明によるトランジ
スタの製法は、シリコン基板上に酸化膜を成長させた
後、窒化膜を成長させ、レジストをマスクとして素子分
離領域となる領域の窒化膜をエッチングする第１の工程
と、前記レジストをマスクとしてチャンネルストッパの
ための不純物を注入する第２の工程と、前記レジストを
剥離した後、窒化膜をマスクとする選択酸化により、素
子分離領域となる領域にフィールド酸化膜を形成する第
３の工程と、前記窒化膜をエッチングした後、ゲートと
なる領域を酸化してゲート酸化膜を形成する第４の工程
と、多結晶シリコンを成長させた後、前記ゲートとなる
領域のパターニングを行ってゲートを形成する第５の工
程と、不純物を注入してソースおよびドレインを形成す
る第６の工程とからなるトランジスタの製法において、
前記第５の工程の後に、前記ゲートに対して光あるいは
電子線等を垂直方向および所定角度の斜め方向から入射
させつつ、掃引させることにより、前記ゲートの上面お
よび側面からの反射または散乱される光あるいは電子線
等の反射強度または散乱強度を測定して前記ゲートのト
ップおよびボトムの寸法を測定する第７の工程を設ける
ことを特徴としている。According to the method of manufacturing a transistor of the present invention, an oxide film is grown on a silicon substrate, then a nitride film is grown, and a nitride film in a region to be an element isolation region is etched using a resist as a mask. And a second step of implanting an impurity for a channel stopper using the resist as a mask, and a region to be an element isolation region by selective oxidation using the nitride film as a mask after the resist is peeled off. A third step of forming a field oxide film on the substrate, a fourth step of etching the nitride film and then oxidizing a region to be a gate to form a gate oxide film, and a step of growing polycrystalline silicon, The fifth step of patterning the region to be the gate to form a gate and the sixth step of implanting impurities to form a source and a drain In the process of that transistor,
After the fifth step, light or an electron beam is incident on the gate from a vertical direction and an oblique direction at a predetermined angle, and is swept to reflect or scatter from the upper surface and side surfaces of the gate. It is characterized in that a seventh step of measuring the size of the top and bottom of the gate by measuring the reflection intensity or the scattering intensity of light or electron beam is provided.
【０００９】[0009]
【作用】上記構成によれば、ゲート形成後に、ゲートの
トップおよびボトムの寸法を測定されるので、ゲートの
形状に異常がある場合には、ゲートを形成した以降の製
造工程が不要であることを認識することができる。According to the above structure, since the top and bottom dimensions of the gate are measured after the gate is formed, if the shape of the gate is abnormal, the manufacturing process after forming the gate is unnecessary. Can be recognized.
【００１０】[0010]
【実施例】以下、図面を参照して、この発明の一実施例
について説明する。まず、この発明の一実施例によるト
ランジスタの製法のうち、ゲート５の寸法を測定する工
程以外は、図２を参照しつつ上述した、従来の製造工程
と同様であるので、その説明を省略する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. First, the manufacturing method of the transistor according to the embodiment of the present invention is the same as the conventional manufacturing process described above with reference to FIG. 2 except for the step of measuring the dimension of the gate 5, and therefore the description thereof is omitted. ..
【００１１】次に、この発明の特徴であるゲート５の寸
法を測定する工程について図１を参照して説明する。な
お、測長機には、走査型電子顕微鏡（一般に、測長ＳＥ
Ｍと呼ばれる）等を使用する。図１において、左側のオ
ーバーハング量ΔＬ1は、以下に示すように求められ
る。まず、ゲート５のトップ５aの左端とボトム５bの左
端とがなす角度を角度θ、測長機のシリコン基板１に対
するティルト角を角度θ’としたときに測長機で測定さ
れるゲート５のトップ５aとボトム５bとの距離を距離
Ｍ、ゲート５の左側面の距離を距離Ｎとすると、次式が
成立する。 Ｍ／Ｎ＝ｓｉｎ（θ−θ’）・・・ ∴ Ｎ＝Ｍ／｛ｓｉｎ（θ−θ’）｝・・・Next, the step of measuring the dimensions of the gate 5, which is a feature of the present invention, will be described with reference to FIG. The length measuring machine is a scanning electron microscope (generally,
(Called M) or the like. In FIG. 1, the overhang amount ΔL 1 on the left side is obtained as shown below. First, when the angle formed by the left end of the top 5 a of the gate 5 and the left end of the bottom 5 b is the angle θ, and the tilt angle of the length measuring machine with respect to the silicon substrate 1 is the angle θ ′, the gate measured by the length measuring machine When the distance between the top 5 a and the bottom 5 b of 5 is distance M and the distance of the left side surface of the gate 5 is distance N, the following equation is established. M / N = sin (θ−θ ′) ... ∴N = M / {sin (θ−θ ′)} ...
【００１２】また、左側のオーバーハング量ΔＬ1と、
距離Ｎと、角度θとの間には、次式が成立する。 ΔＬ1／Ｎ＝ｃｏｓθ・・・ ∴ ΔＬ1＝Ｎ×ｃｏｓθ・・・ したがって、式に式を代入すると、左側のオーバー
ハング量ΔＬ1は、次式で表される。 ΔＬ1＝（Ｍ×ｃｏｓθ）／｛ｓｉｎ（θ−θ’）｝・・・Further, the left overhang amount ΔL 1
The following equation holds between the distance N and the angle θ. ΔL 1 / N = cos θ ... ∴ ΔL 1 = N × cos θ ... Therefore, when the expression is substituted into the expression, the left overhang amount ΔL 1 is expressed by the following expression. ΔL 1 = (M × cos θ) / {sin (θ−θ ′)} ...
【００１３】そこで、測長機の角度調整機構を調整して
そのティルト角θ’を任意の２種類設定し、それぞれの
ティルト角θ’において測長機でゲート５のトップ５a
とボトム５bとの距離Ｍを測定する。そして、設定した
２種類のティルト角θ’に対して測定された２つの距離
Ｍを式にそれぞれ代入して左側のオーバーハング量Δ
Ｌ1および角度θを未知数とする連立方程式を立て、そ
れを解くことにより、左側のオーバーハング量ΔＬ1お
よびゲート５のトップ５aの左端とボトム５bの左端とが
なす角度θとが求められる。また、同様に、右側のオー
バーハング量ΔＬ2も求められる。Therefore, the angle adjusting mechanism of the length measuring machine is adjusted to set two kinds of tilt angles θ ′, and the top 5 a of the gate 5 is measured by the length measuring machine at each tilt angle θ ′.
Measure the distance M between the bottom and the bottom 5 b . Then, the two distances M measured with respect to the two kinds of set tilt angles θ ′ are respectively substituted into the formula, and the left overhang amount Δ
By establishing a simultaneous equation with L 1 and the angle θ as unknowns and solving it, the overhang amount ΔL 1 on the left side and the angle θ formed by the left end of the top 5 a of the gate 5 and the left end of the bottom 5 b are obtained. Be done. Similarly, the right overhang amount ΔL 2 is also obtained.
【００１４】次に、以上のようにして求められた左右の
オーバーハング量ΔＬ1およびΔＬ2を、次式で示すよう
に、従来の手法で測定されるゲート５のトップ５aの距
離Ｌaから減算することにより、ゲート５のボトム５bの
距離Ｌbが求められる。 Ｌb＝Ｌa−ΔＬ1−ΔＬ2・・・ なお、上述した方法で求められた左側のオーバーハング
量ΔＬ1とゲート５のトップ５aの左端とボトム５bの左
端とがなす角度θとを用いることにより、ゲート５の厚
さＴが次式で求められる。 Ｔ＝ΔＬ1×ｔａｎθ・・・Next, the left and right overhang amounts ΔL 1 and ΔL 2 obtained as described above are measured by the conventional method as shown in the following equation, and the distance L a of the top 5 a of the gate 5 is measured. The distance L b of the bottom 5 b of the gate 5 is obtained by subtracting from L b = L a −ΔL 1 −ΔL 2 ... The angle θ formed by the left overhang amount ΔL 1 obtained by the above-described method and the left end of the top 5 a of the gate 5 and the left end of the bottom 5 b. By using and, the thickness T of the gate 5 is obtained by the following equation. T = ΔL 1 × tan θ ...
【００１５】以上説明したように、上述した一実施例に
よれば、ゲート５の寸法を測定する工程において、トラ
ンジスタのゲート５の形状に異常があり、設計当初の性
能が得られないと判断された場合には、その半導体チッ
プにゲート５を形成した以降の製造工程が不要であるこ
とを製造装置あるいは作業者が認識することができるの
で、効率的な生産管理ができる。As described above, according to the above-described embodiment, in the step of measuring the dimension of the gate 5, it is determined that the shape of the gate 5 of the transistor is abnormal and the performance at the initial design cannot be obtained. In such a case, the manufacturing apparatus or the operator can recognize that the manufacturing process after forming the gate 5 on the semiconductor chip is unnecessary, so that efficient production control can be performed.
【００１６】また、ゲート５のボトム５bの寸法を測定
することにより、ゲート５のパターニングを行ってゲー
ト５を形成する際に、エッチングに異常があったか否か
を判断することができるので、異常が発生したロットの
次のロットのエッチング工程にその結果をフィードバッ
クすることにより、トランジスタの製造全体としての歩
留まりの向上をはかることができる。さらに、エッチン
グマシンのメンテナンス時期等を知ることもできる。Further, by measuring the dimensions of the bottom 5 b of the gate 5, in forming the gate 5 by patterning the gate 5, since whether or not there is an abnormality in the etching can be determined, abnormal By feeding back the result to the etching process of the lot next to the lot in which the defect occurs, it is possible to improve the yield of the transistor as a whole. Further, it is possible to know the maintenance time of the etching machine.
【００１７】なお、上述した一実施例においては、測長
機として走査型電子顕微鏡を使用した例を示したが、こ
れに限定されない。また、ゲート５の寸法を測定する場
合の測定要素も電子線に限定されず、光等でもよい。要
するに、ゲート５のトップ５aおよび５bの距離が測定で
きれば、どのような測定要素および測長機でもよい。In the above-described embodiment, the scanning electron microscope is used as the length measuring machine, but the invention is not limited to this. Further, the measuring element for measuring the dimensions of the gate 5 is not limited to the electron beam, and may be light or the like. In short, the distance of the top 5 a and 5 b of the gate 5 if measured may be any measuring elements and measuring machines.
【００１８】[0018]
【発明の効果】以上説明したように、この発明によれ
ば、不良品を早期に発見して生産管理を効率化すること
ができ、しかも、製品の歩留まりを向上させることがで
きるという効果がある。As described above, according to the present invention, defective products can be detected at an early stage, production management can be made efficient, and the yield of products can be improved. ..
【図１】 この発明の特徴であるゲート５のボトムの寸
法を測定する工程を説明するための図である。FIG. 1 is a diagram for explaining a step of measuring a dimension of a bottom of a gate 5, which is a feature of the present invention.
【図２】 従来例およびこの発明の一実施例によるトラ
ンジスタの製法の一部を示す製造工程図である。FIG. 2 is a manufacturing process diagram showing a part of a method of manufacturing a transistor according to a conventional example and an embodiment of the present invention.
１……Ｐ型シリコン基板、２……フィールド酸化膜、３
……ゲート酸化膜、４……多結晶シリコン、５……ゲー
ト、５a……トップ、５b……ボトム、６……ソース、７
……ドレイン。1 ... P-type silicon substrate, 2 ... field oxide film, 3
...... Gate oxide film, 4 …… Polycrystalline silicon, 5 …… Gate, 5 a …… Top, 5 b …… Bottom, 6 …… Source, 7
……drain.
Claims (1)
後、窒化膜を成長させ、レジストをマスクとして素子分
離領域となる領域の窒化膜をエッチングする第１の工程
と、 前記レジストをマスクとしてチャンネルストッパのため
の不純物を注入する第２の工程と、 前記レジストを剥離した後、窒化膜をマスクとする選択
酸化により、素子分離領域となる領域にフィールド酸化
膜を形成する第３の工程と、 前記窒化膜をエッチングした後、ゲートとなる領域を酸
化してゲート酸化膜を形成する第４の工程と、 多結晶シリコンを成長させた後、前記ゲートとなる領域
のパターニングを行ってゲートを形成する第５の工程
と、 不純物を注入してソースおよびドレインを形成する第６
の工程とからなるトランジスタの製法において、 前記第５の工程の後に、前記ゲートに対して光あるいは
電子線等を垂直方向および所定角度の斜め方向から入射
させつつ、掃引させることにより、前記ゲートの上面お
よび側面からの反射または散乱される光あるいは電子線
等の反射強度または散乱強度を測定して前記ゲートのト
ップおよびボトムの寸法を測定する第７の工程を設ける
ことを特徴とするトランジスタの製法。1. A first step of growing an oxide film on a silicon substrate, growing a nitride film, and etching a nitride film in a region to be an element isolation region using a resist as a mask, and using the resist as a mask A second step of implanting an impurity for a channel stopper, and a third step of forming a field oxide film in a region to be an element isolation region by selective oxidation using the nitride film as a mask after removing the resist. A fourth step of forming a gate oxide film by oxidizing a region to be a gate after etching the nitride film, and patterning the region to be a gate after growing polycrystalline silicon. Fifth step of forming and sixth step of implanting impurities to form source and drain
In the method for producing a transistor, which comprises the step of :, after the fifth step, the gate or gate of the gate is swept by allowing light or an electron beam to enter the gate from a vertical direction and an oblique direction of a predetermined angle. A method for producing a transistor, comprising a seventh step of measuring the top and bottom dimensions of the gate by measuring the reflection intensity or the scattering intensity of light or electron beams reflected or scattered from the top and side surfaces. ..
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33728291A JPH05175496A (en) | 1991-12-19 | 1991-12-19 | Manufacture of transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33728291A JPH05175496A (en) | 1991-12-19 | 1991-12-19 | Manufacture of transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05175496A true JPH05175496A (en) | 1993-07-13 |
Family
ID=18307146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33728291A Withdrawn JPH05175496A (en) | 1991-12-19 | 1991-12-19 | Manufacture of transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05175496A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6872943B2 (en) | 2001-07-12 | 2005-03-29 | Hitachi, Ltd. | Method for determining depression/protrusion of sample and charged particle beam apparatus therefor |
| US9000365B2 (en) | 2009-04-14 | 2015-04-07 | Hitachi High-Technologies Corporation | Pattern measuring apparatus and computer program |
| US9024272B2 (en) | 2009-12-25 | 2015-05-05 | Hitachi High-Technologies Corporation | Pattern measuring apparatus |
| US9329034B2 (en) | 2010-10-27 | 2016-05-03 | Hitachi High-Technologies Corporation | Pattern determination device and computer program |
-
1991
- 1991-12-19 JP JP33728291A patent/JPH05175496A/en not_active Withdrawn
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| US7166840B2 (en) | 2001-07-12 | 2007-01-23 | Hitachi, Ltd. | Method for determining depression/protrusion of sample and charged particle beam apparatus therefor |
| EP1276134A3 (en) * | 2001-07-12 | 2009-01-21 | Hitachi, Ltd. | A method for determining depression/protrusion of sample and charged particle beam apparatus therefor |
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|---|---|---|---|
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