JPH05173832A - Trace control mechanism - Google Patents

Abstract

PURPOSE:To make a mechanism small-sized and light-weight and to eliminate a need of a complicated algorithm by omitting a memory consisting of a hardware circuit, a bus driver which operates this memory, etc. CONSTITUTION:The range to be traced of the operation state of a control operation device is specified by a trace range designating means 1, and a recognition signal is outputted by a trace range inside recognition means 2 when it is recognized that the operation state of the control operation device is within the specified range. The normal processing is interrupted based on this recognition signal by an operation state trace means 3 to perform tracing, and trace information is stored in a trace information storage means 4. Then, trace information stored in the trace information storage means 4 is displayed. Consequently, the mechanism is made small-sized and light-weight because a memory consisting of a hardware circuit and a bus driver which operates this memory are omitted, and correspondence between an instruction code and the operation result is easily realized.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、制御演算装置の動作状
態をトレースしてそのトレース情報を表示装置に表示す
るトレース制御機構に係わり、特にトレースした情報を
制御演算装置が一時的に記憶してその記憶に基づいてト
レース情報を表示するトレース制御機構に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a trace control mechanism for tracing an operating state of a control arithmetic unit and displaying the trace information on a display unit, and particularly, the control arithmetic unit temporarily stores the traced information. The present invention relates to a trace control mechanism for displaying trace information based on its memory.

【０００２】[0002]

【従来の技術】一般に、プログラマブル・コントローラ
（以下、ＰＣと記載）等の稼動中に演算部の故障やノイ
ズの侵入によってメモリ部の記憶内容が一部でも壊れる
と、自己診断機能が働いて演算機能が停止しシステムダ
ウンの状態となる。このような場合、破壊された部分を
修復して速やかに運転を再開する為にはシーケンスプロ
グラムの迅速な出し入れが必要となる。このようなとき
予めメモリ内容の写しを保存し、その写しを必要に応じ
てメモリに迅速に再格納する装置としてプログラムロー
ダが知られている。2. Description of the Related Art Generally, when a programmable controller (hereinafter referred to as a PC) or the like is in operation and the memory content of the memory portion is partially damaged due to a failure of the arithmetic portion or intrusion of noise, a self-diagnosis function works to perform arithmetic operation. The function stops and the system goes down. In such a case, in order to restore the damaged portion and restart the operation promptly, it is necessary to quickly put in and take out the sequence program. A program loader is known as a device that stores a copy of the memory contents in advance at such a time and quickly re-stores the copy in the memory as needed.

【０００３】上記ＰＣのシーケンスプログラムの記述
は、従来コンピュータに関してはハードウエア、ソフト
ウエア共に疎遠であった現場の人々が、抵抗なく且つ容
易に制御プログラムを構築できるようにするというＰＣ
開発当初からの目的に基づいて、通常は、コンピュータ
プログラミングとは全く異なる記述形式を伴う。例えば
図４に示すように、ＰＣ化以前に現場で用いられていた
接点（スイッチ）４１、４２やコイル（リレー）４３の
シンボルマークによるリレー回路図（ラダーダイヤグラ
ム）と同様のものが用いられる。The description of the sequence program of the PC is to enable a person in the field, which has conventionally been distant from both hardware and software with respect to a computer, to easily construct a control program without resistance.
Based on the purpose from the beginning of development, it usually involves a completely different description format from computer programming. For example, as shown in FIG. 4, the same one as the relay circuit diagram (ladder diagram) using the symbol marks of the contacts (switches) 41 and 42 and the coil (relay) 43 used in the field before the PC is used.

【０００４】元来、作業現場のシーケンス制御の手順
は、ＰＣの試運転中であれ実際の運転中であれ、現場の
実情に合わせて変更や修正が絶えず繰り返されながら決
められて行く。このような実情に対応して近年では、プ
ログラムローダに、プログラム支援ツールとして、単に
上述したプログラムの出し入れ機能のみではなく、プロ
グラムの作成、編集等のプログラム開発機能と、その開
発したプログラムをデバッグする為に或いは稼動状態を
追跡監視する為に、試運転又は実際の運転中の動作状態
をリアルタイムでトレースしてプログラムの進行を図４
のラダーダイヤグラムの形式で表示装置に表示する機能
まで持たせるようにしたものが多い。Originally, the sequence control procedure at the work site is determined by continually repeating changes and corrections according to the actual conditions of the site, whether during the trial operation or actual operation of the PC. In response to such a situation, in recent years, the program loader has a program development tool for creating and editing a program and debugging the developed program as a program support tool in addition to the program loading / unloading function described above. In order to monitor or monitor the operating status in order to monitor the progress of the program, the operating status during the trial run or actual operation is traced in real time.
Many of those are designed to have the function of displaying on a display device in the form of a ladder diagram.

【０００５】このような従来のプログラムローダによる
ＰＣ監視機構について、その構成図を図３に示して説明
する。同図のＰＣ３１は、ＣＰＵ（中央演算処理装置）
３４、プログラムを格納した記憶部３５、制御対象シス
テムとの入出力を行う入出力部３６、及びこれら各部を
互いに接続する為の共通バス３７により構成されてお
り、ローダインタフェース（以下、ローダＩＦと記載）
３２を介してプログラムローダ（以下、単にローダと記
載）３３に接続されている。A PC monitoring mechanism using such a conventional program loader will be described with reference to the block diagram of FIG. The PC 31 in the figure is a CPU (central processing unit)
34, a storage unit 35 storing a program, an input / output unit 36 for inputting / outputting with a controlled system, and a common bus 37 for connecting these units to each other. A loader interface (hereinafter, loader IF and (Statement)
A program loader (hereinafter, simply referred to as a loader) 33 is connected via 32.

【０００６】共通バス３７はアドレスバス及びデータバ
スにより構成され、その共通バス３７を介して、ＣＰＵ
３４は記憶部３５に格納された命令コード、演算データ
等からなるプログラムを読み出し、その読み出した命令
コード、演算データと、入出力部３６から入力する制御
対象システムからの状況データとに基づいて演算を行
い、これによって決定された制御信号を一旦記憶部３５
の出力領域に格納し、その制御信号を入出力部３６を介
して制御対象システムへ出力する。The common bus 37 is composed of an address bus and a data bus. Through the common bus 37, the CPU
Reference numeral 34 denotes a program including an instruction code, operation data, etc. stored in the storage unit 35, and performs an operation based on the read instruction code, operation data, and situation data from the controlled system input from the input / output unit 36. And the control signal determined thereby is temporarily stored in the storage unit 35.
In the output area and outputs the control signal to the controlled system via the input / output unit 36.

【０００７】ローダＩＦ３２は、ＰＣ３１の共通バス３
７とローダ３３間に接続されており、共通バス３７上に
出力されるアドレス、命令コード及び演算結果等の情報
を、内蔵のトレースバッファ３２ａに一旦取り込んで、
その取り込んだ情報をローダ３３に転送する。The loader IF 32 is the common bus 3 of the PC 31.
7 is connected to the loader 33, and information such as an address, an instruction code, and an operation result output on the common bus 37 is temporarily fetched in the built-in trace buffer 32a,
The fetched information is transferred to the loader 33.

【０００８】ローダ３３は、ローダ制御部３３ａとＣＲ
Ｔディスプレイ３３ｂとからなり、ローダＩＦ３２から
転送されたデータをローダ制御部３３ａで解析し、図４
に示すラダーダイヤグラムの図形表示情報に変換して、
その図形表示情報を特には図示しない表示駆動回路に出
力し、ＣＲＴディスプレイ３３ｂ上にラダーダイヤグラ
ムを表示する。そして、接点部やコイル部の動作状態
を、例えばオン（ＯＮ）の時はフルトーンで表示し、オ
フ（ＯＦＦ）の時はハーフトーンで表示する。The loader 33 includes a loader controller 33a and a CR.
The T-display 33b and the data transferred from the loader IF 32 are analyzed by the loader control unit 33a.
Convert to the graphic display information of the ladder diagram shown in
The graphic display information is output to a display drive circuit (not shown) to display a ladder diagram on the CRT display 33b. Then, the operating state of the contact portion or the coil portion is displayed in full tone when it is on (ON) and in half tone when it is off (OFF).

【０００９】これにより、プログラム作成時のデバッグ
又は運転時のリアルタイムの追跡監視が行われるように
なっている。As a result, debugging at the time of program creation or real-time trace monitoring at the time of operation is performed.

【００１０】[0010]

【発明が解決しようとする課題】しかしながら、従来
は、上述したようにＰＣ３１の構成とは別途に、トレー
スデータの為の専用メモリ（トレースバッファ３２ａ）
と、この専用メモリにトレースデータを選別して入出力
する為のローダＩＦ３２という構成が必要とされ、ま
た、トレースバッファ３２ａは、ＬＳＩ化するには記憶
容量が大量過ぎるため通常のハードウエア回路で構成す
る以外に方法がなく、また更に、共通バス３７とローダ
３３と双方からアクセスが行われるためバスドライバを
入力と出力と別個に配設する構造がとられている。そし
て、これらの構造が障害となって、装置の小型軽量化が
できないという問題があった。However, conventionally, a dedicated memory (trace buffer 32a) for trace data is provided separately from the configuration of the PC 31 as described above.
In addition, a configuration called a loader IF 32 for selecting and inputting / outputting trace data to / from this dedicated memory is required. Further, since the trace buffer 32a has a too large storage capacity to be an LSI, it is a normal hardware circuit. There is no method other than the configuration, and furthermore, the bus driver is arranged separately from the input and the output because access is made from both the common bus 37 and the loader 33. Then, there is a problem that these structures become obstacles and the size and weight of the apparatus cannot be reduced.

【００１１】また、ＣＰＵ３４が処理を実行するためプ
ログラムをフェッチ（読み出し）する場合、通常では複
数の命令コードをプリフェッチ（予め読み込む）する。
このため、常に命令コードと演算結果が順序よく対応し
て共通バス３７上に出力されるという保証はない。した
がって、トレースの対象となる命令コードとこれに対応
する演算結果（出力情報）とを関係付ける複雑なアルゴ
リズムを用いて制御しなければならず面倒であるという
問題もあった。Further, when the CPU 34 fetches (reads) a program for executing processing, it usually prefetches (reads in advance) a plurality of instruction codes.
Therefore, there is no guarantee that the instruction code and the operation result will always be output in order in order on the common bus 37. Therefore, there is a problem that it is troublesome to control by using a complicated algorithm that associates the instruction code to be traced with the operation result (output information) corresponding to the instruction code.

【００１２】本発明は、上記実情に鑑みてなされたもの
であり、その目的とするところは、ハードウエア回路で
構成されたメモリや、このメモリを働かせるためのバス
ドライバ等を削減することによって機構の小型軽量化を
計り、かつ、命令コードのプリフェッチに対して演算結
果を関係付けるための複雑なアルゴリズムが不用となる
ようなトレース制御機構を提供することである。The present invention has been made in view of the above circumstances, and an object of the present invention is to reduce a memory including a hardware circuit, a bus driver for operating the memory, and the like. The present invention aims to provide a trace control mechanism that is compact and lightweight, and that does not require a complicated algorithm for associating an operation result with prefetch of an instruction code.

【００１３】[0013]

【課題を解決するための手段】図１は、本発明のブロッ
ク図である。本発明は、制御演算装置の動作状態をトレ
ースして、そのトレース情報を表示装置に表示するトレ
ース制御機構に適用される。FIG. 1 is a block diagram of the present invention. INDUSTRIAL APPLICABILITY The present invention is applied to a trace control mechanism that traces the operating state of a control arithmetic device and displays the trace information on a display device.

【００１４】トレース範囲指定手段１は、上記制御演算
装置の動作状態のトレースすべき範囲を特定する。同手
段は、例えば１組のレジスタ等からなる。トレース範囲
内認識手段２は、トレース範囲指定手段(1) が特定した
範囲内に上記制御演算装置の動作状態があることを認識
したとき、その認識に基づいて認識信号を出力する。同
手段は、例えば比較器等からなる。The trace range specifying means 1 specifies the range to be traced in the operating state of the control arithmetic unit. The means comprises, for example, a set of registers and the like. When the trace range recognizing means 2 recognizes that the operating state of the control arithmetic unit is within the range specified by the trace range specifying means (1), it outputs a recognition signal based on the recognition. The means comprises, for example, a comparator.

【００１５】動作状態トレース手段３は、トレース範囲
内認識手段２が出力した認識信号を受け取ることにより
通常処理を中断して動作状態のトレースを行う。同手段
は、例えば制御演算装置のＣＰＵ（中央演算処理装置）
等からなる。The operating state tracing means 3 interrupts the normal processing by receiving the recognition signal output from the within-trace range recognizing means 2 and traces the operating state. The means is, for example, a CPU (central processing unit) of the control arithmetic unit.
Etc.

【００１６】トレース情報記憶手段４は、動作状態トレ
ース手段３がトレースした情報を記憶する。同手段は、
例えば制御演算装置が備えるＲＡＭ(Random Access Mem
ory)等からなる。The trace information storage means 4 stores the information traced by the operating state tracing means 3. The same means
For example, a RAM (Random Access Mem) included in the control arithmetic unit
ory) etc.

【００１７】[0017]

【作用】本発明では、トレース範囲指定手段１により制
御演算装置の動作状態のトレースすべき範囲が特定さ
れ、この特定された範囲内に制御演算装置の動作状態が
あると認識されたとき、トレース範囲内認識手段２によ
り認識信号が出力される。この認識信号に基づいて、動
作状態トレース手段３により通常処理が中断されてトレ
ースが行われ、そのトレース情報がトレース情報記憶手
段４に記憶される。According to the present invention, the trace range designating means 1 specifies the range to be traced in the operating state of the control arithmetic unit, and when it is recognized that the operating state of the control arithmetic unit is within the specified range, the trace is executed. A recognition signal is output by the in-range recognition means 2. Based on this recognition signal, the operation state tracing means 3 interrupts the normal processing to perform tracing, and the trace information is stored in the trace information storage means 4.

【００１８】これにより、トレース情報記憶手段４に記
憶されたトレース情報が表示される。したがって、ハー
ドウエア回路で構成されたメモリや、このメモリを働か
せるためのバスドライバを削減できるので小型軽量化が
実現できる。かつ、トレース情報がその都度記憶される
ので、命令コードと演算結果との対応付けが容易であ
り、このためトレース情報を関係付けるための複雑なア
ルゴリズムが不用となる。As a result, the trace information stored in the trace information storage means 4 is displayed. Therefore, the memory configured by the hardware circuit and the bus driver for operating the memory can be reduced, so that the size and weight can be reduced. Moreover, since the trace information is stored each time, it is easy to associate the instruction code with the operation result, and therefore a complicated algorithm for relating the trace information is unnecessary.

【００１９】[0019]

【実施例】以下、図２を参照しながら本発明の実施例に
ついて説明する。本実施例の構成においては、ＰＣ２１
内に、開始位置レジスタ２８ａ、終了位置レジスタ２８
ｂ、及び比較器（ＣＭＰ：コンパレータ）２８ｃから成
るトレース制御部２８が設けられる。その他の構成であ
るＣＰＵ２４、記憶部２５、入出力部２６、及び共通バ
ス２７は、それぞれ図３に示す従来例のＣＰＵ３４、記
憶部３５、入出力部３６、及び共通バス３７と同様の機
能を有している。Embodiments of the present invention will be described below with reference to FIG. In the configuration of this embodiment, the PC 21
Inside the start position register 28a and the end position register 28
b, and a trace control unit 28 including a comparator (CMP: comparator) 28c. The CPU 24, the storage unit 25, the input / output unit 26, and the common bus 27, which have other configurations, have the same functions as the CPU 34, the storage unit 35, the input / output unit 36, and the common bus 37 of the conventional example shown in FIG. 3, respectively. Have

【００２０】また、ローダ制御部２３ａ及びＣＲＴディ
スプレイ２３ｂから成るローダ２３も、図３に示す従来
のローダ３３と同様の機能を有している。上記ＰＣ２１
とローダ２３を接続しているローダＩＦ２２は、トレー
スバッファを内蔵しておらず、ＰＣ２１の共通バス２７
とローダ２３のローダ制御部２３ａとを接続するための
単なるインタフェースである。The loader 23 including the loader controller 23a and the CRT display 23b also has the same function as the conventional loader 33 shown in FIG. PC21 above
The loader IF 22 that connects the loader 23 and the loader 23 does not have a built-in trace buffer.
It is simply an interface for connecting the loader control unit 23a of the loader 23 with.

【００２１】次に上記構成の実施例における処理動作に
ついて、再び図２を用いて説明する。なお、この処理
は、トレース制御部２８とＣＰＵ２４との共同作業によ
ってなされる。また、この処理では、動作状態のトレー
ス範囲を指示するために、トレースの対象となる動作を
行うプログラムの先頭アドレスと末尾アドレスとが、特
には図示しない入力パネル等からのキー入力により、開
始位置レジスタ２８ａ及び終了位置レジスタ２８ｂに予
め設定されるものとする。Next, the processing operation in the embodiment having the above-mentioned structure will be described again with reference to FIG. It should be noted that this processing is performed by a joint work of the trace control unit 28 and the CPU 24. In addition, in this process, in order to specify the trace range of the operating state, the start address and the end address of the program to be traced are set to the start position by key input from an input panel (not shown). It is assumed that the register 28a and the end position register 28b are preset.

【００２２】まず、ＣＰＵ２４は、現在実行している命
令コードのアドレスｃをコンパレータ２８ｃに出力す
る。コンパレータ２８ｃは、ＣＰＵ２４から入力するア
ドレスｃを、開始位置レジスタ２８ａに格納されている
先頭アドレスａと比較し、アドレスｃが先頭アドレスａ
より小さければ、ＣＰＵ２４からの次のアドレス出力を
待機する。一方、アドレスｃが先頭アドレスａ以上であ
れば、次に終了位置レジスタ２８ｂに格納されている末
尾アドレスｂとアドレスｃとを比較する。そして、アド
レスｃが末尾アドレスｂより大きければ、この場合もＣ
ＰＵ２４からの次のアドレス出力を待機する。一方ま
た、アドレスｃが末尾アドレスａ以下であれば、信号ｄ
をＣＰＵ２４に出力する。First, the CPU 24 outputs the address c of the instruction code currently being executed to the comparator 28c. The comparator 28c compares the address c input from the CPU 24 with the head address a stored in the start position register 28a, and the address c is the head address a.
If smaller, it waits for the next address output from the CPU 24. On the other hand, if the address c is greater than or equal to the start address a, then the end address b stored in the end position register 28b is compared with the address c. If the address c is larger than the end address b, C in this case as well.
It waits for the next address output from the PU 24. On the other hand, if the address c is less than or equal to the end address a, the signal d
Is output to the CPU 24.

【００２３】これにより、トレース範囲として指定され
たプログラムの実行時には、そのプログラム部分の命令
コードのアドレスが検出されてＣＰＵ２４に通知され
る。ＣＰＵ２４は、上記通知を受け取ると、特には図示
しない内蔵の１ビット構成のフラグレジスタ等にオン又
はオフとして記憶して処理タイミング毎にこのフラグレ
ジスタを参照し、上記通知を検出した時は、次の命令を
実行する前に、トレース処理に移行する。Thus, when the program designated as the trace range is executed, the address of the instruction code of the program portion is detected and notified to the CPU 24. Upon receiving the above notification, the CPU 24 stores it as ON or OFF in a built-in 1-bit flag register or the like (not shown) and refers to this flag register at each processing timing. Before executing the instruction of, shift to the trace processing.

【００２４】このトレース処理で、ＣＰＵ２４は、実行
中の命令コード又は演算データのアドレス、その命令コ
ード又は演算データに係わる演算結果等のトレース情報
を共通バス２７を介して記憶部２５の所定の記憶領域に
逐次格納し、通常処理に戻る。In this trace processing, the CPU 24 stores the address of the instruction code or the operation data being executed, the trace information such as the operation result related to the instruction code or the operation data, in the predetermined storage of the storage unit 25 via the common bus 27. Sequential storage in the area and return to normal processing.

【００２５】これにより、トレース範囲として指定され
た処理動作の状態と結果とが逐次制御演算装置の記憶部
２５の所定領域に記憶される。ローダ２３のローダ制御
部２３ａは、共通バス２７を介して記憶部２５に記憶さ
れているトレース情報を順次取り込んで解析し、ラダー
ダイヤグラム等の図形情報を生成し、特には図示しない
表示駆動回路を介してＣＲＴディスプレイ２３ｂに表示
する。As a result, the state and result of the processing operation designated as the trace range are stored in the predetermined area of the storage unit 25 of the sequential control arithmetic unit. The loader control unit 23a of the loader 23 sequentially captures and analyzes the trace information stored in the storage unit 25 via the common bus 27, generates graphic information such as a ladder diagram, and displays a display drive circuit (not shown). It is displayed on the CRT display 23b via the.

【００２６】これにより、ＣＰＵ２４の動作がトレース
範囲にあるときは、ＣＰＵ２４の動作に合わせ共通バス
２７上に出力されるトレース情報がローダ２３ａに取り
込まれて表示され、リアルタイムトレース機能が実現さ
れる。As a result, when the operation of the CPU 24 is within the trace range, the trace information output on the common bus 27 according to the operation of the CPU 24 is fetched and displayed by the loader 23a, and the real-time trace function is realized.

【００２７】上述したように、本実施例では、ＰＣ２１
内に２個のレジスタ２８ａ、２８ｂとコンパレータ２８
ｃを配設し、ＣＰＵ２４の動作にトレース処理を挿入す
るだけで、ローダ２３によるリアルタイムのトレース情
報の表示を行うことができる。As described above, in this embodiment, the PC 21
Two registers 28a, 28b and a comparator 28
The real-time trace information can be displayed by the loader 23 only by providing c and inserting the trace processing into the operation of the CPU 24.

【００２８】なお、本実施例では、コンパレータ２８ｃ
から出力されるトレース範囲の検出信号をフラグレジス
タに記憶させて参照しているが、ＳＲフリップフロップ
を用いて、このＳＲフリップフロップを、例えばトレー
ス開始位置でセットし、終了位置でリセットするように
して、このＳＲフリップフロップの出力を参照するよう
にしてもよい。In this embodiment, the comparator 28c
Although the detection signal of the trace range output from is stored in the flag register for reference, an SR flip-flop is used to set the SR flip-flop at the trace start position and reset it at the end position. Then, the output of this SR flip-flop may be referred to.

【００２９】[0029]

【発明の効果】本発明によれば、従来のプログラムロー
ダインタフェースの機能を制御演算装置のメモリやドラ
イバで代用させ、従来ハードウエア回路で構成されてい
たプログラムローダインタフェースのメモリや、このメ
モリを働かせるためのバスドライバ等を削減できるので
トレース制御機構の小型軽量化が可能となる。また、コ
ンパレータと２個のレジスタという簡単なハードウエア
を制御演算装置内に配設してトレース範囲を検出し、制
御演算装置内の制御演算部にトレース処理を追加するだ
けでリアルタイムのトレース情報を収集して表示できる
ので、プリフェッチされた命令コードと演算結果を関係
付けるための複雑なアルゴリズムが不用となり面倒でな
く手数のかからないトレース制御機構を提供することが
できる。According to the present invention, the function of the conventional program loader interface is substituted by the memory or driver of the control arithmetic unit, and the memory of the program loader interface which is conventionally constituted by a hardware circuit or this memory is operated. Since it is possible to reduce the number of bus drivers, the trace control mechanism can be made smaller and lighter. Also, real-time trace information can be obtained by simply arranging simple hardware, a comparator and two registers, inside the control arithmetic unit to detect the trace range, and adding trace processing to the control arithmetic unit in the control arithmetic unit. Since they can be collected and displayed, a complicated algorithm for associating the prefetched instruction code with the operation result becomes unnecessary, and a trace control mechanism that is bothersome and hassle-free can be provided.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明のブロック図である。FIG. 1 is a block diagram of the present invention.

【図２】実施例の構成ブロック図である。FIG. 2 is a configuration block diagram of an embodiment.

【図３】従来のトレース制御機構を説明する図である。FIG. 3 is a diagram illustrating a conventional trace control mechanism.

【図４】トレース情報の表示の一例を示す図である。FIG. 4 is a diagram showing an example of display of trace information.

【符号の説明】[Explanation of symbols]

１ トレース範囲指定手段 ２ トレース範囲内認識手段 ３ 動作状態トレース手段 ４ トレース情報記憶手段 1 Trace range specifying means 2 Trace range recognizing means 3 Operating state tracing means 4 Trace information storing means

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】制御演算装置の動作状態をトレースして、
そのトレース情報を表示装置に表示するトレース制御機
構において、 上記制御演算装置の動作状態のトレースすべき範囲を特
定するトレース範囲指定手段(1) と、 該トレース範囲指定手段(1) が特定した範囲内に上記制
御演算装置の動作状態があることを認識したとき、その
認識に基づいて認識信号を出力するトレース範囲内認識
手段(2) と、 該トレース範囲内認識手段(2) が出力した認識信号を受
け取ることにより通常処理を中断して動作状態のトレー
スを行う動作状態トレース手段(3) と、 該動作状態トレース手段(3) がトレースした情報を記憶
するトレース情報記憶手段(4) と、 を備えて、前記トレース情報記憶手段(4) が記憶したト
レース情報を上記表示装置に表示することを特徴とする
トレース制御機構。1. A trace of the operating state of a control arithmetic unit,
In a trace control mechanism for displaying the trace information on a display device, a trace range specifying means (1) for specifying a range to be traced in the operation state of the control arithmetic device, and a range specified by the trace range specifying means (1) When it is recognized that there is an operating state of the control arithmetic unit inside, the recognition means (2) within the trace range for outputting a recognition signal based on the recognition, and the recognition output by the recognition means within the trace range (2) An operation state tracing means (3) for interrupting normal processing by receiving a signal to trace an operation state, and a trace information storage means (4) for storing information traced by the operation state tracing means (3), A trace control mechanism comprising: and displaying the trace information stored in the trace information storage means (4) on the display device.