JPH05167993A - Image conversion device capable of compensating resolution - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、例えば標準解像度の
テレビジョン信号を高解像度のテレビジョン信号に変換
するアップコンバージョンに適用可能な解像度補償可能
な画像変換装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image conversion apparatus capable of resolution compensation applicable to up-conversion for converting, for example, a standard resolution television signal into a high resolution television signal.
【０００２】[0002]
【従来の技術】標準解像度あるいは低解像度（これらを
ＳＤと略称する）画像を高解像度（ＨＤと略称する）画
像に変換するアップコンバージョン、電子ズーム、また
は画像の拡大においては、補間フィルタによって、不足
している画素のデータを補償することがなされている。2. Description of the Related Art Up-conversion for converting a standard resolution or low resolution (abbreviated as SD) image into a high resolution (abbreviated as HD) image, electronic zoom, or image enlargement is insufficient due to an interpolation filter. The data of the pixel being processed is compensated.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、フィル
タによる補間で得られた出力画像の解像度が劣化する問
題がある。例えば図５中で斜線で示すのは、ＳＤのビデ
オ信号の帯域であり、このビデオ信号をフィルタで補間
してＨＤのテレビジョン信号を形成しても、入力ＳＤ信
号中に存在していないＨＤ成分（高周波成分）が復元さ
れない。その結果、出力画像の解像度が低下する。However, there is a problem that the resolution of the output image obtained by the interpolation by the filter deteriorates. For example, the hatched area in FIG. 5 indicates the band of the SD video signal. Even if this video signal is interpolated by a filter to form an HD television signal, the HD signal that does not exist in the input SD signal is not present. The component (high frequency component) is not restored. As a result, the resolution of the output image is reduced.
【０００４】従って、この発明の目的は、高解像度成分
を復元することができ、解像度補償可能な画像変換装置
を提供することにある。Therefore, an object of the present invention is to provide an image conversion device capable of restoring high resolution components and capable of resolution compensation.
【０００５】[0005]
【課題を解決するための手段】この発明は、第１の解像
度の第１のディジタル画像信号の順序をブロック構造に
変換するブロック回路（２）と、マッピング表が格納さ
れてなり、ブロック構造に変換された第１のディジタル
画像信号がアドレスとして供給され、マッピング表に従
って第１の解像度に比してより高い第２の解像度を有す
る第２のディジタル画像信号が読み出されるメモリ
（３）と、メモリ（３）の出力信号の順序を元のものに
変換するためのブロック分解回路（４）とからなり、マ
ッピング表は、同一画像に対して、解像度の異なる２枚
の画像を形成し、２枚の画像をそれぞれブロック構造に
変換し、２枚の画像のそれぞれのブロック間の相関関係
を表すように、予め複数の絵柄でトレーニングして形成
されていることを特徴とする解像度補償可能な画像変換
装置である。According to the present invention, a block circuit (2) for converting the order of a first digital image signal of a first resolution into a block structure and a mapping table are stored. A memory (3) from which the converted first digital image signal is supplied as an address and from which a second digital image signal having a second resolution higher than the first resolution is read according to a mapping table; The block decomposition circuit (4) for converting the order of the output signals of (3) into the original one, and the mapping table forms two images with different resolutions for the same image, Image is converted into a block structure, and is trained with a plurality of patterns in advance so as to show the correlation between the blocks of the two images. A resolution capable of compensating for image conversion apparatus.
【０００６】[0006]
【作用】マッピング表は、トレーニング用の種々の絵柄
の源画像を用いて、二つの画像信号の相関を示すものと
して形成されている。従って、このマッピング表によっ
て、入力画像信号に含まれない高解像度成分を復元する
ことができる。The mapping table is formed by using the source images of various pictures for training and showing the correlation between the two image signals. Therefore, with this mapping table, high resolution components not included in the input image signal can be restored.
【０００７】[0007]
【実施例】以下、この発明の一実施例について説明す
る。この一実施例は、ＳＤビデオ信号をＨＤビデオ信号
にアップコンバージョンする例である。図１において、
１で示す入力端子にディジタルのＳＤビデオ信号が供給
される。このＳＤビデオ信号の例は、ＳＤＶＴＲの再生
信号、放送信号等である。ブロック化回路２によって、
ＳＤビデオ信号が通常のラスター走査の順序からブロッ
クの順序に変換される。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below. This embodiment is an example of up-converting an SD video signal into an HD video signal. In FIG.
A digital SD video signal is supplied to the input terminal indicated by 1. Examples of this SD video signal are SDVTR reproduction signals, broadcast signals, and the like. By the blocking circuit 2,
The SD video signal is converted from normal raster scan order to block order.
【０００８】ブロック化回路２の出力に、図２に示すよ
うに、（２×２×８ビット＝３２ビット）のブロック５
ｓに変換されたビデオ信号が発生する。この３２ビット
がメモリ３にアドレスとして供給される。メモリ３に
は、後述のように、ＳＤ画像とＨＤ画像との相関に基づ
いたマッピング表が格納されている。このメモリ３は、
例えば不揮発性ＲＡＭで構成される。As shown in FIG. 2, the output of the block forming circuit 2 includes a block 5 of (2 × 2 × 8 bits = 32 bits).
A video signal converted to s is generated. These 32 bits are supplied to the memory 3 as an address. As will be described later, the memory 3 stores a mapping table based on the correlation between the SD image and the HD image. This memory 3
For example, it is composed of a nonvolatile RAM.
【０００９】メモリ３からは、図２に示すように、（４
×４×８ビット）のブロック５ｈのビデオ信号が読み出
される。このブロック５ｈが１画面（１フィールドある
いは１フレーム）中で占める位置は、入力画像のブロッ
ク５ｓのそれと同一とされる。より具体的には、出力画
像が供給されるＨＤ用のモニタのアスペクト比が（１
６：９）であるため、入力画像の例えば左上コーナのブ
ロック５ｓと対応する出力ブロック５ｈは、左上コーナ
より内側の上側の画像ブロックとして使用される。従っ
て、（４：３）のアスペクト比のＳＤ画像から得られる
出力画像は、ＨＤ用モニタに供給しても、その画面の両
側の情報が不足する。この左右両側の不足情報は、ブラ
ンキング部分としても良く、あるいは補間しても良い。
但し、この処理は、この発明の要旨と直接的に関係しな
いので、その詳細についての説明は、省略する。From the memory 3, as shown in FIG.
The video signal of the block 5h of (× 4 × 8 bits) is read. The position occupied by this block 5h in one screen (one field or one frame) is the same as that of the block 5s of the input image. More specifically, the aspect ratio of the HD monitor to which the output image is supplied is (1
6: 9), the output block 5h corresponding to, for example, the block 5s at the upper left corner of the input image is used as the upper image block inside the upper left corner. Therefore, even if the output image obtained from the SD image having the aspect ratio of (4: 3) is supplied to the HD monitor, the information on both sides of the screen is insufficient. The lack information on the left and right sides may be a blanking portion or may be interpolated.
However, since this processing is not directly related to the gist of the present invention, the detailed description thereof will be omitted.
【００１０】メモリ３から読み出された出力画像データ
がブロック分解回路４に供給され、データの順序がラス
ター走査の順に変換される。ブロック分解回路４からの
出力画像データが出力端子５に取り出される。この出力
端子５には、Ｄ／Ａ変換器（図示せず）を介してＨＤ用
モニタが接続される。出力画像の画素数は、入力ＳＤビ
デオ信号の画素数の４倍であって、ＨＤ用モニタによっ
て、ＨＤ画像を再生できる。The output image data read from the memory 3 is supplied to the block decomposition circuit 4, and the order of the data is converted into the order of raster scanning. The output image data from the block decomposition circuit 4 is taken out to the output terminal 5. An HD monitor is connected to the output terminal 5 via a D / A converter (not shown). The number of pixels of the output image is four times the number of pixels of the input SD video signal, and the HD monitor can reproduce the HD image.
【００１１】メモリ３に格納されるマッピング表を作成
のための構成の一例を図３に示す。図３中で、１１で示
す入力端子にディジタルのＨＤビデオ信号が供給され
る。このＨＤビデオ信号は、マッピング表の作成を考慮
した標準的な信号であることが好ましく、例えば種々の
絵柄の静止画像からなる信号を採用できる。実際には、
標準的な画像をＨＤビデオカメラにより撮像することに
よって、あるいは撮像信号をＨＤＶＴＲに記録すること
によって、ＨＤビデオ信号を得ることができる。さら
に、予め変換出力として得ようとするＨＤビデオ信号が
分かっている時には、汎用性が要請されないので、源Ｈ
Ｄビデオ信号を使用してマッピング表が作成される。FIG. 3 shows an example of a configuration for creating the mapping table stored in the memory 3. In FIG. 3, a digital HD video signal is supplied to the input terminal indicated by 11. This HD video signal is preferably a standard signal in consideration of creating a mapping table, and for example, a signal composed of still images of various patterns can be adopted. actually,
An HD video signal can be obtained by capturing a standard image with an HD video camera or by recording the captured signal in an HDVTR. Further, when the HD video signal to be obtained as the converted output is known in advance, versatility is not required, so the source H
A mapping table is created using the D-video signal.
【００１２】このＨＤビデオ信号がブロック化回路１２
に供給される。このブロック化回路１２は、ラスター走
査の順序のビデオ信号を（４×４×８ビット）のブロッ
クの構造に変換する。ブロック化回路１２の出力信号か
ら解像度が異なる２つの信号が形成される。その一つ
は、元のＨＤビデオ信号と同一の解像度の信号であっ
て、遅延回路１３の出力に得られる。他の信号は、ＳＤ
のビデオ信号であって、ローパスフィルタ１４およびサ
ブサンプリング回路１５により形成される。ローパスフ
ィルタ１４は、２次元ディジタルフィルタであって、折
返し歪みを防止するために、水平および垂直方向の帯域
制限を行う。サブサンプリング回路１５は、水平方向の
画素数および垂直方向の画素数がそれぞれ半分に減少す
るように、サンプリングを行う。従って、サブサンプリ
ング回路１５からのＳＤビデオ信号の１ブロックは、
（２×２×８ビット＝３２ビット）のデータである。This HD video signal is a block circuit 12
Is supplied to. The blocking circuit 12 converts a video signal in raster scan order into a block structure of (4 × 4 × 8 bits). Two signals having different resolutions are formed from the output signal of the blocking circuit 12. One of them is a signal having the same resolution as the original HD video signal, and is obtained at the output of the delay circuit 13. Other signals are SD
Of the video signal, and is formed by the low-pass filter 14 and the sub-sampling circuit 15. The low-pass filter 14 is a two-dimensional digital filter, and performs band limitation in the horizontal and vertical directions to prevent aliasing distortion. The sub-sampling circuit 15 performs sampling so that the number of pixels in the horizontal direction and the number of pixels in the vertical direction are each halved. Therefore, one block of the SD video signal from the sub-sampling circuit 15 is
The data is (2 × 2 × 8 bits = 32 bits).
【００１３】サブサンプリング回路１５からのＳＤビデ
オ信号がメモリ２０および度数メモリ２１に対してそれ
らのアドレスとして供給される。メモリ２０は、２32の
アドレス空間を有し、各アドレスに対して、（４×４×
８ビット＝１２８ビット）のデータが書き込まれる。度
数メモリ２１も、メモリ２０と同一のアドレス空間を有
しているが、各アドレスへ書き込まれるデータは、度数
である。すなわち、メモリ２１の読み出し出力が加算器
２２に供給され、＋１され、加算器２２の出力がメモリ
２１の同一アドレスに書き込まれる。メモリ２０および
２１は、初期状態として各アドレスの内容がゼロにクリ
アされる。The SD video signal from the sub-sampling circuit 15 is supplied to the memory 20 and the frequency memory 21 as their addresses. The memory 20 has an address space of 2 32 , and for each address, (4 × 4 ×
Data of 8 bits = 128 bits) is written. The frequency memory 21 also has the same address space as the memory 20, but the data written to each address is frequency. That is, the read output of the memory 21 is supplied to the adder 22 and is incremented by 1, and the output of the adder 22 is written to the same address of the memory 21. The contents of each address of the memories 20 and 21 are cleared to zero as an initial state.
【００１４】メモリ２０から読み出された１２８ビット
のデータが乗算器２３に供給され、度数メモリ２１から
読み出された度数と乗算される。乗算器２３の出力が加
算器２４に供給され、加算器２４にて遅延回路１３から
の入力データと加算される。加算器２４の出力が割算器
２５に被除数として供給される。割算器２５には、加算
器２２の出力が除数として供給される。この割算器２５
の出力（商）がメモリ２０の入力データとされる。The 128-bit data read from the memory 20 is supplied to the multiplier 23 and is multiplied by the frequency read from the frequency memory 21. The output of the multiplier 23 is supplied to the adder 24, and is added to the input data from the delay circuit 13 in the adder 24. The output of the adder 24 is supplied to the divider 25 as a dividend. The output of the adder 22 is supplied to the divider 25 as a divisor. This divider 25
Is output (quotient) as input data of the memory 20.
【００１５】上述の図３の構成では、ＳＤビデオ信号の
１ブロックと対応するあるアドレスＡｉが最初にアクセ
スされる時には、メモリ２０および２１の読み出し出力
が０であるため、ＨＤビデオ信号の１ブロックのデータ
Ｘ１がそのままメモリ２０に書き込まれ、メモリ２１の
対応するアドレスの値が１とされる。若し、その後で、
このアドレスが再びアクセスされると、加算器２２の出
力が２であり、加算器２４の出力が（Ｘ１＋Ｘ２）（Ｘ
２は、遅延回路１３の出力）である。従って、割算器２
５の出力が（Ｘ１＋Ｘ２）／３であり、これがメモリ２
０に書き込まれる。一方、度数メモリ２１には、度数２
が書き込まれる。更に、その後で、上述のアドレスがア
クセスされると、同様の動作によって、メモリ２０のデ
ータが（Ｘ１＋Ｘ２＋Ｘ３）／３に更新され、度数も３
に更新される。In the configuration of FIG. 3 described above, when a certain address Ai corresponding to one block of the SD video signal is first accessed, the read outputs of the memories 20 and 21 are 0, so one block of the HD video signal is obtained. The data X1 is written in the memory 20 as it is, and the value of the corresponding address in the memory 21 is set to 1. And then,
When this address is accessed again, the output of the adder 22 is 2 and the output of the adder 24 is (X1 + X2) (X
2 is an output of the delay circuit 13. Therefore, the divider 2
The output of 5 is (X1 + X2) / 3, which is the memory 2
Written to 0. On the other hand, in the frequency memory 21, the frequency 2
Is written. Furthermore, when the above address is accessed thereafter, the data in the memory 20 is updated to (X1 + X2 + X3) / 3 by the same operation, and the frequency is also 3.
Will be updated.
【００１６】上述の動作を所定期間で行うことによっ
て、メモリ２０には、同一ビデオ信号から形成されたＨ
Ｄビデオ信号のブロックとＳＤビデオ信号のブロックと
の間の相関を示すマッピング表が蓄えられる。言い換え
れば、ＳＤビデオ信号のブロックのデータのパターンが
与えられた時に、そのパターンに平均的に対応が取れた
ＨＤビデオ信号のブロックのパターンを出力するマッピ
ング表が形成できる。このマッピング表が図１の構成の
メモリ３内に格納される。By performing the above-described operation for a predetermined period, the memory 20 stores an H signal formed from the same video signal.
A mapping table is stored showing the correlation between blocks of D video signals and blocks of SD video signals. In other words, when the pattern of the data of the block of the SD video signal is given, it is possible to form a mapping table which outputs the pattern of the block of the HD video signal which corresponds to the pattern evenly. This mapping table is stored in the memory 3 having the configuration of FIG.
【００１７】上述のマッピング表の作成の処理におい
て、実際には、メモリ２０の全てのアドレスにデータを
書き込むことができず、データが０のアドレスが生じう
る。その場合には、周辺アドレスの非０のデータから予
測されたデータで補間がなされる。この補間のための構
成の一例を図４に示す。In the process of creating the mapping table described above, in reality, data cannot be written to all the addresses of the memory 20, and an address of which data is 0 may occur. In that case, interpolation is performed with the data predicted from the non-zero data of the peripheral address. An example of the structure for this interpolation is shown in FIG.
【００１８】図４で、メモリ３０は、上述のように作成
されたマッピング表が格納されているメモリである。メ
モリ３０のアドレス入力として、カウンタ３１および３
２からの３２ビットのアドレスの一方が切り替え回路３
３を介して選択的に供給される。カウンタ３１のクロッ
ク入力には、入力端子３４からのクロックＣＫがゲート
回路３５を介して供給される。カウンタ３１からのアド
レスが切り替え回路３３、アドレスメモリ３６および比
較回路３７に供給される。カウンタ３２には、入力端子
３８からのクロックＣＫが供給され、その出力が切り替
え回路３３および比較回路３７に供給される。また、カ
ウンタ３２には、アドレスメモリ３６の出力がプリセッ
ト入力として供給される。In FIG. 4, the memory 30 is a memory in which the mapping table created as described above is stored. Counters 31 and 3 are used as address inputs of the memory 30.
One of the 32-bit addresses from 2 is the switching circuit 3
3 is supplied selectively. The clock CK from the input terminal 34 is supplied to the clock input of the counter 31 through the gate circuit 35. The address from the counter 31 is supplied to the switching circuit 33, the address memory 36, and the comparison circuit 37. The clock CK from the input terminal 38 is supplied to the counter 32, and the output thereof is supplied to the switching circuit 33 and the comparison circuit 37. Further, the output of the address memory 36 is supplied to the counter 32 as a preset input.
【００１９】メモリ３０の出力データが非ゼロ検出回路
３９およびバッファメモリ（ラッチでも良い）４０に供
給され、また、ゲート回路４１を介して補間データ形成
回路４２に供給される。補間データ形成回路４２は、バ
ッファメモリ４０の出力、ゲート回路４１の出力、カウ
ンタ３１の出力、アドレスメモリ３６の出力を受け取
り、ゼロデータに代わる補間データを形成する。この補
間データがメモリ３０のデータ入力とされる。The output data of the memory 30 is supplied to a non-zero detection circuit 39 and a buffer memory (may be a latch) 40, and is also supplied to an interpolation data forming circuit 42 via a gate circuit 41. The interpolation data forming circuit 42 receives the output of the buffer memory 40, the output of the gate circuit 41, the output of the counter 31, and the output of the address memory 36, and forms interpolation data in place of zero data. This interpolation data is used as the data input of the memory 30.
【００２０】非ゼロ検出回路３９の検出信号がフリップ
フロップ４３にそのセット入力として供給される。さら
に、この検出信号は、ゲート回路４１のオン／オフの制
御、バッファメモリ４０およびアドレスメモリ３６の書
き込み／読み出しの制御、カウンタ３２の制御に使用さ
れる。The detection signal of the non-zero detection circuit 39 is supplied to the flip-flop 43 as its set input. Further, this detection signal is used to control ON / OFF of the gate circuit 41, control of writing / reading of the buffer memory 40 and the address memory 36, and control of the counter 32.
【００２１】カウンタ３１の出力およびカウンタ３２の
出力を比較する比較回路３７の出力がカウンタ３２のク
リア端子とフリップフロップ４３のリセット端子とに供
給される。フリップフロップ４３の出力信号によって、
ゲート回路３５のオン／オフ、切り替え回路３３の制
御、およびメモリ３０の書き込みが制御される。The output of the comparison circuit 37 for comparing the output of the counter 31 and the output of the counter 32 is supplied to the clear terminal of the counter 32 and the reset terminal of the flip-flop 43. By the output signal of the flip-flop 43,
ON / OFF of the gate circuit 35, control of the switching circuit 33, and writing of the memory 30 are controlled.
【００２２】上述の図４の補間データ形成の構成の動作
を説明するために、メモリ３０に格納されているデータ
の一部が下記のものであると想定する。In order to explain the operation of the configuration of interpolation data formation of FIG. 4 above, it is assumed that some of the data stored in memory 30 is as follows.
【表１】 [Table 1]
【００２３】まず、カウンタ３１がクロックＣＫによっ
て、インクリメントされ、順次発生するアドレス信号が
切り替え回路３３を介してメモリ３０に供給される。メ
モリ３０からの読み出しデータが非ゼロ検出回路３９に
供給される。読み出しデータが非ゼロの場合、すなわ
ち、トレーニング画像によってデータが得られている場
合には、バッファメモリ４０の内容を読み出すととも
に、メモリ３０の出力を新たにバッファメモリ４０に書
き込む。これと共に、ゲート４１をオンとし、メモリ３
０の出力が補間データ形成回路４２に供給される。First, the counter 31 is incremented by the clock CK, and sequentially generated address signals are supplied to the memory 30 via the switching circuit 33. The read data from the memory 30 is supplied to the non-zero detection circuit 39. When the read data is non-zero, that is, when the data is obtained by the training image, the content of the buffer memory 40 is read and the output of the memory 30 is newly written in the buffer memory 40. At the same time, the gate 41 is turned on and the memory 3
The output of 0 is supplied to the interpolation data forming circuit 42.
【００２４】上述の例のように、メモリ３０のアドレス
Ａ５のデータＤ５が読み出されたタイミングを考える
と、これは非ゼロであるため、非ゼロ検出回路３９の検
出信号によって、バッファメモリ４０から以前の非ゼロ
のデータＤ２が読み出され、バッファメモリ４０には、
データＤ５が書き込まれる。このデータＤ５は、ゲート
回路４１を介して補間データ形成回路４２に供給され
る。補間データ形成回路４２には、データＤ２も供給さ
れる。Considering the timing of reading the data D5 of the address A5 of the memory 30 as in the above-mentioned example, since this is non-zero, the detection signal of the non-zero detection circuit 39 causes the buffer memory 40 to output the data. The previous non-zero data D2 is read out and stored in the buffer memory 40.
The data D5 is written. The data D5 is supplied to the interpolation data forming circuit 42 via the gate circuit 41. The data D2 is also supplied to the interpolation data forming circuit 42.
【００２５】一方、その時のメモリ３０のアドレス入力
は、Ａ５であるため、これが非ゼロの検出信号によっ
て、アドレスメモリ３６に書き込まれる。アドレスメモ
リ３６からは、その前に記憶されていたアドレスＡ２が
読み出される。これらのアドレスＡ２およびＡ５が補間
データ形成回路４２に供給され、アドレスＡ２およびＡ
５を参照して、データＤ２およびＤ５からその間のアド
レスＡ３、Ａ４のゼロデータに代わるべき補間データが
形成される。On the other hand, since the address input of the memory 30 at that time is A5, this is written in the address memory 36 by the non-zero detection signal. The address A2 stored before is read from the address memory 36. These addresses A2 and A5 are supplied to the interpolation data forming circuit 42, and the addresses A2 and A5 are supplied.
5, interpolation data to replace the zero data at the addresses A3 and A4 between the data D2 and D5 is formed.
【００２６】この例では、距離に応じた重み付け平均値
を補間データとして形成している。すなわち、アドレス
Ａ２とＡ５との間の距離を３とし、アドレスＡ３の補間
データは、（２・Ｄ２＋Ｄ５）／３として求められ、ア
ドレスＡ４の補間データは、（Ｄ２＋２・Ｄ５）／３と
して求められる。補間データの形成方法としては、これ
以外に、カーブフィッティング、高次補間等を使用して
も良い。In this example, the weighted average value according to the distance is formed as the interpolation data. That is, the distance between the addresses A2 and A5 is set to 3, the interpolation data of the address A3 is calculated as (2 · D2 + D5) / 3, and the interpolation data of the address A4 is calculated as (D2 + 2 · D5) / 3. .. As a method of forming the interpolation data, other than this, curve fitting, high-order interpolation, or the like may be used.
【００２７】また、アドレスメモリ３６からのアドレス
Ａ２が非ゼロ検出信号によって、カウンタ３２にロード
され、カウンタ３２の出力がクロックＣＫによって、ア
ドレスＡ３、Ａ４を順次発生する。カウンタ３２の出力
がＡ５に達すると、比較回路３７が一致出力を発生す
る。この一致出力によって、カウンタ３２がクリアされ
るともに、フリップフロップ４３がリセットされる。The address A2 from the address memory 36 is loaded into the counter 32 by the non-zero detection signal, and the output of the counter 32 sequentially generates the addresses A3 and A4 by the clock CK. When the output of the counter 32 reaches A5, the comparison circuit 37 generates a coincidence output. This coincidence output clears the counter 32 and resets the flip-flop 43.
【００２８】フリップフロップ４３がセットされている
期間では、切り替え回路３３がカウンタ３２からのアド
レス（Ａ３、Ａ４）を選択し、メモリ３０が書き込みモ
ードとされる。従って、補間データ（２・Ｄ２＋Ｄ５）
／３および（Ｄ２＋２・Ｄ５）／３がメモリ３０のアド
レスＡ３、Ａ４にそれぞれ書き込まれる。この期間で
は、ゲート回路３５がオフとされ、カウンタ３１のイン
クリメントが停止される。While the flip-flop 43 is set, the switching circuit 33 selects the address (A3, A4) from the counter 32, and the memory 30 is set to the write mode. Therefore, interpolation data (2D2 + D5)
/ 3 and (D2 + 2 · D5) / 3 are written in the addresses A3 and A4 of the memory 30, respectively. During this period, the gate circuit 35 is turned off and the increment of the counter 31 is stopped.
【００２９】フリップフロップ４３がリセットされてい
る期間では、ゲート回路３５がオンし、切り替え回路３
３がカウンタ３１からのアドレスを選択し、メモリ３０
が読み出しモードとされる。そして、上述と同様の動作
がなされる。While the flip-flop 43 is being reset, the gate circuit 35 is turned on and the switching circuit 3
3 selects the address from the counter 31, and the memory 30
Is the read mode. Then, the same operation as described above is performed.
【００３０】なお、上述の一実施例は、ＳＤビデオ信号
をＨＤビデオ信号にアップコンバージョンする例である
が、これ以外に、画像の拡大に対しても、この発明は、
同様に適用できる。The above-described embodiment is an example in which the SD video signal is up-converted into the HD video signal. However, in addition to this, the present invention also applies to image enlargement.
The same applies.
【００３１】[0031]
【発明の効果】この発明によれば、低解像度画像と高解
像度画像との相関を利用して、高解像度成分を復元する
ので、標準ビデオ信号を高解像度画像に変換してＨＤモ
ニタ上に表示できる。また、解像度の劣化を伴わずに、
画像を任意の大きさに拡大することができる。さらに、
解像度の劣化無しに、画像を間引き圧縮することができ
る。According to the present invention, since the high resolution component is restored by utilizing the correlation between the low resolution image and the high resolution image, the standard video signal is converted into the high resolution image and displayed on the HD monitor. it can. Also, without deterioration of resolution,
The image can be enlarged to any size. further,
Images can be thinned and compressed without deterioration of resolution.
【図１】この発明の一実施例の構成を示すブロック図で
ある。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention.
【図２】ブロック構造の説明のための略線図である。FIG. 2 is a schematic diagram for explaining a block structure.
【図３】マッピング表を作成するための構成の一例のブ
ロック図である。FIG. 3 is a block diagram of an example of a configuration for creating a mapping table.
【図４】マッピング表を作成する時のデータの補間のた
めの構成の一例のブロック図である。FIG. 4 is a block diagram of an example of a configuration for data interpolation when creating a mapping table.
【図５】従来技術の説明のための略線図である。FIG. 5 is a schematic diagram for explaining a conventional technique.
【符号の説明】 １ ＳＤビデオ信号の入力端子 ３ マッピング表が格納されているメモリ ５ ＨＤビデオ信号の出力端子[Description of symbols] 1 SD video signal input terminal 3 Memory storing mapping table 5 HD video signal output terminal
Claims (1)
号の順序をブロック構造に変換する手段と、 マッピング表が格納されてなり、上記ブロック構造に変
換された第１のディジタル画像信号がアドレスとして供
給され、上記マッピング表に従って上記第１の解像度に
比してより高い第２の解像度を有する第２のディジタル
画像信号が読み出されるメモリと、 上記メモリの出力信号の順序を元のものに変換するため
のブロック分解手段とからなり、 上記マッピング表は、同一画像に対して、解像度の異な
る２枚の画像を形成し、上記２枚の画像をそれぞれブロ
ック構造に変換し、上記２枚の画像のそれぞれのブロッ
ク間の相関関係を表すように、予め複数の絵柄でトレー
ニングして形成されていることを特徴とする解像度補償
可能な画像変換装置。1. A means for converting the order of a first digital image signal of a first resolution into a block structure; and a mapping table stored, wherein the first digital image signal converted into the block structure is an address. And a memory for reading out a second digital image signal having a second resolution higher than the first resolution according to the mapping table, and converting the order of the output signals of the memory to the original one. The above-mentioned mapping table forms two images with different resolutions for the same image, converts the two images into block structures, and outputs the two images. Image conversion capable of resolution compensation, which is formed by training with a plurality of patterns in advance so as to represent the correlation between the respective blocks of apparatus.
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