JPH05167423A - Output buffer circuit - Google Patents
Output buffer circuitInfo
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- JPH05167423A JPH05167423A JP3350447A JP35044791A JPH05167423A JP H05167423 A JPH05167423 A JP H05167423A JP 3350447 A JP3350447 A JP 3350447A JP 35044791 A JP35044791 A JP 35044791A JP H05167423 A JPH05167423 A JP H05167423A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、貫通電流を阻止し消
費電力を低減した出力バッファ回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output buffer circuit which blocks a shoot-through current and reduces power consumption.
【０００２】[0002]
【従来の技術】一般にデジタル回路用ＩＣにおいては、
その出力信号は他のＩＣやトランジスタに接続されるた
めに、そのインターフェイスとして出力バッファ回路が
使用されている。かかる出力バッファ回路の従来の構成
例を図６に示し、その動作を示すタイミングチャートを
図７及び図８に示す。2. Description of the Related Art Generally, in ICs for digital circuits,
Since the output signal is connected to another IC or transistor, an output buffer circuit is used as its interface. A conventional configuration example of such an output buffer circuit is shown in FIG. 6, and timing charts showing its operation are shown in FIGS. 7 and 8.
【０００３】図６に示すように、出力バッファ回路は、
プリバッファ101 と、ＰチャネルＭＯＳトランジスタ10
2 と、ＮチャネルＭＯＳトランジスタ103 とを有し、Ｐ
チャネル及びＮチャネルＭＯＳトランジスタ102 ，103
を電源と接地間に直列に接続し、プリバッファ101 の出
力をＰチャネル及びＮチャネルＭＯＳトランジスタ102
，103 の各ゲートに接続し、Ｐチャネル及びＮチャネ
ルＭＯＳトランジスタ102 ，103 の接続点を出力とする
構成になっている。なお、104 は入力端子、105は出力
端子である。そして入力端子104から入力された入力信
号ＩＮはプリバッファ101 で反転され、その反転した出
力がＰチャネル及びＮチャネルＭＯＳトランジスタ102
，103 により再度反転され、入力波形と同相の出力信
号ＯＵＴが出力端子105 より出力されるようになってい
る。As shown in FIG. 6, the output buffer circuit is
Pre-buffer 101 and P-channel MOS transistor 10
2 and an N-channel MOS transistor 103, and P
Channel and N channel MOS transistors 102, 103
Is connected in series between the power supply and the ground, and the output of the pre-buffer 101 is connected to the P-channel and N-channel MOS transistors 102.
, 103 connected to the respective gates, and the connection point of the P-channel and N-channel MOS transistors 102, 103 is used as an output. In addition, 104 is an input terminal and 105 is an output terminal. Then, the input signal IN input from the input terminal 104 is inverted by the pre-buffer 101, and the inverted output is the P-channel and N-channel MOS transistor 102.
, 103, and the output signal OUT in phase with the input waveform is output from the output terminal 105.
【０００４】[0004]
【発明が解決しようとする課題】ところで、上記従来の
出力バッファ回路において、入力端子104 に図７に示す
ような波形の入力信号ＩＮが入力された場合、入力信号
ＩＮの立ち上がり及び立ち下がり時に、ＰチャネルＭＯ
Ｓトランジスタ102 とＮチャネルＭＯＳトランジスタ10
3 が同時に導通状態となり、電源から接地へ直接貫通電
流が流れる。この貫通電流は、図８に示すような鈍った
波形の入力信号ＩＮが入力された場合には、Ｐチャネル
ＭＯＳトランジスタ102 とＮチャネルＭＯＳトランジス
タ103 とが同時に導通する時間が長くなり、大量の貫通
電流が流れるので、消費電力が増加するという欠点があ
る。さらに、この貫通電流により電源−接地間のインピ
ーダンスが一時的に下がり、輻射ノイズが発生し、デジ
タルＩＣに出力バッファ回路を介して接続されるデバイ
スに悪影響を与え、誤動作を引き起こすという問題点が
あった。By the way, in the above conventional output buffer circuit, when the input signal IN having the waveform as shown in FIG. 7 is inputted to the input terminal 104, at the rising and falling edges of the input signal IN, P channel MO
S transistor 102 and N channel MOS transistor 10
3 becomes conductive at the same time, and a through current flows directly from the power supply to ground. When the input signal IN having a blunt waveform as shown in FIG. 8 is input, this through-current becomes long for the P-channel MOS transistor 102 and the N-channel MOS transistor 103 to conduct simultaneously, and a large amount of through-current occurs. Since current flows, there is a drawback in that power consumption increases. Further, this through current causes a problem that the impedance between the power supply and the ground is temporarily lowered to generate radiation noise, which adversely affects the device connected to the digital IC via the output buffer circuit and causes a malfunction. It was
【０００５】本発明は、従来の出力バッファ回路におけ
る上記問題点を解消するためになされたもので、貫通電
流を完全に阻止し、消費電力の低減と共にスイッチング
ノイズの低減を計った出力バッファ回路を提供すること
を目的とする。The present invention has been made in order to solve the above problems in the conventional output buffer circuit, and provides an output buffer circuit in which the through current is completely blocked, the power consumption is reduced and the switching noise is reduced. The purpose is to provide.
【０００６】[0006]
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、図１の概念図に示すように、入
力端子６に接続されたプリバッファ１と、電源と出力端
子７間に接続されたＰチャネルＭＯＳトランジスタ４
と、出力端子７と接地間に接続されたＮチャネルＭＯＳ
トランジスタ５と、プリバッファ１の出力端子にアノー
ドを接続しＰチャネルＭＯＳトランジスタ４のゲート電
極にカソードを接続した第１のダイオード２と、プリバ
ッファ１の出力端子にカソードを接続しＮチャネルＭＯ
Ｓトランジスタ５のゲート電極にアノードを接続した第
２のダイオード３とからなり、前記第１のダイオード２
を介して流れるＰチャネルＭＯＳトランジスタ４のゲー
ト電極の充電時間が放電時間より速くなるように、ま
た、前記第２のダイオード３を介して流れるＮチャネル
ＭＯＳトランジスタ５のゲート電極の放電時間が充電時
間より速くなるように設定し、前記Ｐチャネル及びＮチ
ャネルＭＯＳトランジスタ４，５の各ゲート電極の駆動
信号の立ち上がり時間及び立ち下がり時間に差をもたせ
て出力バッファ回路を構成するものである。In order to solve the above problems, the present invention provides a pre-buffer 1 connected to an input terminal 6, a power supply and an output terminal 7 as shown in the conceptual diagram of FIG. P-channel MOS transistor 4 connected in between
And an N-channel MOS connected between the output terminal 7 and ground
A transistor 5, a first diode 2 having an anode connected to the output terminal of the pre-buffer 1 and a cathode connected to the gate electrode of the P-channel MOS transistor 4, and an N-channel MO transistor having a cathode connected to the output terminal of the pre-buffer 1
A second diode 3 having an anode connected to the gate electrode of the S-transistor 5, and the first diode 2
So that the charging time of the gate electrode of the P-channel MOS transistor 4 flowing through is faster than the discharging time, and the discharging time of the gate electrode of the N-channel MOS transistor 5 flowing through the second diode 3 is charging time. The output buffer circuit is configured so that it is set to be faster, and the rise time and fall time of the drive signals of the gate electrodes of the P-channel and N-channel MOS transistors 4 and 5 are made different.
【０００７】このように構成した出力バッファ回路にお
いては、ＰチャネルＭＯＳトランジスタ４のゲート電極
の駆動信号の立ち上がり時間ｔr が立ち下がり時間ｔf
より短くなり、一方ＮチャネルＭＯＳトランジスタ５の
ゲート電極の駆動信号の立ち下がり時間ｔf が立ち上が
り時間ｔr より短くなり、両トランジスタともＯＦＦの
状態は速く伝達され、ＯＮの状態はゆっくりと伝達され
る。したがって最終段の出力バッファを構成するＰチャ
ネルＭＯＳトランジスタ４とＮチャネルＭＯＳトランジ
スタ５が同時に導通状態となるのは阻止される。これに
より消費電力は低減され、スイッチングノイズも低減化
を計ることができる。In the output buffer circuit thus configured, the rising time t r of the drive signal for the gate electrode of the P-channel MOS transistor 4 is changed to the falling time t f.
Becomes shorter, whereas N-channel MOS transistors fall time of the drive signal of the gate electrode of 5 t f rise time shorter than t r, the OFF state both transistors are transmitted fast, the ON state is transmitted slowly It Therefore, the P-channel MOS transistor 4 and the N-channel MOS transistor 5 forming the output buffer of the final stage are prevented from becoming conductive at the same time. As a result, power consumption is reduced and switching noise can be reduced.
【０００８】[0008]
【実施例】次に実施例について説明する。図２は、本発
明に係る出力バッファ回路の一実施例を示す回路構成図
である。この実施例の出力バッファ回路は、図２に示す
ように、プリバッファ11と、ダイオード12，13と、抵抗
14，15と、ＰチャネルＭＯＳトランジスタ16と、Ｎチャ
ネルＭＯＳトランジスタ17とを有し、Ｐチャネル及びＮ
チャネルＭＯＳトランジスタ16，17は電源と接地間に直
列に接続され、各ドレイン端子は共通に接続して出力端
子19に導出されており、各ソース端子は、それぞれ電源
及び接地に接続されている。また前記ダイオード12は、
アノード端子が前記プリバッファ11の出力端子に、カソ
ード端子がＰチャネルＭＯＳトランジスタ16のゲート電
極に接続され、前記ダイオード13は、アノード端子がＮ
チャネルＭＯＳトランジスタ17のゲート電極に、カソー
ド端子が前記プリバッファ11の出力端子に接続されてい
る。EXAMPLES Next, examples will be described. FIG. 2 is a circuit configuration diagram showing an embodiment of the output buffer circuit according to the present invention. As shown in FIG. 2, the output buffer circuit of this embodiment includes a prebuffer 11, diodes 12, 13 and resistors.
14 and 15, a P-channel MOS transistor 16 and an N-channel MOS transistor 17, which are P-channel and N-channel.
The channel MOS transistors 16 and 17 are connected in series between the power supply and the ground, the drain terminals are commonly connected and led to the output terminal 19, and the source terminals are connected to the power supply and the ground, respectively. Further, the diode 12 is
The anode terminal is connected to the output terminal of the prebuffer 11, the cathode terminal is connected to the gate electrode of the P-channel MOS transistor 16, and the diode 13 has an anode terminal N
The cathode terminal of the channel MOS transistor 17 is connected to the output terminal of the prebuffer 11.
【０００９】一方、抵抗14はプリバッファ11の出力端子
とＰチャネルＭＯＳトランジスタ16のゲート電極との間
に接続され、抵抗15はプリバッファ11の出力端子とＮチ
ャネルＭＯＳトランジスタ17のゲート電極との間に接続
されている。なお入力端子18はプリバッファ11の入力端
子に接続されている。On the other hand, the resistor 14 is connected between the output terminal of the pre-buffer 11 and the gate electrode of the P-channel MOS transistor 16, and the resistor 15 is connected between the output terminal of the pre-buffer 11 and the gate electrode of the N-channel MOS transistor 17. Is connected in between. The input terminal 18 is connected to the input terminal of the prebuffer 11.
【００１０】次にこのように構成されている出力バッフ
ァ回路の動作を図３に示したタイミングチャートに基づ
いて説明する。まず入力端子18から入力された入力信号
ＩＮはプリバッファ11で反転され、その反転出力Ａはダ
イオード12，13を介して、この出力バッファ回路の最終
段の出力バッファを構成するＰチャネルＭＯＳトランジ
スタ16及びＮチャネルＭＯＳトランジスタ17の各ゲート
電極に印加される。ＰチャネルＭＯＳトランジスタ16の
ゲート電極へ印加される駆動信号Ｂは、その立ち上がり
はダイオード12の順方向電流により素早く充電される
が、立ち下がりは抵抗14を介して放電するため図３に示
すように波形がなまる。一方、ＮチャネルＭＯＳトラン
ジスタ17のゲート電極へ印加される駆動信号Ｃは、その
立ち上がりは抵抗15を介して充電するため波形がなま
り、立ち下がりはダイオード13の順方向電流により素早
く放電される。Next, the operation of the output buffer circuit configured as described above will be described with reference to the timing chart shown in FIG. First, the input signal IN input from the input terminal 18 is inverted by the pre-buffer 11, and its inverted output A is passed through the diodes 12 and 13 to form the P-channel MOS transistor 16 which constitutes the final output buffer of this output buffer circuit. And to each gate electrode of the N-channel MOS transistor 17. The drive signal B applied to the gate electrode of the P-channel MOS transistor 16 is quickly charged by the forward current of the diode 12 at the rising edge, but discharged at the falling edge through the resistor 14, as shown in FIG. The waveform is rounded. On the other hand, the drive signal C applied to the gate electrode of the N-channel MOS transistor 17 has a blunted waveform because its rising is charged through the resistor 15, and its falling is quickly discharged by the forward current of the diode 13.
【００１１】したがって、ＰチャネルＭＯＳトランジス
タ16のゲート電極への駆動信号Ｂの立ち上がり時間ｔr
と立ち下がり時間ｔf とは、ｔr ＜ｔf となり、またＮ
チャネルＭＯＳトランジスタ17のゲート電極への駆動信
号Ｃの立ち上がり時間ｔr と立ち下がり時間ｔf とは、
ｔr ＞ｔf となる。このためＰチャネル及びＮチャネル
ＭＯＳトランジスタ16，17ともＯＦＦ状態への変化は速
く、ＯＮ状態への変化は遅い。したがって両ＭＯＳトラ
ンジスタ16，17が同時に導通状態にはならず、貫通電流
を大幅に低減することができる。Therefore, the rising time t r of the drive signal B to the gate electrode of the P-channel MOS transistor 16
And the fall time t f , t r <t f , and N
The rising time t r and the falling time t f of the drive signal C to the gate electrode of the channel MOS transistor 17 are
t r > t f . Therefore, the P-channel and N-channel MOS transistors 16 and 17 change to the OFF state quickly, and change to the ON state slowly. Therefore, both MOS transistors 16 and 17 do not become conductive at the same time, and the through current can be greatly reduced.
【００１２】またプリバッファ11の出力が抵抗14，15へ
接続されているので、ダイオード12，13の順方向電圧降
下を補っており、このためＰチャネル及びＮチャネルＭ
ＯＳトランジスタ16，17のゲート電極はフルスイング
し、リーク電流を防止している。また抵抗14，15の抵抗
値を変えることにより、貫通電流や遅延時間を変化させ
ることも可能であり、その効果は非常に大きい。Further, since the output of the pre-buffer 11 is connected to the resistors 14 and 15, the forward voltage drop of the diodes 12 and 13 is compensated for. Therefore, the P channel and N channel M
The gate electrodes of the OS transistors 16 and 17 make a full swing to prevent a leak current. It is also possible to change the through current and the delay time by changing the resistance values of the resistors 14 and 15, and the effect is very large.
【００１３】図２に示した出力バッファ回路において、
ダイオード12，13としては通常のダイオードの代わり
に、図４の（Ａ），（Ｂ）に示すように、コレクタ・ベ
ースを短絡接続したＮＰＮトランジスタやＰＮＰトラン
ジスタを用いることができ、ＮＰＮトランジスタを用い
るときはコレクタ・ベース端子をアノードとし、エミッ
タ端子をカソードとする。またＰＮＰトランジスタを用
いるときはエミッタ端子をアノードとし、コレクタ・ベ
ース端子をカソードとする。このようにコレクタ・ベー
スを短絡接続したＮＰＮ又はＰＮＰトランジスタをダイ
オードとして用いた場合の作用は、図２に示した実施例
と同じであるが、ＢｉＣＭＯＳゲートアレイ等の場合に
は、ＮＰＮ及びＰＮＰトランジスタがＩ／Ｏ領域に設け
られているので、それを利用することができる。In the output buffer circuit shown in FIG. 2,
As the diodes 12 and 13, NPN transistors or PNP transistors whose collector and base are short-circuited as shown in FIGS. 4A and 4B can be used instead of ordinary diodes, and NPN transistors are used. In this case, the collector / base terminal is the anode and the emitter terminal is the cathode. When using a PNP transistor, the emitter terminal is the anode and the collector / base terminal is the cathode. The operation when the NPN or PNP transistor whose collector / base is short-circuited is used as a diode is the same as that of the embodiment shown in FIG. 2, but in the case of a BiCMOS gate array or the like, the NPN and PNP transistors are used. Is provided in the I / O area, it can be used.
【００１４】また図２に示した出力バッファ回路におい
て、抵抗14，15としては通常の抵抗の代わりに、図５の
（Ａ），（Ｂ）に示すように、プルアップ抵抗として用
いるＰチャネルＭＯＳトランジスタ又はプルダウン抵抗
として用いるＮチャネルＭＯＳトランジスタを利用する
ことができる。この場合の作用も図２に示した実施例と
同じであるが、ＣＭＯＳゲートアレイには、通常プルア
ップ抵抗やプルダウン抵抗が準備されており、それらを
利用することができる。In the output buffer circuit shown in FIG. 2, the resistors 14 and 15 are P-channel MOS transistors used as pull-up resistors as shown in FIGS. 5A and 5B instead of ordinary resistors. An N-channel MOS transistor used as a transistor or a pull-down resistor can be used. The operation in this case is also the same as that of the embodiment shown in FIG. 2, but the CMOS gate array is usually provided with pull-up resistors and pull-down resistors, and these can be used.
【００１５】上記実施例で用いるダイオードや抵抗は、
上記のように他の素子を利用して構成できるが、上記の
他にも種々の手法で、それらを構成することができる。The diodes and resistors used in the above embodiment are
Although other elements can be used as described above, they can be formed by various methods other than the above.
【００１６】[0016]
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、最終段の出力バッファを構成するＰチ
ャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトラン
ジスタが同時に導通状態にはならず貫通電流を完全に阻
止し、これにより消費電力の低減を計ると共に、同時ス
イッチングによるノイズを低減し誤動作を防止すること
ができる。As described above on the basis of the embodiments,
According to the present invention, the P-channel MOS transistor and the N-channel MOS transistor forming the output buffer of the final stage do not become conductive at the same time and the through current is completely blocked, thereby reducing the power consumption and simultaneously. Noise due to switching can be reduced and malfunction can be prevented.
【図１】本発明に係る出力バッファ回路を説明するため
の概念図である。FIG. 1 is a conceptual diagram for explaining an output buffer circuit according to the present invention.
【図２】本発明の実施例を示す回路構成図である。FIG. 2 is a circuit configuration diagram showing an embodiment of the present invention.
【図３】図２に示した実施例の動作を説明するためのタ
イミングチャートである。FIG. 3 is a timing chart for explaining the operation of the embodiment shown in FIG.
【図４】図２に示した実施例のダイオードの他の構成例
を示す図である。FIG. 4 is a diagram showing another configuration example of the diode of the embodiment shown in FIG.
【図５】図２に示した実施例の抵抗の他の構成例を示す
図である。5 is a diagram showing another configuration example of the resistor of the embodiment shown in FIG.
【図６】従来の出力バッファ回路を示す回路構成図であ
る。FIG. 6 is a circuit configuration diagram showing a conventional output buffer circuit.
【図７】図６に示した従来例の動作を説明するためのタ
イミングチャートである。FIG. 7 is a timing chart for explaining the operation of the conventional example shown in FIG.
【図８】同じく図６に示した従来例の動作を説明するた
めのタイミングチャートである。FIG. 8 is a timing chart for explaining the operation of the conventional example shown in FIG.
１，11 プリバッファ ２，３，12，13 ダイオード ４，16 ＰチャネルＭＯＳトランジスタ ５，17 ＮチャネルＭＯＳトランジスタ 14，15 抵抗 1,11 Pre-buffer 2,3,12,13 Diode 4,16 P-channel MOS transistor 5,17 N-channel MOS transistor 14,15 Resistance
Claims (5)
電源と出力端子間に接続されたＰチャネルＭＯＳトラン
ジスタと、出力端子と接地間に接続されたＮチャネルＭ
ＯＳトランジスタと、プリバッファの出力端子にアノー
ドを接続しＰチャネルＭＯＳトランジスタのゲート電極
にカソードを接続した第１のダイオードと、プリバッフ
ァの出力端子にカソードを接続しＮチャネルＭＯＳトラ
ンジスタのゲート電極にアノードを接続した第２のダイ
オードとからなり、前記第１のダイオードを介して流れ
るＰチャネルＭＯＳトランジスタのゲート電極の充電時
間が放電時間より速くなるように、また、前記第２のダ
イオードを介して流れるＮチャネルＭＯＳトランジスタ
のゲート電極の放電時間が充電時間より速くなるように
設定し、前記Ｐチャネル及びＮチャネルＭＯＳトランジ
スタの各ゲート電極の駆動信号の立ち上がり時間及び立
ち下がり時間に差をもたせたことを特徴とする出力バッ
ファ回路。1. A prebuffer connected to an input terminal,
A P-channel MOS transistor connected between the power supply and the output terminal, and an N-channel M transistor connected between the output terminal and the ground
An OS transistor, a first diode whose anode is connected to the output terminal of the prebuffer and whose cathode is connected to the gate electrode of the P-channel MOS transistor, and a cathode which is connected to the output terminal of the prebuffer and whose gate electrode is connected to the N-channel MOS transistor. A second diode connected to the anode, so that the charging time of the gate electrode of the P-channel MOS transistor flowing through the first diode is faster than the discharging time, and also through the second diode. The discharge time of the gate electrode of the flowing N-channel MOS transistor is set to be faster than the charging time, and the rising time and the falling time of the drive signals of the gate electrodes of the P-channel and N-channel MOS transistors are made different from each other. Output buffer circuit characterized by.
ルＭＯＳトランジスタのゲート電極間に第１の抵抗を接
続し、前記プリバッファの出力端子とＮチャネルＭＯＳ
トランジスタのゲート電極間に第２の抵抗を接続したこ
とを特徴とする請求項１記載の出力バッファ回路。2. A first resistor is connected between the output terminal of the pre-buffer and the gate electrode of the P-channel MOS transistor, and the output terminal of the pre-buffer and the N-channel MOS are connected.
The output buffer circuit according to claim 1, wherein a second resistor is connected between the gate electrodes of the transistors.
抵抗及びプルダウン抵抗として用いられるＰチャネルＭ
ＯＳトランジスタ及びＮチャネルＭＯＳトランジスタで
構成したことを特徴とする請求項２記載の出力バッファ
回路。3. A P-channel M used as the pull-up resistor and the pull-down resistor for the first and second resistors.
3. The output buffer circuit according to claim 2, comprising an OS transistor and an N-channel MOS transistor.
とも１つを、コレクタ・ベースを短絡接続したＮＰＮト
ランジスタで構成し、コレクタ・ベース端子をアノード
としエミッタ端子をカソードとしたことを特徴とする請
求項１〜３のいずれか１項に記載の出力バッファ回路。4. At least one of the first and second diodes is composed of an NPN transistor having a collector-base short-circuited, and a collector-base terminal is an anode and an emitter terminal is a cathode. The output buffer circuit according to claim 1.
とも１つを、コレクタ・ベースを短絡接続したＰＮＰト
ランジスタで構成し、エミッタ端子をアノードとしコレ
クタ・ベース端子をカソードとしたことを特徴とする請
求項１〜３のいずれか１項に記載の出力バッファ回路。5. A PNP transistor having a collector and a base short-circuited, at least one of the first diode and the second diode, wherein the emitter terminal is an anode and the collector / base terminal is a cathode. The output buffer circuit according to claim 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3350447A JPH05167423A (en) | 1991-12-11 | 1991-12-11 | Output buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3350447A JPH05167423A (en) | 1991-12-11 | 1991-12-11 | Output buffer circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05167423A true JPH05167423A (en) | 1993-07-02 |
Family
ID=18410560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3350447A Withdrawn JPH05167423A (en) | 1991-12-11 | 1991-12-11 | Output buffer circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05167423A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010011451A (en) * | 2008-05-30 | 2010-01-14 | Hitachi Kokusai Electric Inc | Switching circuit and imaging device utilizing the same |
-
1991
- 1991-12-11 JP JP3350447A patent/JPH05167423A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010011451A (en) * | 2008-05-30 | 2010-01-14 | Hitachi Kokusai Electric Inc | Switching circuit and imaging device utilizing the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |