JPH05167079A - Non-volatile memory - Google Patents

Abstract

PURPOSE:To provide a non-volatile memory easy to fabricate and capable of reducing its cell area and of reducing the fabrication cost. CONSTITUTION:A non-volatile memory 21 includes in a P well 2a drain 3, a source 4, and channel formation regions 10a, 10b covered with a charge holding insulating film 6. The channel formation regions 10a, 10b include on the upper part thereof a memory gate electrode 5 and a conductive side wall 23. The conductive side wall 23 is insulated from a memory gate electrode 5 by an insulating film 8. Program voltage and inverted voltage are applied to the memory gate electrode 5 and the conductive side wall 23, whereby a channel is formed in the channel formation regions 10a, 10b. In a process of fabrication of the non-volatile memory 21, the width W of the channel formation region 10b is accurately determined by the conductive side wall 23.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】この発明は、不揮発性半導体記憶
装置に関するものであり、特にその集積度向上、動作精
度向上、および製造の容易化に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a non-volatile semiconductor memory device, and more particularly to improvement of the degree of integration, improvement of operation accuracy, and facilitation of manufacturing.

【０００２】[0002]

【従来の技術】従来、図６に示すような不揮発性メモリ
１が、知られている。不揮発性メモリ１は、Ｐウェル２
内に、ドレイン３、ソース４が形成されている。ドレイ
ン３、ソース４の間はチャネル形成領域10a,10bであ
る。チャネル形成領域10aとメモリーゲート電極５の間
には、電荷保持用絶縁膜６が設けられている。電荷保持
用絶縁膜６は、同図に示すように、三層構造（シリコン
酸化層6a、シリコン窒化層6b、シリコン酸化層6c）をし
ており、シリコン窒化層6bに電子を保持することができ
る。コントロールゲート電極７は、絶縁膜８および電荷
保持用絶縁膜６によって、メモリーゲート電極５及びチ
ャネル形成領域10bと絶縁されている。2. Description of the Related Art Conventionally, a nonvolatile memory 1 as shown in FIG. 6 has been known. The nonvolatile memory 1 is a P well 2
A drain 3 and a source 4 are formed inside. Between the drain 3 and the source 4 are channel forming regions 10a and 10b. A charge retention insulating film 6 is provided between the channel formation region 10a and the memory gate electrode 5. As shown in the figure, the charge retention insulating film 6 has a three-layer structure (silicon oxide layer 6a, silicon nitride layer 6b, silicon oxide layer 6c), and can retain electrons in the silicon nitride layer 6b. it can. The control gate electrode 7 is insulated from the memory gate electrode 5 and the channel forming region 10b by the insulating film 8 and the charge retaining insulating film 6.

【０００３】なお、不揮発性メモリ１においては、メモ
リゲート電極５に一定の電圧を印加することにより、チ
ャネル形成領域10aのチャネルがカットされ、コントロ
ールゲート電極７に一定の電圧を印加することにより、
チャネル形成領域10bにチャネルが形成される。In the nonvolatile memory 1, by applying a constant voltage to the memory gate electrode 5, the channel of the channel forming region 10a is cut, and by applying a constant voltage to the control gate electrode 7,
A channel is formed in the channel forming region 10b.

【０００４】不揮発性メモリ１の書き込み、読み出し動
作を説明する。まず、書き込みの際には、メモリゲート
電極５にソース４およびドレイン３の電位より高い電位
（例えば９ボルト（以下Ｖと略する））を印加する。こ
れにより、Ｐウェル２内の電子が電荷保持用絶縁膜６に
トラップされる。トラップされている電子によって、チ
ャネル形成領域10aのチャネルがカットされる（以下オ
フ状態という）。電荷保持用絶縁膜６にトラップされた
電子は、メモリゲート電極５への電圧供給を止めても保
持された状態が維持される（以下書き込み状態とい
う）。Writing and reading operations of the non-volatile memory 1 will be described. First, at the time of writing, a potential higher than the potentials of the source 4 and the drain 3 (for example, 9 V (hereinafter abbreviated as V)) is applied to the memory gate electrode 5. As a result, the electrons in the P well 2 are trapped in the charge retention insulating film 6. The channel of the channel formation region 10a is cut by the trapped electrons (hereinafter referred to as an off state). The electrons trapped in the charge retaining insulating film 6 are maintained in a retained state even when the voltage supply to the memory gate electrode 5 is stopped (hereinafter referred to as a written state).

【０００５】読み出しについては、次の様にして行う。
まず、コントロールゲート電極７に、しきい値を越える
電圧を印加する。これにより、チャネル形成領域10bに
チャネルが形成される（以下オン状態という）。もし、
電荷保持用絶縁膜６に電子がトラップされていないと、
チャネル形成領域10a、10bともオン状態となり、ドレイ
ン３の電位をソース４の電位より高くすることにより、
ドレイン３とソース４間に電流が流れる。Reading is performed as follows.
First, a voltage exceeding the threshold value is applied to the control gate electrode 7. As a result, a channel is formed in the channel forming region 10b (hereinafter referred to as an on state). if,
If electrons are not trapped in the charge retention insulating film 6,
Both the channel forming regions 10a and 10b are turned on, and the potential of the drain 3 is made higher than the potential of the source 4,
A current flows between the drain 3 and the source 4.

【０００６】これに対し、電荷保持用絶縁膜６に電子が
トラップされていると、チャネル形成領域10aはオフ状
態となる。したがって、ドレイン３の電位をソース４の
電位より高くしても、ドレイン３とソース４間には電流
が流れない。On the other hand, when electrons are trapped in the charge retaining insulating film 6, the channel forming region 10a is turned off. Therefore, even if the potential of the drain 3 is made higher than that of the source 4, no current flows between the drain 3 and the source 4.

【０００７】このように、不揮発性メモリ１は、一旦書
き込み状態とすれば、たとえメモリゲート電極５に電圧
の供給を中止しても、書き込み状態は維持される。ま
た、書き込まれているか否かは、チャネル形成領域10b
をオン状態とし、ソース４とドレイン３の間に電流が流
れるか否かによって判断することができる。As described above, once the nonvolatile memory 1 is put in the written state, the written state is maintained even if the supply of the voltage to the memory gate electrode 5 is stopped. In addition, whether or not data is written is determined by the channel formation region 10b.
Can be determined by turning on, and whether or not a current flows between the source 4 and the drain 3.

【０００８】消去の場合は、Ｐウェル２にメモリゲート
電極５より高い電位を印加する。これにより、電荷保持
用絶縁膜６内にトラップされている電子が、Ｐウェル２
内に戻り（以下バックトンネリングという）、書き込み
状態を解除できる。In the case of erasing, a higher potential than the memory gate electrode 5 is applied to the P well 2. As a result, the electrons trapped in the charge retention insulating film 6 are
It is possible to cancel the write state by returning to the inside (hereinafter referred to as back tunneling).

【０００９】上記、不揮発性メモリ１は、マトリックス
状に接続されて使用される。不揮発性メモリ１を複数組
合わせたマトリックス回路の等価回路15を図７Aに示
す。ここで、同図に示すようにマトリックス状に組合わ
せた場合、行方向、列方向に各ゲート電極、ソース、ド
レインが接続される。なお、ソース４はＰウェル２と共
通に接続されている。このように接続したことから、書
き込み、または、読み出しを希望するメモリ（以下選択
セルという）以外のメモリに書き込み、または、読み出
しをしてしまうおそれがある。そこで、等価回路15にお
いては、次に述べるようにして、確実に選択セルを選択
できるようにしている。（なお、選択セル以外を以下非
選択セルという）。The non-volatile memory 1 is used by being connected in a matrix. An equivalent circuit 15 of a matrix circuit in which a plurality of nonvolatile memories 1 are combined is shown in FIG. 7A. Here, when they are combined in a matrix as shown in the figure, the respective gate electrodes, sources and drains are connected in the row and column directions. The source 4 is commonly connected to the P well 2. Since the connection is made in this manner, there is a possibility that data may be written or read in a memory other than the memory in which writing or reading is desired (hereinafter referred to as a selected cell). Therefore, in the equivalent circuit 15, the selected cell can be surely selected as described below. (Note that cells other than the selected cell are hereinafter referred to as non-selected cells).

【００１０】図７Bに、セルＣ11を選択セルとする場合
の書き込み時および読み出し時に印加する電圧の一例を
示す。まず書き込む場合には、ワードラインW1,ビット
ラインB2には5V、その他には、-4Vを印加する。これに
より、選択セルＣ11の、メモリゲート電極５にＰウェル
２、ソース４およびドレイン３の電位より9V高い電位が
与えられる。この結果、Ｐウェル２内の電子が電荷保持
用絶縁膜６にトラップされる。FIG. 7B shows an example of voltages applied at the time of writing and reading when the cell C11 is the selected cell. First, when writing, 5V is applied to the word line W1 and the bit line B2, and -4V is applied to the others. As a result, the memory gate electrode 5 of the selected cell C11 is supplied with a potential higher than the potentials of the P well 2, the source 4 and the drain 3 by 9V. As a result, the electrons in the P well 2 are trapped in the charge retention insulating film 6.

【００１１】一方、非選択セルであるセルＣ12のドレイ
ン３には5Vが印加されている為、チャネル形成領域10a
に5Vが転送される。したがって、メモリゲート電極５に
5Vが印加されていても、電位差が生ぜず、Ｐウェル２内
の電子は電荷保持用絶縁膜６にトラップされない。ま
た、他の非選択セルであるセルＣ13,Ｃ14のメモリゲー
ト電極５には、-4Vが印加されている為、Ｐウェル２内
の電子は電荷保持用絶縁膜６にトラップされない。On the other hand, since 5V is applied to the drain 3 of the cell C12 which is a non-selected cell, the channel forming region 10a is formed.
5V is transferred to. Therefore, in the memory gate electrode 5,
Even if 5V is applied, no potential difference is generated and the electrons in the P well 2 are not trapped in the charge retention insulating film 6. Further, since -4V is applied to the memory gate electrodes 5 of the other non-selected cells C13 and C14, the electrons in the P well 2 are not trapped in the charge holding insulating film 6.

【００１２】なお、非選択セルへの書き込みを防止する
為、ビットラインB2に印加されている書き込み禁止電圧
である5Vについては、選択セルＣ11〜Ｃ14のコントロー
ルゲートをオフ状態とすることにより、メモリゲート下
のチャネル形成領域10aにおいても、保持される。In order to prevent writing to the non-selected cells, the control gates of the selected cells C11 to C14 are turned off for the write inhibit voltage of 5 V applied to the bit line B2. It is also held in the channel formation region 10a under the gate.

【００１３】読み出しについては、次に様にして行う。
ワードラインX1に5V、ビットラインB1にプラス電源を有
するセンスアンプを接続し、ビットラインB2をオープン
にし、その他は0Vを印加する。Reading is performed as follows.
5V is connected to the word line X1, a sense amplifier having a positive power source is connected to the bit line B1, the bit line B2 is opened, and 0V is applied to the others.

【００１４】選択セルＣ11について見てみると、ワード
ラインX1に5Vを印加することによりチャネル形成領域10
bは、オン状態となる。もし、電荷保持用絶縁膜６に電
子がトラップされていると、トラップされている電子に
よってチャネル形成領域10aがオフ状態となる。したが
って、ソース（Ｐウェル）PWとビットラインB1間に電流
が流れない。これに対し、電荷保持用絶縁膜６に電子が
トラップされていないと、チャネル形成領域10aはオン
状態である。ここで、ビットラインB1には、センスアン
プが接続されておりソースPWには0Vが印加されているの
で、ソースPWとビットラインB1間に電流が流れる。Looking at the selected cell C11, by applying 5V to the word line X1, the channel forming region 10
b is turned on. If electrons are trapped in the charge retention insulating film 6, the channel formation region 10a is turned off by the trapped electrons. Therefore, no current flows between the source (P well) PW and the bit line B1. On the other hand, when electrons are not trapped in the charge retention insulating film 6, the channel formation region 10a is in the ON state. Here, since a sense amplifier is connected to the bit line B1 and 0 V is applied to the source PW, a current flows between the source PW and the bit line B1.

【００１５】一方、非選択セルＣ12について見てみる
と、ワードラインX1に5Vを印加することによりチャネル
形成領域10bは、オン状態となる。しかし、ソースPWに0
Vが印加されており、ビットラインB2はオープンである
ので、チャネル形成領域10a,10bの状態にかかわらず、
ソースPWとビットラインB2間に電流が流れない。その他
の非選択セルＣ13、Ｃ14については、ワードラインX2が
0Vであるから、双方ともチャネル形成領域10bがオフ状
態である。したがって、ソースPWとビットラインB2間、
ソースPWとビットラインB1間に電流が流れない。このよ
うに、マトリックス状に接続した場合でも、図７Bに示
すような電圧を印加することにより、選択セルのみに書
き込むこと、および読み出すことが可能となる。On the other hand, looking at the non-selected cell C12, the channel formation region 10b is turned on by applying 5V to the word line X1. But 0 to source PW
Since V is applied and the bit line B2 is open, regardless of the state of the channel forming regions 10a and 10b,
No current flows between source PW and bit line B2. For the other non-selected cells C13 and C14, the word line X2 is
Since it is 0 V, the channel formation region 10b is in the off state in both cases. Therefore, between source PW and bit line B2,
No current flows between source PW and bit line B1. As described above, even when the cells are connected in a matrix, by applying a voltage as shown in FIG. 7B, writing and reading can be performed only in the selected cell.

【００１６】なお、消去の際は、ワードラインX1,ワー
ドラインX2,ワードラインW1に-4Vを、その他には5Vを印
加する。選択セルＣ11、Ｃ12について見てみると、Ｐウ
ェルPWに5Vを、ワードラインW1に-4Vを印加することと
なり、電界効果により電荷保持用絶縁膜６内にトラップ
されている電子が、バックトンネリングされ、書き込み
状態を解除できる。一方、選択セルＣ13,Ｃ14について
見てみると、ＰウェルPWに5Vを、ワードラインW2に5Vを
印加していることから、上記バックトンネリングされる
ことはない。したがって、書き込み状態を維持できる。At the time of erasing, -4V is applied to the word line X1, word line X2 and word line W1, and 5V is applied to the others. Looking at the selected cells C11 and C12, 5V is applied to the P well PW and -4V is applied to the word line W1, and the electrons trapped in the charge retention insulating film 6 due to the field effect are back tunneled. Then, the written state can be released. On the other hand, looking at the selected cells C13 and C14, since 5V is applied to the P well PW and 5V is applied to the word line W2, the back tunneling does not occur. Therefore, the written state can be maintained.

【００１７】[0017]

【発明が解決しようとする課題】しかしながら、上記の
ような不揮発性メモリ１においては、次のような問題が
あった。１セルにつき２つのトランジスタで構成されて
いる為、セル面積が大きくなり、製造コストが高くな
る。また、チャネル形成領域10bは、一種のトランジス
タとしての役割を有するため、安定に作動させる必要が
ある。この為、チャネル形成領域10bの幅Ｗを正確に製
造する必要がある。しかし、チャネル形成領域10bの幅
Ｗは、フォトレジストによるマスクが行われた領域長に
より決定される。すなわち、アライメントズレ（合わせ
ズレ）により、幅Ｗが変動するおそれがある。したがっ
て、チャネル形成領域10bの幅Ｗを正確に製造すること
が困難であった。However, the above non-volatile memory 1 has the following problems. Since each cell is composed of two transistors, the cell area becomes large and the manufacturing cost becomes high. Further, since the channel formation region 10b has a role as a kind of transistor, it needs to be stably operated. Therefore, it is necessary to accurately manufacture the width W of the channel forming region 10b. However, the width W of the channel forming region 10b is determined by the length of the region masked with the photoresist. That is, the width W may change due to the alignment shift (misalignment shift). Therefore, it is difficult to accurately manufacture the width W of the channel forming region 10b.

【００１８】この発明は、上記のような問題点を解決
し、チャネル形成領域10bの幅Ｗを正確に製造すること
により、セル面積を小さくでき、製造コストを低くする
ことができる不揮発性メモリを提供することを目的とす
る。The present invention solves the above problems and accurately manufactures the width W of the channel forming region 10b, so that the cell area can be reduced and the manufacturing cost can be reduced. The purpose is to provide.

【００１９】[0019]

【課題を解決するための手段】請求項１にかかる不揮発
性メモリは、電路形成可能領域を、第１の電路形成可能
領域と第２の電路形成可能領域に分け、第１の電路形成
可能領域上に、制御用電極を備え、第２の電路形成可能
領域上に制御電極の側壁と非接触状態に設けられた導電
性側壁を備えたことを特徴とする。According to a first aspect of the present invention, there is provided a non-volatile memory, wherein an electric path formable area is divided into a first electric path formable area and a second electric path formable area. A control electrode is provided on the upper side, and a conductive side wall provided in a non-contact state with the side wall of the control electrode is provided on the second electric path formable region.

【００２０】請求項２にかかる不揮発性メモリは、第１
領域用の電極が導電性側壁と接触していることを特徴と
する。The non-volatile memory according to claim 2 is the first
The area electrode is in contact with the conductive side wall.

【００２１】請求項３の不揮発性メモリは、第１領域は
ソースであり、第２領域は、ドレインであり、制御電極
は、ゲート電極であることを特徴とする。According to a third aspect of the non-volatile memory, the first region is a source, the second region is a drain, and the control electrode is a gate electrode.

【００２２】請求項４の不揮発性メモリの使用方法は、
請求項３の不揮発性メモリをマトリックス状に配置し、
同一行に配置された不揮発性メモリのドレインを接続す
るドレインラインを各列ごとに設け、同一列に配置され
た不揮発性メモリのゲート電極を接続するゲートライン
を各行ごとに設け、全ての不揮発性メモリのソースを接
続するソースラインを設け、書き込む場合には、書き込
み予定のメモリのゲート電極にプログラム電圧を印加
し、書き込みを防止したいメモリには、ソースとドレイ
ンに電圧を印加することにより、ゲート電極にプログラ
ム電圧を印加しないようにし、読み出す場合には、読み
出し予定のメモリのゲート電極にセンス電圧を印加し、
ソースラインに反転電圧を印加するとともに、読み出し
予定のドレインラインに電流が流れるか否かを読取るこ
とを特徴とする。A method of using the non-volatile memory according to claim 4 is as follows:
The non-volatile memory according to claim 3 is arranged in a matrix,
Drain lines connecting the drains of the non-volatile memories arranged in the same row are provided for each column, and gate lines connecting the gate electrodes of the non-volatile memories arranged in the same column are provided for each row, and all non-volatile When a source line for connecting the memory source is provided and a program voltage is applied to the gate electrode of the memory to be written when writing, and a memory to which writing is to be prevented, the gate is applied by applying a voltage to the source and drain. When reading data without applying the program voltage to the electrodes, apply the sense voltage to the gate electrode of the memory to be read,
It is characterized in that an inversion voltage is applied to the source line and whether or not a current flows in the drain line to be read is read.

【００２３】請求項５の不揮発性メモリの製造方法は、
半導体基板上に電荷を保持するための電荷保持用絶縁膜
を形成する工程、前記電荷保持用絶縁膜上の一部に制御
電極を形成する工程、前記制御電極表面に第２の絶縁膜
を形成する工程、前記電荷保持用絶縁膜上の制御電極が
形成されていない部分に導電性側壁を形成する工程、前
記半導体基板内に第１領域、および第２領域を形成する
工程を備えたことを特徴としている。A method of manufacturing a non-volatile memory according to claim 5 is
Forming a charge holding insulating film for holding charges on a semiconductor substrate; forming a control electrode on a part of the charge holding insulating film; forming a second insulating film on the control electrode surface A step of forming a conductive sidewall on a portion of the charge retention insulating film where the control electrode is not formed, and forming a first region and a second region in the semiconductor substrate. It has a feature.

【００２４】[0024]

【作用】請求項１にかかる不揮発性メモリおよび、請求
項５にかかる製造方法は、電路形成可能領域を、第１の
電路形成可能領域と第２の電路形成可能領域に分け、第
１の電路形成可能領域上に、制御用電極を備え、第２の
電路形成可能領域上に制御電極の側壁と非接触状態に設
けられた導電性側壁を備えたことを特徴とする。したが
って、第２の電路形成可能領域の領域長の制御が容易で
あるとともに、全体の面積をコンパクトにすることがで
きる不揮発性メモリを得られる。According to the non-volatile memory of the first aspect and the manufacturing method of the fifth aspect, the electric path formable region is divided into a first electric path formable region and a second electric path formable region. A control electrode is provided on the formable region, and a conductive side wall provided in a non-contact state with a side wall of the control electrode is provided on the second electric path formable region. Therefore, it is possible to obtain the nonvolatile memory in which the area length of the second electric path formable area can be easily controlled and the entire area can be made compact.

【００２５】請求項２および、請求項３にかかる不揮発
性メモリは、第１領域用の電極が導電性側壁と接触して
いることを特徴とする。したがって、第１領域用の電極
と導電性側壁用の電極とを共用できる。The non-volatile memory according to claims 2 and 3 is characterized in that the electrode for the first region is in contact with the conductive side wall. Therefore, the electrode for the first region and the electrode for the conductive side wall can be shared.

【００２６】請求項４の不揮発性メモリの使用方法は、
書き込む場合には、書き込み予定のメモリのゲート電極
にプログラム電圧を印加し、書き込みを防止したいメモ
リには、ソースとドレインに電圧を印加することによ
り、ゲート電極にプログラム電圧を印加しないように
し、読み出す場合には、読み出し予定のメモリのゲート
電極にセンス電圧を印加し、ソースラインに反転電圧を
印加するとともに、読み出し予定のドレインラインに電
流が流れるか否かを読取ることを特徴とする。したがっ
て、請求項３の不揮発性メモリをマトリックス状に接続
しつつ、誤書き込み、誤読み出しを防止できる。A method of using the non-volatile memory according to claim 4 is as follows:
When writing, a program voltage is applied to the gate electrode of the memory to be written, and to the memory where writing is to be prevented, by applying a voltage to the source and drain, the program voltage is not applied to the gate electrode and reading is performed. In this case, a sense voltage is applied to the gate electrode of the memory to be read, an inversion voltage is applied to the source line, and it is read whether or not a current flows in the drain line to be read. Therefore, it is possible to prevent erroneous writing and erroneous reading while connecting the non-volatile memories of the third aspect in a matrix.

【００２７】[0027]

【実施例】本発明の一実施例を図面に基づいて説明す
る。まず、図１に、本発明の一実施例による不揮発性メ
モリ21を示す。不揮発性メモリ21は、同図Ａに示すよう
に、Ｐウェル２内に、第２領域であるドレイン３、第１
領域であるソース４が形成されている。ドレイン３、ソ
ース４ともn⁺層である。ドレイン３、ソース４の間は、
第１の電路形成可能領域であるチャネル形成領域10a、
および第２の電路形成可能領域であるチャネル形成領域
10bである。An embodiment of the present invention will be described with reference to the drawings. First, FIG. 1 shows a nonvolatile memory 21 according to an embodiment of the present invention. As shown in FIG. 1A, the nonvolatile memory 21 includes a drain 3, a first region, and a first well 3 in the P well 2.
A source 4, which is a region, is formed. Both the drain 3 and the source 4 are n ⁺ layers. Between drain 3 and source 4,
A channel forming region 10a which is a first electric path formable region,
And a channel forming region which is a second electric path formable region
It is 10b.

【００２８】チャネル形成領域10a、10bは電荷保持用絶
縁膜６で覆われている。電荷保持用絶縁膜６は、従来の
不揮発性メモリ１と同様に、三層構造（シリコン酸化層
6a、シリコン窒化層6b、シリコン酸化層6c）をしてお
り、シリコン窒化層6bに電子を保持することができる。
チャネル形成領域10aの上部には、制御電極であるメモ
リゲート電極５が設けられている。チャネル形成領域10
bの上部には、導電性側壁である導電性サイドウォール2
3が設けられている。導電性サイドウォール23は、絶縁
膜８によって、メモリゲート電極５と絶縁されている。The channel forming regions 10a and 10b are covered with the charge retaining insulating film 6. The charge retention insulating film 6 has a three-layer structure (silicon oxide layer) as in the conventional nonvolatile memory 1.
6a, silicon nitride layer 6b, silicon oxide layer 6c), and electrons can be retained in the silicon nitride layer 6b.
A memory gate electrode 5, which is a control electrode, is provided on the channel forming region 10a. Channel forming region 10
On top of b is a conductive sidewall 2 which is a conductive sidewall.
3 are provided. The conductive sidewall 23 is insulated from the memory gate electrode 5 by the insulating film 8.

【００２９】絶縁膜８は、保護膜である第１層間膜26で
覆われている。ソース電極24は、ソース４と接続されて
いるとともに、導電性サイドウォール23とも接続されて
いる。第１層間膜26およびソース電極24は第２層間膜27
で覆われている。第２層間膜27上には、アルミニウム膜
であるビットライン29が設けられており、マトリックス
接続に必要な各ドレイン３を接続する。The insulating film 8 is covered with a first interlayer film 26 which is a protective film. The source electrode 24 is connected to the source 4 and also to the conductive sidewall 23. The first interlayer film 26 and the source electrode 24 are the second interlayer film 27.
Is covered with. A bit line 29, which is an aluminum film, is provided on the second interlayer film 27 and connects each drain 3 required for matrix connection.

【００３０】上記、不揮発性メモリ21は、マトリックス
状に接続されて使用される。不揮発性メモリ21を複数組
合わせたマトリックス回路の等価回路31を図５Aに示
す。ここで、同図に示すようにマトリックス状に組合わ
せた場合、行方向、列方向に各ゲート電極、ドレインが
接続されており、さらに、全てのソースが接続されてい
る。したがって、非選択セルに書き込み、または、読み
出しをしてしまうおそれがある。そこで、等価回路31に
おいては、次に述べるようにして、確実に選択セルと非
選択セルを区別できるようにしている。The non-volatile memory 21 is used by being connected in a matrix. FIG. 5A shows an equivalent circuit 31 of a matrix circuit in which a plurality of nonvolatile memories 21 are combined. Here, when they are combined in a matrix as shown in the figure, each gate electrode and drain are connected in the row direction and the column direction, and further, all the sources are connected. Therefore, there is a possibility that data may be written in or read from the non-selected cells. Therefore, in the equivalent circuit 31, the selected cell and the non-selected cell can be surely distinguished from each other as described below.

【００３１】図５Bに、セルＣ11を選択セルとする場合
に、書き込み時および読み出し時に印加する電圧の一例
を示す。まず書き込む場合には、ワードラインWL1に10
V、ビットラインBL2に7V、その他には、0Vを印加する。
同図Ａに戻って、選択セルＣ11のメモリゲート電極５
に、Ｐウェル２、ソース４およびドレイン３の電位より
10V高い電位が与えられる。これにより、Ｐウェル２内
の電子が電荷保持用絶縁膜６にトラップされる。 この
ように、Ｐウェル２内の電子が電荷保持用絶縁膜６にト
ラップされる最低限の電圧をプログラム電圧という。FIG. 5B shows an example of the voltage applied during writing and reading when the cell C11 is the selected cell. To write first, write 10 on word line WL1.
V, 7V to the bit line BL2, and 0V to the others.
Returning to FIG. A, the memory gate electrode 5 of the selected cell C11
From the potentials of P-well 2, source 4 and drain 3
A 10V higher potential is applied. As a result, the electrons in the P well 2 are trapped in the charge retention insulating film 6. The minimum voltage at which the electrons in the P well 2 are trapped in the charge retention insulating film 6 is called a program voltage.

【００３２】一方、非選択セルであるセルＣ12のドレイ
ン３には7Vが印加されている為、チャネル10aに7Vが転
送される。したがって、メモリゲート電極５に10Vが印
加されていても、トラップされるほどの電位差が生じな
い、すなわちプログラム電圧とならない為、Ｐウェル２
内の電子は電荷保持用絶縁膜６にトラップされない。ま
た、他の非選択セルであるセルＣ13,Ｃ14のメモリゲー
ト電極５には、0Vが印加されている為、Ｐウェル２内の
電子は電荷保持用絶縁膜６にトラップされない。On the other hand, since 7V is applied to the drain 3 of the cell C12 which is a non-selected cell, 7V is transferred to the channel 10a. Therefore, even if 10V is applied to the memory gate electrode 5, there is no potential difference enough to be trapped, that is, the program voltage does not occur, so that the P well 2
The electrons inside are not trapped in the charge retention insulating film 6. Further, since 0V is applied to the memory gate electrodes 5 of the other non-selected cells C13 and C14, the electrons in the P well 2 are not trapped in the charge holding insulating film 6.

【００３３】なお、書き込みを防止する為、ビットライ
ンBL2に印加されている書き込み禁止電圧7Vについて
は、選択セルＣ11〜Ｃ14のチャネル形成領域10bがオフ
状態であるので、保持される。In order to prevent writing, the write inhibit voltage 7V applied to the bit line BL2 is retained because the channel forming region 10b of the selected cells C11 to C14 is in the off state.

【００３４】読み出しについては、次に様にして行う。
同図Ｂに示すように、ワードラインWL1に3V（センス電
圧）、ソースラインS1に2V（反転電圧）、ビットライン
BL2をオープンにし、その他は0Vを印加する。Reading is performed as follows.
As shown in FIG. 3B, the word line WL1 is 3V (sense voltage), the source line S1 is 2V (inversion voltage), and the bit line is
BL2 is opened and 0V is applied to others.

【００３５】ここで、センス電圧とは、電荷保持用絶縁
膜６に電子がトラップされていない場合のしきい値電圧
と電荷保持用絶縁膜６に電子がトラップされている場合
のしきい値電圧の中間の値である。上記のようなセンス
電圧を、メモリゲート電極５に印加することにより、電
荷保持用絶縁膜６に電子がトラップされていなければ、
チャネル形成領域10aはオン状態となり、電荷保持用絶
縁膜６に電子がトラップされていれば、チャネル形成領
域10aはオン状態とならない。Here, the sense voltage means the threshold voltage when electrons are not trapped in the charge retaining insulating film 6 and the threshold voltage when electrons are trapped in the charge retaining insulating film 6. Is an intermediate value of. When electrons are not trapped in the charge retention insulating film 6 by applying the above sense voltage to the memory gate electrode 5,
The channel formation region 10a is turned on, and if electrons are trapped in the charge retention insulating film 6, the channel formation region 10a is not turned on.

【００３６】また、反転電圧として2Vを印加したのは、
印加する電圧が高すぎると電荷保持用絶縁膜６に電子が
トラップされてしまい、印加する電圧が低すぎるとチャ
ネル形成領域10bは、オン状態とならないからである。Further, the reason why 2V is applied as the inversion voltage is
This is because if the applied voltage is too high, electrons are trapped in the charge retention insulating film 6, and if the applied voltage is too low, the channel forming region 10b is not turned on.

【００３７】同図Ａに戻って、選択セルＣ11について見
てみると、ソースラインS1に2Vを印加することによりチ
ャネル形成領域10bは、オン状態となる（図１参照）。
もし、電荷保持用絶縁膜６に電子がトラップされている
と、ワードラインWL1に3Vを印加しても、トラップされ
ている電子によってチャネル形成領域10aはオン状態と
ならない。したがって、ソースラインS1とビットライン
BL1間に電流が流れない。これに対し、電荷保持用絶縁
膜６に電子がトラップされていないと、ワードラインWL
1に3Vを印加していることによりチャネル形成領域10aは
オン状態となる。したがって、ソースラインS1とビット
ラインBL1間に電流が流れる。Returning to FIG. 3A, looking at the selected cell C11, the channel formation region 10b is turned on by applying 2V to the source line S1 (see FIG. 1).
If electrons are trapped in the charge retention insulating film 6, the channel formation region 10a will not be turned on by the trapped electrons even if 3V is applied to the word line WL1. Therefore, source line S1 and bit line
No current flows between BL1. On the other hand, if electrons are not trapped in the charge retention insulating film 6, the word line WL
By applying 3V to 1, the channel formation region 10a is turned on. Therefore, a current flows between the source line S1 and the bit line BL1.

【００３８】非選択セルＣ12について見てみると、ソー
スラインS1に2Vを印加することによりチャネル形成領域
10bは、オン状態となる。しかし、ビットラインBL2はオ
ープンであるので、チャネル形成領域10a,10bの状態に
かかわらずソースラインS1とビットラインBL2間に電流
が流れない。その他の非選択セルＣ13、Ｃ14について
は、ワードラインWL2が0Vであるから、双方のチャネル
形成領域10bがオフ状態である。したがって、ソースラ
インS1とビットラインBL1間、ソースラインS1とビット
ラインBL2間に電流が流れない。Looking at the non-selected cell C12, by applying 2V to the source line S1, the channel formation region
10b is turned on. However, since the bit line BL2 is open, no current flows between the source line S1 and the bit line BL2 regardless of the states of the channel forming regions 10a and 10b. Regarding the other non-selected cells C13 and C14, the word line WL2 is at 0V, so that both channel forming regions 10b are in the off state. Therefore, no current flows between the source line S1 and the bit line BL1 and between the source line S1 and the bit line BL2.

【００３９】すなわち、選択セルＣ11から読み出しを行
う場合には、ワードラインWL1に3Vを印加し、ビットラ
インBL1にセンスアンプを接続すればよい。That is, when reading from the selected cell C11, 3V is applied to the word line WL1 and the sense amplifier is connected to the bit line BL1.

【００４０】このように、不揮発性メモリ21をマトリッ
クス状に接続した場合でも、同図Ｂに示すような電圧を
印加することにより、選択セルのみに書き込むこと、お
よび読み出すことが可能となる。As described above, even when the non-volatile memories 21 are connected in a matrix, it is possible to write and read only to the selected cell by applying a voltage as shown in FIG.

【００４１】なお、消去の際は、ＰウェルPW,ワードラ
インWL2に10Vを、その他には0Vを印加し、ビットライン
BL1,ビットラインBL2,ソースラインS1はオープンとす
る。選択セルＣ11、Ｃ12について見てみると、Ｐウェル
PWに10Vを、ワードラインWL1に0Vを印加することによ
り、電荷保持用絶縁膜６内にトラップされている電子
が、Ｐウェル２内にバックトンネリングされ、書き込み
状態を解除できる。一方、選択セルＣ13,Ｃ14について
見てみると、ＰウェルPW,ワードラインWL2に10Vを印加
していることから、バックトンネリングを生じさせる電
位差を与えられず、上記バックトンネリングは行われな
い。したがって、書き込み状態を維持できる。なお、ワ
ードラインWL2に0Vを印加すれば一括消去可能となる。At the time of erasing, 10V is applied to the P well PW and the word line WL2, and 0V is applied to the other, and the bit line
BL1, bit line BL2, and source line S1 are open. Looking at the selected cells C11 and C12, the P well
By applying 10V to PW and 0V to the word line WL1, the electrons trapped in the charge retention insulating film 6 are back tunneled into the P well 2 and the written state can be released. On the other hand, regarding the selected cells C13 and C14, since 10V is applied to the P well PW and the word line WL2, the potential difference that causes back tunneling is not given, and the back tunneling is not performed. Therefore, the written state can be maintained. If 0V is applied to the word line WL2, it becomes possible to erase all at once.

【００４２】以上述べたように、不揮発性メモリ21は、
導電性サイドウォール23をソース電極24と接続してい
る。したがって、読み出す際に、ソース電極24に反転電
圧を印加することにより、チャネル形成領域10bにチャ
ネルを形成するとともに、反転電圧を書き込み状態の有
無を調べる検出電圧として利用することができる。As described above, the nonvolatile memory 21 is
The conductive sidewall 23 is connected to the source electrode 24. Therefore, at the time of reading, by applying an inversion voltage to the source electrode 24, a channel can be formed in the channel formation region 10b, and the inversion voltage can be used as a detection voltage for checking whether or not there is a written state.

【００４３】つぎに、不揮発性メモリ21の製造方法を説
明する。まず、素子分離を行うため、LOCOS法によりフ
ィールド酸化層を図２Ａに示すように形成する。なお、
図２Ｂは、図２ＡのＩ−Ｉにおける断面を示すものであ
る。また、この実施例においては、フィールド酸化層を
600nmの厚さに形成した。Next, a method of manufacturing the non-volatile memory 21 will be described. First, in order to perform element isolation, a field oxide layer is formed by the LOCOS method as shown in FIG. 2A. In addition,
FIG. 2B shows a cross section taken along line I-I of FIG. 2A. Also, in this embodiment, the field oxide layer is
It was formed to a thickness of 600 nm.

【００４４】次に、基板を洗浄した後、全面に、２nmの
シリコン酸化膜を希釈酸化により形成する。さらにその
上に、１５nmのシリコン窒化膜を、減圧ＣＶＤ法により
形成する。さらにその上に、５nmのシリコン酸化層をウ
エット酸化により形成する。以上のようにして、同図Ｃ
に示すような電荷保持用絶縁膜６の構造が得られる。そ
の後、同図Ｄに示すように、ポリサイドをデポジション
してメモリゲート電極５を形成し、その表面を酸化す
る。なお、同図Ｅは、同図Ｄの線Ｘ−Ｘにおける断面図
である。Next, after cleaning the substrate, a 2 nm silicon oxide film is formed on the entire surface by diluting and oxidizing. Further thereon, a 15 nm silicon nitride film is formed by a low pressure CVD method. Further thereon, a 5 nm silicon oxide layer is formed by wet oxidation. As described above, FIG.
As a result, the structure of the charge retention insulating film 6 is obtained. Thereafter, as shown in FIG. 6D, the polycide is deposited to form the memory gate electrode 5, and the surface thereof is oxidized. It should be noted that FIG. E is a cross-sectional view taken along line XX of FIG.

【００４５】さらにその上に、図３Ａ、Ｂに示すように
ポリシリコン層33を形成する。同図Ｂは、同図Ａの線Ｘ
−Ｘにおける断面図である。この状態から、リアクティ
ブイオンエッチング（ＲＩＥ）を用いた異方性エッチン
グにより、同図Ｃ、Ｄに示すように導電性サイドウォー
ル23が残るようにエッチバックを行う。同図Ｄは、同図
Ｃの線Ｘ−Ｘにおける断面図である。なお、エッチバッ
クの際には、垂直方向にのみ進行する異方性エッチング
を行う。Further thereon, a polysilicon layer 33 is formed as shown in FIGS. 3A and 3B. The same figure B shows the line X in the same figure A.
It is sectional drawing in -X. From this state, etching back is performed by anisotropic etching using reactive ion etching (RIE) so that the conductive sidewalls 23 remain as shown in FIGS. FIG. D is a sectional view taken along line XX in FIG. It should be noted that at the time of etch back, anisotropic etching that proceeds only in the vertical direction is performed.

【００４６】なお、エッチバックは、エッチングが酸化
膜に達した後、終了すればよい。仮にエッチバックが深
く進行した場合であっても、エッチングは垂直方向にの
み進行する為、導電性サイドウォールの幅Ｄは、ほとん
ど影響を受けない。したがって、導電性サイドウォール
の幅Ｄを精密に制御することが可能となる。The etch back may be completed after the etching reaches the oxide film. Even if the etch back progresses deeply, the etching progresses only in the vertical direction, so that the width D of the conductive sidewall is hardly affected. Therefore, the width D of the conductive sidewall can be precisely controlled.

【００４７】すなわち、導電性サイドウォールの幅Ｄ
は、ポリシリコン層33の厚みによって決定されることと
なり、一方ポリシリコン層33の厚みは、精密に制御する
ことが出来る。したがって、チャネル形成領域10bの幅
Ｗを正確に制御することができる。That is, the width D of the conductive sidewall
Will be determined by the thickness of the polysilicon layer 33, while the thickness of the polysilicon layer 33 can be precisely controlled. Therefore, the width W of the channel forming region 10b can be accurately controlled.

【００４８】次に、ソース４となる部分の導電性サイド
ウォール23をレジストによって覆い、エッチングを行っ
てドレイン３となる部分の導電性サイドウォール22（図
３Ｄ参照）を取り除く（図４Ａ）。レジストを取り除い
た後、イオン注入を行って、拡散し、n⁺層を形成する
(同図Ｂ）。Next, the conductive side wall 23 in the portion to be the source 4 is covered with a resist, and etching is performed to remove the conductive side wall 22 in the portion to be the drain 3 (see FIG. 3D) (FIG. 4A). After removing the resist, ion implantation is performed and diffusion is performed to form an n ⁺ layer.
(Figure B).

【００４９】次に、第１層間膜26（酸化シリコン膜）を
ＣＶＤ法により形成するとともに、ソース領域を露出す
るための開口を形成する（同図Ｃ）。その上に、全面に
ポリサイドをデポジションした後、パターニングしてソ
ース電極24を形成する（同図Ｄ）。Next, the first interlayer film 26 (silicon oxide film) is formed by the CVD method, and an opening for exposing the source region is formed (FIG. 8C). After depositing polycide on the entire surface, patterning is performed to form a source electrode 24 (D in the same figure).

【００５０】次に、同図Ｅに示すように、第２層間膜27
（酸化シリコン膜）を形成する。その後、ドレイン３領
域を露出するための開口を形成し、全面にAL-Siをデポ
ジションしてパターニングしてビットライン29（ドレイ
ン線）を形成する（図１Ａ参照）。最後に、パッシベー
ション膜（図示せず）を形成して完成させる。Next, as shown in FIG. 8E, the second interlayer film 27
(Silicon oxide film) is formed. After that, an opening for exposing the drain 3 region is formed, and AL-Si is deposited and patterned on the entire surface to form a bit line 29 (drain line) (see FIG. 1A). Finally, a passivation film (not shown) is formed and completed.

【００５１】なお、本実施例においては、導電性サイド
ウォール23とソース電極24を接続しているが、両者を絶
縁膜で絶縁し、導電性サイドウォール23用の電極を別に
設けてもよい。この場合、製造方法としてはつぎの様に
行われる。第１層間膜26をＣＶＤ法により形成する前
に、一旦別に酸化膜を絶縁膜として形成し、導電性サイ
ドウォール23領域を露出するための開口を形成する。そ
の上に、全面にポリサイドをデポジションした後、パタ
ーニングして導電性サイドウォール電極を形成する。Although the conductive side wall 23 and the source electrode 24 are connected to each other in the present embodiment, they may be insulated by an insulating film and an electrode for the conductive side wall 23 may be separately provided. In this case, the manufacturing method is as follows. Before forming the first interlayer film 26 by the CVD method, another oxide film is once formed as an insulating film to form an opening for exposing the conductive sidewall 23 region. A polycide is deposited on the entire surface and then patterned to form a conductive sidewall electrode.

【００５２】なお、本実施例においては、電荷保持用絶
縁膜６に、三層構造（シリコン酸化層6a、シリコン窒化
層6b、シリコン酸化層6c）のものを用いたが、二層構造
（シリコン窒化層6b、シリコン酸化層6c）のものを用い
てもよく、その他、電荷を保持できる絶縁膜であればど
のようなものであってもよい。In this embodiment, the charge retention insulating film 6 has a three-layer structure (silicon oxide layer 6a, silicon nitride layer 6b, silicon oxide layer 6c), but has a two-layer structure (silicon). The nitride layer 6b and the silicon oxide layer 6c) may be used, and any other insulating film capable of holding charges may be used.

【００５３】なお、本実施例においては、Ｎチャネルト
ランジスタにて説明したが、Ｐチャネルトランジスタに
採用してもよい。Although the N-channel transistor has been described in this embodiment, it may be adopted as a P-channel transistor.

【００５４】[0054]

【発明の効果】請求項１にかかる不揮発性メモリおよ
び、請求項５にかかる製造方法は、電路形成可能領域
を、第１の電路形成可能領域と第２の電路形成可能領域
に分け、第１の電路形成可能領域上に、制御用電極を備
え、第２の電路形成可能領域上に制御電極の側壁と非接
触状態に設けられた導電性側壁を備えたことを特徴とす
る。したがって、第２の電路形成可能領域領域長の制御
が容易であるとともに、全体の面積をコンパクトにする
ことができる不揮発性メモリを得られる。これにより、
セル面積を小さくでき、製造が容易で、製造コストを低
くすることができ、さらに、チャネル形成領域10bの幅
Ｗを正確に製造することができる不揮発性メモリを提供
することができる。The non-volatile memory according to claim 1 and the manufacturing method according to claim 5 divide the electric path formable region into a first electric path formable region and a second electric path formable region. The control electrode is provided on the electric path formable region, and the conductive side wall is provided on the second electric path formable region so as to be in non-contact with the side wall of the control electrode. Therefore, it is possible to obtain the nonvolatile memory in which the length of the second electric path formable region region can be easily controlled and the entire area can be made compact. This allows
It is possible to provide a non-volatile memory in which the cell area can be reduced, the manufacturing is easy, the manufacturing cost can be reduced, and the width W of the channel forming region 10b can be accurately manufactured.

【００５５】請求項２および、請求項３にかかる不揮発
性メモリは、第１領域用の電極が導電性側壁と接触して
いることを特徴とする。したがって、第１領域用の電極
と導電性側壁用の電極とを共用できる。これにより、セ
ル面積がより小さく、製造が容易かつ製造コストの低い
不揮発性メモリを提供することができる。The non-volatile memory according to the second and third aspects is characterized in that the electrode for the first region is in contact with the conductive side wall. Therefore, the electrode for the first region and the electrode for the conductive side wall can be shared. This makes it possible to provide a nonvolatile memory having a smaller cell area, easy to manufacture, and low in manufacturing cost.

【００５６】請求項４の不揮発性メモリの使用方法は、
請求項３の不揮発性メモリをマトリックス状に配置し、
同一行に配置された不揮発性メモリのドレインを接続す
るドレインラインを各列ごとに設け、同一列に配置され
た不揮発性メモリのゲート電極を接続するゲートライン
を各行ごとに設け、書き込む場合には、書き込み予定の
メモリのゲート電極にプログラム電圧を印加し、書き込
みを防止したいメモリには、ソースとドレインに電圧を
印加することにより、ゲート電極にプログラム電圧を印
加しないようにし、読み出す場合には、読み出し予定の
メモリのゲート電極にセンス電圧を印加し、ソースライ
ンに反転電圧を印加するとともに、読み出し予定のドレ
インラインに電流が流れるか否かを読取ることを特徴と
する。したがって、請求項３の不揮発性メモリをマトリ
ックス状に接続しつつ、誤書き込み、誤読み込みを防止
できる。これにより、セル面積を小さくでき、製造が容
易で、製造コストを低くすることができ、さらに、チャ
ネル形成領域10bの幅Ｗを正確に製造することができる
不揮発性メモリを提供することができる。A method of using the non-volatile memory according to claim 4 is as follows:
The non-volatile memory according to claim 3 is arranged in a matrix,
In the case of writing, a drain line for connecting the drains of the nonvolatile memories arranged in the same row is provided for each column, and a gate line for connecting the gate electrodes of the nonvolatile memories arranged in the same column is provided for each row. , When applying a program voltage to the gate electrode of the memory to be written, and applying a voltage to the source and drain of the memory in which writing is to be prevented so that the program voltage is not applied to the gate electrode and reading is performed, It is characterized in that a sense voltage is applied to the gate electrode of the memory to be read, an inversion voltage is applied to the source line, and whether or not a current flows in the drain line to be read is read. Therefore, it is possible to prevent erroneous writing and erroneous reading while connecting the non-volatile memory of claim 3 in a matrix. As a result, it is possible to provide a non-volatile memory in which the cell area can be reduced, the manufacturing is easy, the manufacturing cost can be reduced, and the width W of the channel forming region 10b can be accurately manufactured.

【図面の簡単な説明】[Brief description of drawings]

【図１】不揮発性メモリ21を示す構造図である。Ａは、
断面図であり、Ｂは電荷保持用絶縁膜６の詳細図であ
る。FIG. 1 is a structural diagram showing a nonvolatile memory 21. A is
It is a cross-sectional view, and B is a detailed view of the charge retention insulating film 6.

【図２】不揮発性メモリ21の製造工程を示す図である。FIG. 2 is a diagram showing a manufacturing process of the nonvolatile memory 21.

【図３】不揮発性メモリ21の製造工程を示す図である。FIG. 3 is a diagram showing a manufacturing process of the nonvolatile memory 21.

【図４】不揮発性メモリ21の製造工程を示す図である。FIG. 4 is a diagram showing a manufacturing process of the nonvolatile memory 21.

【図５】不揮発性メモリ21の使用状態図である。Ａは、
マトリックス状に組合わせた等価回路図であり、Ｂは、
各動作における電圧を表わした一例である。FIG. 5 is a usage state diagram of the nonvolatile memory 21. A is
It is an equivalent circuit diagram that is combined in a matrix, and B is
It is an example showing the voltage in each operation.

【図６】従来の不揮発性メモリ１の構造を示す断面図で
ある。FIG. 6 is a cross-sectional view showing a structure of a conventional nonvolatile memory 1.

【図７】不揮発性メモリ１の使用状態図である。Ａは、
マトリックス状に組合わせた等価回路図であり、Ｂは、
各動作における電圧を表わした一例である。FIG. 7 is a usage state diagram of the nonvolatile memory 1. A is
It is an equivalent circuit diagram that is combined in a matrix, and B is
It is an example showing the voltage in each operation.

【符号の説明】[Explanation of symbols]

２・・・Ｐウェル ３・・・ドレイン ４・・・ソース ５・・・ゲート電極 ６・・・電荷保持用絶縁膜 10a,10b・・・チャネル形成領域 23・・・導電性サイドウォール 2 ... P well 3 ... Drain 4 ... Source 5 ... Gate electrode 6 ... Charge holding insulating film 10a, 10b ... Channel formation region 23 ... Conductive sidewall

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─────────────────────────────────────────────────── ───

【手続補正書】[Procedure amendment]

【提出日】平成４年２月２０日[Submission date] February 20, 1992

【手続補正１】[Procedure Amendment 1]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】請求項４[Name of item to be corrected] Claim 4

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【手続補正２】[Procedure Amendment 2]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】００１３[Correction target item name] 0013

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【００１３】読み出しについては、次の様にして行う。
ワードラインX1に5V、ビットラインB1にプラス電源を有
するセンスアンプを接続し、ビットラインB2をオープン
にし、その他は0Vを印加する。選択セルＣ11について見
てみると、ワードラインX1に5Vを印加することによりチ
ャネル形成領域10bは、オン状態となる。もし、電荷保
持用絶縁膜６に電子がトラップされていると、トラップ
されている電子によってチャネル形成領域10aがオフ状
態となる。したがって、ソース（Ｐウェル）PWとビット
ラインB1間に電流が流れない。これに対し、電荷保持用
絶縁膜６に電子がトラップされていないと、チャネル形
成領域10aはオン状態である。ここで、ビットラインB1
には、センスアンプが接続されておりソースPWには0Vが
印加されているので、ソースPWとビットラインB1間に電
流が流れる。Reading is performed as follows .
5V is connected to the word line X1, a sense amplifier having a positive power source is connected to the bit line B1, the bit line B2 is opened, and 0V is applied to the others. Regarding the selected cell C11, the channel formation region 10b is turned on by applying 5V to the word line X1. If electrons are trapped in the charge retention insulating film 6, the channel formation region 10a is turned off by the trapped electrons. Therefore, no current flows between the source (P well) PW and the bit line B1. On the other hand, when electrons are not trapped in the charge retention insulating film 6, the channel formation region 10a is in the ON state. Where bit line B1
, A sense amplifier is connected to the source PW and 0 V is applied to the source PW, so that a current flows between the source PW and the bit line B1.

【手続補正３】[Procedure 3]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】００２１[Correction target item name] 0021

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【００２１】請求項３の不揮発性メモリは、第１領域は
ソースであり、第２領域は、ドレインであり、制御電極
は、メモリゲート電極であることを特徴とする。According to a third aspect of the non-volatile memory, the first region is a source, the second region is a drain, and the control electrode is a memory gate electrode .

【手続補正４】[Procedure amendment 4]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】００２２[Name of item to be corrected] 0022

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【００２２】請求項４の不揮発性メモリの使用方法は、
請求項３の不揮発性メモリをマトリックス状に配置し、
同一行に配置された不揮発性メモリのドレインを接続す
るドレインラインを各列ごとに設け、同一列に配置され
た不揮発性メモリのメモリゲート電極を接続するゲート
ラインを各行ごとに設け、全ての不揮発性メモリのソー
スを接続するソースラインを設け、書き込む場合には、
書き込み予定のメモリのメモリゲート電極にプログラム
電圧を印加し、書き込みを防止したいメモリには、ソー
スとドレインに電圧を印加することにより、電荷保持用
絶縁膜にプログラム電圧を印加しないようにし、読み出
す場合には、読み出し予定のメモリのメモリゲート電極
にセンス電圧を印加し、ソースラインに反転電圧を印加
するとともに、読み出し予定のドレインラインに電流が
流れるか否かを読取ることを特徴とする。A method of using the non-volatile memory according to claim 4 is as follows:
The non-volatile memory according to claim 3 is arranged in a matrix,
A drain line connecting the drains of the nonvolatile memories arranged in the same row is provided for each column, and a gate line connecting the memory gate electrodes of the nonvolatile memories arranged in the same column is provided for each row. Source line to connect the source of the memory
The program voltage is applied to the memory gate electrode of the memory write events, the memory that must not writing, by applying a voltage to the source and drain, a charge holding
When reading data without applying a program voltage to the insulating film , a sense voltage is applied to the memory gate electrode of the memory to be read, an inversion voltage is applied to the source line, and a drain line to be read. It is characterized by reading whether or not an electric current flows through.

【手続補正５】[Procedure Amendment 5]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】００２６[Correction target item name] 0026

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【００２６】請求項４の不揮発性メモリの使用方法は、
書き込む場合には、書き込み予定のメモリのメモリゲー
ト電極にプログラム電圧を印加し、書き込みを防止した
いメモリには、ソースとドレインに電圧を印加すること
により、電荷保持用絶縁膜にプログラム電圧を印加しな
いようにし、読み出す場合には、読み出し予定のメモリ
のメモリゲート電極にセンス電圧を印加し、ソースライ
ンに反転電圧を印加するとともに、読み出し予定のドレ
インラインに電流が流れるか否かを読取ることを特徴と
する。したがって、請求項３の不揮発性メモリをマトリ
ックス状に接続しつつ、誤書き込み、誤読み出しを防止
できる。A method of using the non-volatile memory according to claim 4 is as follows:
If the writing is, the memory of writing schedule Memorige
For a memory whose write voltage is to be prevented by applying a program voltage to the source electrode, a voltage is applied to the source and drain to prevent the program voltage from being applied to the charge retention insulating film . A feature is that a sense voltage is applied to a memory gate electrode of a memory , an inversion voltage is applied to a source line, and whether or not a current flows in a drain line to be read is read. Therefore, it is possible to prevent erroneous writing and erroneous reading while connecting the non-volatile memories of the third aspect in a matrix.

【手続補正６】[Procedure correction 6]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】００５６[Correction target item name] 0056

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【００５６】請求項４の不揮発性メモリの使用方法は、
請求項３の不揮発性メモリをマトリックス状に配置し、
同一行に配置された不揮発性メモリのドレインを接続す
るドレインラインを各列ごとに設け、同一列に配置され
た不揮発性メモリのメモリゲート電極を接続するゲート
ラインを各行ごとに設け、書き込む場合には、書き込み
予定のメモリのメモリゲート電極にプログラム電圧を印
加し、書き込みを防止したいメモリには、ソースとドレ
インに電圧を印加することにより、電荷保持用絶縁膜に
プログラム電圧を印加しないようにし、読み出す場合に
は、読み出し予定のメモリのメモリゲート電極にセンス
電圧を印加し、ソースラインに反転電圧を印加するとと
もに、読み出し予定のドレインラインに電流が流れるか
否かを読取ることを特徴とする。したがって、請求項３
の不揮発性メモリをマトリックス状に接続しつつ、誤書
き込み、誤読み出しを防止できる。これにより、セル面
積を小さくでき、製造が容易で、製造コストを低くする
ことができ、さらに、チャネル形成領域幅を正確に製造
することができる不揮発性メモリを提供することができ
る。A method of using the non-volatile memory according to claim 4 is as follows:
The non-volatile memory according to claim 3 is arranged in a matrix,
When writing is provided for each column, a drain line for connecting the drains of the nonvolatile memories arranged in the same row is provided for each column, and a gate line for connecting the memory gate electrodes of the nonvolatile memories arranged in the same column is provided for each row. Applies a program voltage to the memory gate electrode of the memory to be written, and applies a voltage to the source and drain of the memory whose write is to be prevented so that the program voltage is not applied to the charge retention insulating film . When reading, a sense voltage is applied to a memory gate electrode of a memory to be read, an inversion voltage is applied to a source line, and whether or not a current flows to a drain line to be read is read. Therefore, claim 3
It is possible to prevent erroneous writing and erroneous reading while connecting the non-volatile memories of the above in a matrix. As a result, it is possible to provide a non-volatile memory in which the cell area can be reduced, the manufacturing is easy, the manufacturing cost can be reduced, and the channel formation region width can be accurately manufactured.

【手続補正７】[Procedure Amendment 7]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】符号の説明[Correction target item name] Explanation of code

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【符号の説明】 ２・・・Ｐウェル ３・・・ドレイン ４・・・ソース ５・・・メモリゲート電極 ６・・・電荷保持用絶縁膜 10a,10b・・・チャネル形成領域 23・・・導電性サイドウォール[Explanation of reference numerals] 2 ... P-well 3 ... Drain 4 ... Source 5 ... Memory gate electrode 6 ... Charge holding insulating films 10a, 10b ... Channel formation region 23 ... Conductive sidewall

【手続補正８】[Procedure Amendment 8]

【補正対象書類名】図面[Document name to be corrected] Drawing

【補正対象項目名】図１[Name of item to be corrected] Figure 1

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【図１】 ─────────────────────────────────────────────────────
[Figure 1] ─────────────────────────────────────────────────── ───

【手続補正書】[Procedure amendment]

【提出日】平成４年１１月３０日[Submission date] November 30, 1992

【手続補正１】[Procedure Amendment 1]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】請求項４[Name of item to be corrected] Claim 4

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【手続補正２】[Procedure Amendment 2]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】００１６[Correction target item name] 0016

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【００１６】なお、消去の際は、ワードラインX1,ワー
ドラインX2,ワードラインW1に-4Vを、その他には5Vを印
加する。選択セルＣ11、Ｃ12について見てみると、Ｐウ
ェルPWに5Vを、ワードラインW1に-4Vを印加することと
なり、電界効果により電荷保持用絶縁膜６内にトラップ
されている電子が、バックトンネリングされ、書き込み
状態を解除できる。一方、非選択セルＣ13,Ｃ14につい
て見てみると、ＰウェルPWに5Vを、ワードラインW2に5V
を印加していることから、上記バックトンネリングされ
ることはない。したがって、書き込み状態を維持でき
る。At the time of erasing, -4V is applied to the word line X1, word line X2 and word line W1, and 5V is applied to the others. Looking at the selected cells C11 and C12, 5V is applied to the P well PW and -4V is applied to the word line W1, and the electrons trapped in the charge retention insulating film 6 due to the field effect are back tunneled. Then, the written state can be released. On the other hand, looking at the non- selected cells C13 and C14, 5V is applied to the P-well PW and 5V to the word line W2.
Is applied, the back tunneling does not occur. Therefore, the written state can be maintained.

【手続補正３】[Procedure 3]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】００２２[Name of item to be corrected] 0022

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【００２２】請求項４の不揮発性メモリの使用方法は、
請求項３の不揮発性メモリをマトリックス状に配置し、
同一行に配置された不揮発性メモリのドレインを接続す
るドレインラインを各行ごとに設け、同一列に配置され
た不揮発性メモリのメモリゲート電極を接続するゲート
ラインを各列ごとに設け、全ての不揮発性メモリのソー
スを接続するソースラインを設け、書き込む場合には、
書き込み予定のメモリのメモリゲート電極にプログラム
電圧を印加し、書き込みを防止したいメモリには、ソー
スとドレインに電圧を印加することにより、電荷保持用
絶縁膜にプログラム電圧を印加しないようにし、読み出
す場合には、読み出し予定のメモリのメモリゲート電極
にセンス電圧を印加し、ソースラインに反転電圧を印加
するとともに、読み出し予定のドレインラインに電流が
流れるか否かを読取ることを特徴とする。A method of using the non-volatile memory according to claim 4 is as follows:
The non-volatile memory according to claim 3 is arranged in a matrix,
Provided drain line connecting the drain of the deployed nonvolatile memory on the same line for each line, provided the gate line connecting the memory gate electrode of the deployed nonvolatile memory in the same column in each column, all of the When writing a source line to connect the source of the non-volatile memory,
When reading is performed by applying a program voltage to the memory gate electrode of the memory to be written, and by applying a voltage to the source and drain of the memory for which writing is to be prevented so that the program voltage is not applied to the charge retention insulating film. Is characterized in that a sense voltage is applied to a memory gate electrode of a memory to be read, an inversion voltage is applied to a source line, and whether or not a current flows in a drain line to be read is read.

【手続補正４】[Procedure amendment 4]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】００２７[Name of item to be corrected] 0027

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【００２７】[0027]

【実施例】本発明の一実施例を図面に基づいて説明す
る。まず、図１に、本発明の一実施例による不揮発性メ
モリ21を示す。不揮発性メモリ21は、同図に示すよう
に、Ｐウェル２内に、第２領域であるドレイン３、第１
領域であるソース４が形成されている。ドレイン３、ソ
ース４ともn⁺層である。ドレイン３、ソース４の間は、
第１の電路形成可能領域であるチャネル形成領域10a、
および第２の電路形成可能領域であるチャネル形成領域
10bである。An embodiment of the present invention will be described with reference to the drawings. First, FIG. 1 shows a nonvolatile memory 21 according to an embodiment of the present invention. As shown in FIG. 1 , the nonvolatile memory 21 includes a drain 3, a first region, and a first well 3 in the P well 2.
A source 4, which is a region, is formed. Both the drain 3 and the source 4 are n ⁺ layers. Between drain 3 and source 4,
A channel forming region 10a which is a first electric path formable region,
And a channel forming region which is a second electric path formable region
It is 10b.

【手続補正５】[Procedure Amendment 5]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】００５６[Correction target item name] 0056

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【００５６】請求項４の不揮発性メモリの使用方法は、
請求項３の不揮発性メモリをマトリックス状に配置し、
同一行に配置された不揮発性メモリのドレインを接続す
るドレインラインを各行ごとに設け、同一列に配置され
た不揮発性メモリのメモリゲート電極を接続するゲート
ラインを各列ごとに設け、書き込む場合には、書き込み
予定のメモリのメモリゲート電極にプログラム電圧を印
加し、書き込みを防止したいメモリには、ソースとドレ
インに電圧を印加することにより、電荷保持用絶縁膜に
プログラム電圧を印加しないようにし、読み出す場合に
は、読み出し予定のメモリのメモリゲート電極にセンス
電圧を印加し、ソースラインに反転電圧を印加するとと
もに、読み出し予定のドレインラインに電流が流れるか
否かを読取ることを特徴とする。したがって、請求項３
の不揮発性メモリをマトリックス状に接続しつつ、誤書
き込み、誤読み出しを防止できる。これにより、セル面
積を小さくでき、製造が容易で、製造コストを低くする
ことができ、さらに、チャネル形成領域幅を正確に製造
することができる不揮発性メモリを提供することができ
る。A method of using the non-volatile memory according to claim 4 is as follows:
The non-volatile memory according to claim 3 is arranged in a matrix,
Provided drain line connecting the drain of the deployed nonvolatile memory in the same row for each row, the gate line connecting the memory gate electrode of the deployed nonvolatile memory in the same column is provided for each column, when writing The programming voltage is applied to the memory gate electrode of the memory to be written, and to the memory whose writing is to be prevented, the voltage is applied to the source and drain so that the programming voltage is not applied to the charge retention insulating film. When reading, a sense voltage is applied to a memory gate electrode of a memory to be read, an inversion voltage is applied to a source line, and whether or not a current flows to a drain line to be read is read. .. Therefore, claim 3
It is possible to prevent erroneous writing and erroneous reading while connecting the non-volatile memories of the above in a matrix. As a result, it is possible to provide a non-volatile memory in which the cell area can be reduced, the manufacturing is easy, the manufacturing cost can be reduced, and the channel formation region width can be accurately manufactured.

【手続補正６】[Procedure correction 6]

【補正対象書類名】図面[Document name to be corrected] Drawing

【補正対象項目名】図２[Name of item to be corrected] Figure 2

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【図２】 [Fig. 2]

【手続補正７】[Procedure Amendment 7]

【補正対象書類名】図面[Document name to be corrected] Drawing

【補正対象項目名】図３[Name of item to be corrected] Figure 3

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【図３】 [Figure 3]

【手続補正８】[Procedure Amendment 8]

【補正対象書類名】図面[Document name to be corrected] Drawing

【補正対象項目名】図５[Name of item to be corrected] Figure 5

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【図５】 [Figure 5]

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】第１領域、 第１領域との間に電路形成可能領域を形成するように設
けられた第２領域、 電荷を保持するため電路形成可能領域を覆う電荷保持用
絶縁膜、 電荷保持用絶縁膜上に設けられた制御電極、 を備えた不揮発性メモリにおいて、 電路形成可能領域を、第１の電路形成可能領域と第２の
電路形成可能領域に分け、 第１の電路形成可能領域上に、制御用電極を備え、第２
の電路形成可能領域上に制御電極の側壁と非接触状態に
設けられた導電性側壁を備えたことを特徴とする不揮発
性メモリ。1. A first region, a second region provided so as to form an electric path formable region between the first region and the first region, a charge holding insulating film for covering the electric path formable region for holding electric charges, and a charge. In a non-volatile memory including a control electrode provided on a holding insulating film, the electric path formable region is divided into a first electric path formable region and a second electric path formable region, and a first electric path formable A control electrode is provided on the area, and the second
A non-volatile memory comprising: a conductive side wall provided in a non-contact state with the side wall of the control electrode on the electric path formable region. 【請求項２】請求項１の不揮発性メモリにおいて、 第１領域用の電極が導電性側壁と接触していることを特
徴とする不揮発性メモリ。2. The non-volatile memory according to claim 1, wherein the electrode for the first region is in contact with the conductive side wall. 【請求項３】請求項２の不揮発性メモリにおいて、 第１領域はソースであり、 第２領域は、ドレインであり、 制御電極は、メモリゲート電極であることを特徴とする
不揮発性メモリ。3. The non-volatile memory according to claim 2, wherein the first region is a source, the second region is a drain, and the control electrode is a memory gate electrode. 【請求項４】請求項３の不揮発性メモリをマトリックス
状に配置し、 同一行に配置された不揮発性メモリのドレインを接続す
るドレインラインを各列ごとに設け、 同一列に配置された不揮発性メモリのメモリゲート電極
を接続するゲートラインを各行ごとに設け、 全ての不揮発性メモリのソースを接続するソースライン
を設け、 書き込む場合には、書き込み予定のメモリのメモリゲー
ト電極にプログラム電圧を印加し、書き込みを防止した
いメモリには、ソースとドレインに電圧を印加すること
により、メモリゲート電極にプログラム電圧を印加しな
いようにし、 読み出す場合には、読み出し予定のメモリのメモリゲー
ト電極にセンス電圧を印加し、読み出し予定のソースラ
インに反転電圧を印加するとともに、読み出し予定のド
レインラインに電流が流れるか否かを読取ることを特徴
とする不揮発性メモリの使用方法。4. The non-volatile memory according to claim 3, wherein the non-volatile memories are arranged in a matrix, and a drain line for connecting the drains of the non-volatile memories arranged in the same row is provided for each column, and the non-volatile memory arranged in the same column. A gate line for connecting the memory gate electrode of the memory is provided for each row, and a source line for connecting the sources of all nonvolatile memories is provided.When writing, a program voltage is applied to the memory gate electrode of the memory to be written. , To prevent writing, apply a voltage to the source and drain to prevent the program voltage from being applied to the memory gate electrode, and when reading, apply a sense voltage to the memory gate electrode of the memory to be read. Then, apply the inversion voltage to the source line that is to be read and the drain that is to be read. Using non-volatile memory, characterized in that reading whether a current flows in. 【請求項５】半導体基板上に電荷を保持するための電荷
保持用絶縁膜を形成する工程、 前記電荷保持用絶縁膜上の一部に制御電極を形成する工
程、 前記制御電極表面に第２の絶縁膜を形成する工程、 前記電荷保持用絶縁膜上の制御電極が形成されていない
部分に導電性側壁を形成する工程、 前記半導体基板内に第１領域、および第２領域を形成す
る工程を備えた不揮発性メモリの製造方法。5. A step of forming a charge retention insulating film for retaining charges on a semiconductor substrate, a step of forming a control electrode on a part of the charge retention insulating film, and a second step on the control electrode surface. Forming an insulating film, forming a conductive sidewall on a portion of the charge retaining insulating film where a control electrode is not formed, forming a first region and a second region in the semiconductor substrate A method for manufacturing a non-volatile memory including :.